JPH0328850B2 - - Google Patents

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JPH0328850B2
JPH0328850B2 JP58068510A JP6851083A JPH0328850B2 JP H0328850 B2 JPH0328850 B2 JP H0328850B2 JP 58068510 A JP58068510 A JP 58068510A JP 6851083 A JP6851083 A JP 6851083A JP H0328850 B2 JPH0328850 B2 JP H0328850B2
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transistor
current
node
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potential
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Boisu Furiiman Reo
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International Business Machines Corp
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Publication date
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Publication of JPH0328850B2 publication Critical patent/JPH0328850B2/ja
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    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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    • H03K5/02—Shaping pulses by amplifying
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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    • H03K19/0826—Multistate logic one of the states being the high impedance or floating state

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  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、真及び補の出力を与えるプツシユ・
プル出力段に電流ミラーが結合された電流スイツ
チ・エミツタ・ホロワ回路に関する。この回路
は、高速で動作し、オン・チツプ及びオフ・チツ
プの駆動能力を提供し、集積回路技術で有利に製
造できる。
〔発明の背景〕
電流スイツチ回路は従来技術で周知のものであ
り、最初に米国特許第2964652号明細書に記載さ
れている。その最も基本的な形において、電流ス
イツチは第１及び第２のトランジスタを含み、そ
れらのエミツタは共通にほぼ一定の電流源に接続
される。２つのトランジスタのうち一方のベース
は基準電位に、他方のトランジスタのベースは入
力信号に接続される。またトランジスタの各々に
はコレクタ負荷デバイスが接続される。そして入
力信号電位レベルが基準電位レベルよりも高いか
もしくは低いかに依存して、２つのトランジスタ
のうち一方が、電流源によつて供給される一定電
流を導通させる。各コレクタには真及び補の出力
が得られる。電流スイツチ回路の出力はしばしば
エミツタ・ホロワに接続され、電流スイツチ・エ
ミツタ・ホロワCSEFとなる。これは電流モード
論理とも呼ばれている。
また、電流スイツチ・エミツタ・ホロワをプツ
シユ・プル駆動回路に接続する事も知られてい
る。電流スイツチ・エミツタ・ホロワ回路をプツ
シユ・プル駆動器に接続する種々の回路構成も知
られている。しかしながら、これらの従来技術の
いずれも電流スイツチ・エミツタ・ホロワを電流
ミラーによつてプツシユ・プル駆動器に結合する
事は提案していない。従つて、それらは本発明の
有利な特徴及び利点を提供するのに失敗している
のである。
〔発明の概要〕
従つて、本発明の目的は、集積回路に適したプ
ツシユ・プル出力付きの改良された高性能の電流
スイツチ・エミツタ・ホロワを提供する事であ
る。
本発明によれば、出力レベルが異なる真補信号
発生器、例えばオン・チツプ及びオフ・チツプの
両方の駆動能力を提供するものが与えられる。
本発明によれば、高いスイツチング速度、大き
な電流駆動能力を備えたスイツチ回路が与えられ
る。
また、本発明によれば、出力における短絡又は
電源の故障のような破局的な条件の下でも故障し
ない駆動回路が与えられる。
本発明の目的は、電流スイツチ・エミツタ・ホ
ロワとプツシユ・プル駆動器との間の電流ミラ
ー・インタフエースによつて達成される。電流ス
イツチ回路は、エミツタが共通に定電流源に接続
された第１及び第２のトランジスタを有する。ベ
ース電極が各々第１及び第２のトランジスタのコ
レクタに接続された第３及び第４のトランジスタ
はエミツタ・ホロワ回路を形成し、それらのエミ
ツタ電極に第１の相補的出力信号対を与える。第
５及び第６のトランジスタを含むプツシユ・プル
駆動器は、第５のトランジスタのベースが第２の
トランジスタのコレクタに、第６のトランジスタ
のベースが電流ミラーによつて第３のトランジス
タのエミツタに結合されるように、電流スイツ
チ・エミツタ・ホロワ出力に接続される。
〔良好な実施例の説明〕
第１図を参照して良好な実施例を説明する。電
流スイツチ回路は、エミツタが共通にほぼ一定の
電流源に接続された第１及び第２のトランジスタ
Ｔ１及びＴ２を有する。トランジスタＴ２のベー
ス電極は基準電位VRに接続され、トランジスタ
Ｔ１のベースは入力信号端子INに接続されてい
る。トランジスタＴ１には並列に多数のトランジ
スタが接続され、例えばNOR回路等の論理回路
を形成する多数の入力を与えている。Ｔ１のコレ
クタは、エミツタ・ホロワ・トランジスタＴ３の
ベースに接続され、Ｔ２のコレクタは、エミツ
タ・ホロワ・トランジスタＴ４のベースに接続さ
れる。Ｔ３及びＴ４のコレクタは、電源電位端子
VCC、即ち回路へ印加される最高電位に接続さ
れる。Ｔ４のエミツタは、端子OUT１に真出力
信号を与え、一方Ｔ３のエミツタは端子１
に補信号出力を与える。第１のプツシユ・プル駆
動器は、第５及び第６のトランジスタＴ５及びＴ
６によつて構成される。Ｔ５のベースはＴ２のコ
レクタに接続され、電流スイツチの同相（真）出
力を受け取る。Ｔ６のベースは、Ｔ８のコレクタ
に接続され、エミツタ・ホロワＴ３及び電流ミラ
ー・トランジスタTMによつて、電流スイツチの
異相（相補）出力を受け取る。
真出力信号は、Ｔ５のエミツタと、Ｔ６のコレ
クタとの間の端子OUT２に与えられる。
出力OUT２は、デイスエーブル・トランジス
タＴ７及びＴ８によつて、３番目の状態に置く事
ができる。トランジスタＴ７は、Ｔ５のベースと
端子VTとの間に接続される。Ｔ７のベースに接
続された端子Ｄのデイスエーブル信号は、Ｔ７を
ターン・オフし、Ｔ５をオフ状態に保つ。同様に
トランジスタＴ８はＴ６のベースと端子VTとの
間に接続される。トランジスタＴ８のベースに接
続された端子Ｄにもデイスエーブル信号が供給さ
れ、Ｔ６をオフにする。
回路は、全体的に対称であり、従つてトランジ
スタＴ５′のエミツタとトランジスタＴ６′のコレ
クタとの間の２端子には、第２のプツシ
ユ・プル駆動器によつて補出力が与えられる。こ
の対称性を考慮して、デイスエーブル・トランジ
スタＴ７′及びＴ８′並びに電流ミラー・トランジ
スタTM′はプライム記号付きの対応する参照番
号を付けてある。ダイオード接続されたトランジ
スタＴ９は端子VCC及びシヨツトキー障壁ダイ
オードSBD１及びSBD２に接続されている。Ｔ
９及びSBD１の直列接続は、ノードＡに対する
ダウン・レベル・コレクタ・クランプを与え、ト
ランジスタＴ１のコレクタからのダウン・レベル
出力を制限する。Ｔ９及びSBD２の直列接続は
ノードＢに接続され、Ｔ２のコレクタに関する同
様のコレクタ・クランプを与える。VCCとノー
ドＡとの間に接続された抵抗Ｒ１は、Ｔ１に関す
るコレクタ抵抗であり、VCCとノードＢとの間
に接続された抵抗Ｒ２はトランジスタＴ２に関す
るコレクタ抵抗である。Ｒ１及びＲ２の抵抗値並
びに定電流源を変える事によつて、電流スイツチ
の電力／性能比を変える事ができる。定電流は、
抵抗Ｒ１、トランジスタＴ１、トランジスタＴ１
０及び抵抗Ｒ３によつて定められる経路か又は、
抵抗Ｒ２、トランジスタＴ２並びに端子VEE（回
路で得られる最も負の電位）に接続された抵抗Ｒ
３及びトランジスタＴ１０の直列接続によつて与
えられる定電流源によつて定められる右側の経路
を流れる。トランジスタＴ１０は、そのベースの
端子VAにおいて基準電位を受け取る。この電位
はトランジスタＴ２に供給される端子VRの基準
電位と同様に、温度及び電源の変動について補償
されている。温度及び電源の変動に対して両端子
VR及びVAの電位を補償し、且つ２つの基準電
位の電位レベルと所望の関係を維持する事は周知
の技術である。
Ｔ４のエミツタと端子VEEとの間に接続され
た抵抗Ｒ４はエミツタ・ホロワ・トランジスタＴ
４に関するプル・ダウン抵抗である。抵抗Ｒ５は
抵抗Ｒ６と直列にVCCに接続され、抵抗Ｒ６は
抵抗Ｒ４′に接続されている。抵抗Ｒ５及びＲ６
は電流ミラー・トランジスタTMのベース及びコ
レクタの共通接続における電圧分割器を形成す
る。電流ミラー・トランジスタTMのコレクタ及
びベース並びに抵抗Ｒ５とＲ６との共通接続点に
よつて形成される共通ノードＣは通常電流ミラ
ー・トランジスタTMによつて、端子VTの電位
よりもベース・エミツタ電圧降下（Vbe）だけ高
い固定電位近くにクランプされる。トランジスタ
TMのベースは、トランジスタＴ６のベースに接
続され、これら２つのトランジスタは電流ミラー
構成の形に接続される。Ｔ６のベースの電位がク
ランプされるので、その伝導度は電流制御され
る。より具体的には、トランジスタTMを流れる
電流及びトランジスタＴ６を流れる電流はこれら
２つのトランジスタのエミツタ面積比（ミラー電
流比）に直接比例する。典型的には、もしトラン
ジスタＴ６のエミツタが電流ミラー・トランジス
タTMのエミツタの10倍の面積を持つように作ら
れていれば、トランジスタＴ６は、電流ミラー・
トランジスタTMの10倍の電流を伝導する。
この回路の他の特徴は電流制限抵抗Ｒ７であ
る。トランジスタＴ５がオンの時に出力端子
OUT２が短絡されていると、VCCとＴ５のコレ
クタとの間に接続された抵抗Ｒ７は、VCCから
Ｒ７及びＴ５を通る回路中の電流を制限する。ま
た、トランジスタＴ５は、ベースのオーバードラ
イブを制限するベース−コレクタ・シヨツトキー
障壁ダイオード・クランプSBD３を有し、これ
によつてＴ５が飽和する事を防いでいる。トラン
ジスタＴ６も同様のクランプSBD４を有する。
同様に、回路の相補出力側にも各々プツシユ・プ
ル・トランジスタＴ５′及びＴ６′のための飽和防
止クランプとして接続されたシヨツトキー障壁ダ
イオードSBD３′及びSBD４′が存在する。また、
抵抗Ｒ７′は端子への相補出力に対する電流制限
を与える。最後に抵抗Ｒ５′及びＲ６′は電流ミラ
ー・トランジスタTM′の共通のベース−コレク
タ接続に対するノードＤにおける電圧分割機能を
与える。
電流制限抵抗Ｒ７（及びＲ７′）によつてプツ
シユ・プル・トランジスタＴ５（及びＴ５′）が
保護されるのに加えて、トランジスタＴ６（及び
Ｔ６′）も保護される。例えばトランジスタＴ６
の保護は、トランジスタTMに対するその電流ミ
ラー関係によつて与えられる。出力端子OUT２
に短絡又は他の誤接続が生じたとしても、トラン
ジスタＴ６を通る電流はトランジスタTMを通る
電流に対して一定の比を保ち、端子OUT２の誤
接続によつて増加する事はない。
プロシユ・プル駆動器出力OUT２及び２
は大きな駆動電流を与え、オフ・チツプ・ドライ
バに適している。エミツタ・ホロワ出力OUT１
及び１（内部出力）は通常、同じチツプ上
の他の回路に接続される。従つて、この回路は、
回路内でいくつかのレベルの駆動能力を与える事
によつて集積回路マスター・スライス・レイアウ
ト構成に大きな柔軟性を与える。
〔動 作〕
第１図の回路図の種々の回路接続について説明
して来たが、以下その動作について説明する。本
発明の回路の動作は、種々の電圧及び電流の波形
図を参照する事によつて最も良く理解できる。
VCCは最も正の電位であつて約＋1.4Vそして
VEEは最も負の電位であつて約−2.2Vであると
仮定する。この時、端子VTは、約−0.7Vの内部
電圧を受け取る。これらの電源端子電位を用いる
と、基準電位VAが約−0.6Vの時、電位VRは大
地電位に近いであろう。
端子INの入力電位は、端子VRの基準電位に対
して対称的に変化する。VRが約0Vの場合、入力
信号は＋0.4V又は−0.4Vに変化し、Ｔ１又はＴ
２に流れる一定電流を切り換える。
例示的なパラメータを用いて説明をする前に、
動作の概要を説明しておく。既に述べたように、
この回路の真側及び補側は完全に対称的である。
この理由により、及び入力端子のアツプ又はダウ
ンの論理レベルに応答して、回路の真側及び補側
の対応するノードに逆位相の対応する電圧レベル
が存在する。従つて、第１の入力論理レベルにお
ける回路の１つの側の論理状態についての説明
は、反対の論理入力レベルの場合の回路の相補側
に関するものと同一である。
この回路の動作において、電流ミラー・トラン
ジスタTM及びそれに対応してプツシユ・プル・
トランジスタＴ６の電流制御は、動作全体に対し
て非常に重要である。これは、トランジスタTM
がオフに保たれている時にノードＣをトランジス
タTMのターン・オン電位付近に保持する事によ
つて行なわれる。これは、内部出力端子１
がダウン・レベルになるようにトランジスタＴ３
がオフである時の状態に対応する。この状態にお
いて、VCCとVEEの間に接続された抵抗Ｒ５、
抵抗Ｒ６及び抵抗Ｒ４′の直列接続によつて与え
られる電圧分割器回路網は、端子１のダウ
ン・レベル及びノードＣの電位レベルをセツトす
る。回路はノードＣが、ターン・オンしきい値付
近に保たれる。即ち、電圧分割器がノードＣに必
要な電位よりも少し低い電位を与えるならば、ト
ランジスタTMはそのターン・オン電位に保たれ
ない。一方、ノードＣがトランジスタTMのター
ン・オン電位よりも少しだけ上の電位になれば、
TMを流れる小さな電流がノードＣの電位を下
げ、ターン・オンしきい値に戻すであろう。従つ
て、トランジスタTMは、そのベース−コレクタ
接点が端子VTよりもVbe高い電位付近にクラン
プされてオフ状態にあり、またプツシユ・プル・
トランジスタＴ６も同様にオフ状態にある。
相補的内部端子１がトランジスタＴ３の
ターン・オンによりアツプ・レベルに上昇する
時、トランジスタTMの急速なターン・オンが行
なわれる。この時、端子１の電位は、トラ
ンジスタＴ３によつて決定され、従つて、電圧分
割器はVCCと端子１との間の直列経路に接
続された抵抗Ｒ５及びＲ６を含むだけである。そ
の結果、抵抗Ｒ６を通る電流が反転し、この電流
はトランジスタTM及びＴ６をターン・オンす
る。トランジスタＴ６を流れる電流は、トランジ
スタTMを流れる電流に対して電流ミラー比を有
する。周知のように、電流ミラーは両方向に作用
し、出力ノードにおける具体的な負荷条件を調節
するように安定化を行なう。従つて負荷が、必要
な比を与えるには不充分な電流しか端子OUT２
に供給しないならば、電流がノードＣからシヨツ
トキー障壁ダイオードSBD４を経て流れ、トラ
ンジスタＴ６のコレクタ電流に寄与するであろ
う。このようにして常にＴ６とTMとの間に所望
の電流比（例えば10：１）が維持される。
トランジスタＴ３がターン・オフすると即座に
端子１の電位が低下し抵抗Ｒ６を流れる電
流が反転してノードＣから電流を引き出すので、
トランジスタTMのターン・オフはそのターン・
オンと同様に急速に行なわれる。トランジスタ
TMのオン状態の間にキヤリアがTM中に蓄積さ
れるので、ノードＣの電圧が下降する遷移は電圧
上昇遷移よりも緩やかである。しかしながら、こ
の事はトランジスタTMのターン・オフ時間には
影響を与えない。ノードＣには非常に小さな電圧
遷移しか必要でないので、容量性の効果は最小限
に保たれるのである。従つて、トランジスタTM
及びプツシユ・プル・トランジスタＴ６の電流ミ
ラー構成はシヨツトキー障壁ダイオードSB４と
共動して、高いスイツチング速度、大きな電流駆
動能力及び高い負荷トレラントな出力を与える。
第２図で、入力電位は最初（時間＝t0）トラン
ジスタＴ１がオフにトランジスタＴ２がオンにな
るようにダウン・レベルにある。この時ノードＡ
は、VCC付近の電位を、ノードＢは大地電位の
少し上の電位を有する。（１及び／又は
OUT２に負荷が接続されていなければ、ノード
ＡはVCCになる。）以前述べたように、ノードＢ
のダウン・レベルはトランジスタＴ９及びシヨツ
トキー障壁ダイオードSBD２におけるダイオー
ド電圧降下によつて制限される。Ｔ９の電圧降下
が0.8VでSBD２の電圧降下が0.5Vであれば、ノ
ードＢのダウン・レベルはVCCが正確に1.4Vで
あるとして0.1Vになるであろう。負荷インピー
ダンス、部品特性、電源及び温度の変動により電
圧レベルに少しの変化が生じる事は当業者が認め
るであろう。
トランジスタＴ１がオフでノードＡが約1.3V
の時、エミツタ・ホロワ・トランジスタＴ３はオ
ンになりその出力は1.3Vよりもほぼベース・エ
ミツタ電圧降下分だけ低くなる。実際エミツタ・
ホロワ出力のアツプ・レベルは約0.5〜0.7Vであ
る。トランジスタＴ１がオフの時、トランジスタ
Ｔ２は導通し、ノードＢを大地電位よりも少し高
い電位にまで下げる。従つて、トランジスタＴ５
はオフになる。内部相補出力端子１が約0.5
〜0.7Vの時、抵抗Ｒ５及びＲ６の電圧分割器は
ノードＣを約0.1Vに維持するように調整される。
これは電流ミラー・トランジスタTMを導通さ
せ、さらにトランジスタＴ６を導通させ、それに
よつて真出力端子OUT２を約−0.5Vのダウン・
レベルに下げるのに充分である。端子OUT２が
端子VTの電位にまで低下しない理由は、ダイオ
ード・クランプSBD４による導通による。Ｔ６
のベースが＋0.1Vに保持される時、出力ノード
OUT２は0.1VよりもSBD４の順方向電圧降下以
上には低下し得ない。トランジスタＴ６のベース
は常にVbe付近にクランプされているので、ノー
ドＣの電圧の少しの変動は電流ミラー・トランジ
スタTM及びプツシユ・プル・トランジスタＴ６
の導通状態を変化させ、従つてＴ６の電流制御を
行なう。
入力端子が時間t1にダウン・レベルからアツ
プ・レベルに変化すると、トランジスタＴ１はタ
ーン・オンし、トランジスタＴ２はターン・オフ
する。これはノードＡをダウン・レベルに、ノー
ドＢをアツプ・レベルに変化させる。従つて、相
補内部出力端子１はダウン・レベルに、真
内部出力端子OUT１はアツプ・レベルになる。
ノードＢがアツプ・レベルになると、トランジス
タＴ５はターン・オンし端子OUT２を約0.5〜
0.7V（ノードＢよりVbeだけ低い値）のアツプ・
レベルにする。同時に、端子１が約−0.5〜
0.7Vのダウン・レベルの時、ノードＣは大地電
位よりも少し低い電位になり、TM及びＴ６をタ
ーン・オフする。ノードＣに電圧変化が生じる
時、第３図に示すようにトランジスタＴ６の急速
なスイツチングが起きる。
第２図の波形の説明を続けると、入力端子がア
ツプ・レベルでトランジスタＴ１がオンの時、ト
ランジスタＴ５′はオフである。同時に、Ｔ２が
オフなのでＴ４はオンであり、出力端子OUT１
に約＋0.5〜＋0.7Vのアツプ・レベルの電位が生
じる。Ｔ４が導通すれば、トランジスタTM′も
導通し、従つてトランジスタＴ６′も導通する。
従つて端子２はダウン・レベルになる。
入力端子がダウン・レベル（第２図の時間t2に
おいて）に戻る時、Ｔ１はターン・オフしＴ２は
ターン・オンする。このためノードＡはアツプ・
レベルになりＴ５′をターン・オンする。またＴ
２がオンの時、ノードＢはダウン・レベルになり
Ｔ５をターン・オフする。ノードＡがアツプなの
で、Ｔ３はオン状態であり、トランジスタTM及
びＴ６はターン・オンされ、そのため端子OUT
２はダウン・レベルになる。ノードＢがダウンな
ので、内部端子OUT１はダウンになり、そのた
めトランジスタTM′及びＴ６′はオフになる。従
つて端子２はアツプ・レベルである。
この回路の動作は、第３図の波形図に示した
種々の電流を調べる事によつてより明確になるで
あろう。時間t0，t1及びt2を第２図の電圧波形図
と対応付けるために、この電流波形図には入力端
子の電圧VINが描かれている。例えば、入力電
圧がダウン・レベルの場合、トランジスタＴ１は
オフＴ２はオンである。トランジスタＴ１がオフ
の時、ノードＡはアツプ電位にあつて、トランジ
スタＴ３はオンである。トランジスタＴ３がオン
の時、１端子はアツプであり、トランジス
タＴ３は電流を導通している。Ｔ３に流れる電流
は、端子１の出力電流に加えて電流Ｉ１が
エミツタ回路を図示された方向に流れるような大
きさを有する。時間t0の波形図に示すように、Ｉ
１は（Ｒ４′を流れる）Ｉ２よりも大きく、Ｉ１
−Ｉ２に等しい電流が抵抗Ｒ６からノードＣに流
れる。トランジスタTMを流れる電流Ｉ３は、対
応する電流Ｉ４がトランジスタＴ６に流れるよう
にする。電流利得比が10：１であると仮定する
と、電流Ｉ４は電流Ｉ３よりも10倍大きいであろ
う。この時、トランジスタＴ６は当然オンであ
る。
トランジスタＴ５がオフであり５及びＴ６がプ
ツシユ・プル形式に接続されているので端子
OUT２はダウン・レベルである。相補端子
２は、トランジスタＴ５′及びＴ６′が逆の状態に
あるのでアツプ・レベルである。
ほぼ時間t1に、入力端子がアツプ・レベルにな
ると仮定すると、これは、トランジスタＴ１をタ
ーン・オンし、Ｔ２をターン・オフするのでノー
ドＡはダウン・レベルにノードＢはアツプ・レベ
ルになる。ノードＢがアツプになる時、トランジ
スタＴ５及びＴ４はターン・オンし、真出力端子
OUT１及びOUT２をアツプ・レベルにする。同
時に、ノードＡがダウン・レベルになるので、ト
ランジスタＴ３はターン・オフする。トランジス
タＴ３がオフになると、Ｉ１は0Aになり、その
結果抵抗Ｒ６を流れる電流は反転し抵抗６を下向
きに流れる。この時TMがターン・オフし、Ｉ３
も０に等しくなる。従つて、電流の振幅は、
VCCとVEEとの間のＲ５，Ｒ６及びＲ４′の直列
接続によつて決定される。従つて抵抗Ｒ６を下向
きに流れる電流は、Ｉ２に等しくなる。回路が適
正に動作する時、Ｒ６を流れる電流は常に逆で
1.5〜２ｍＡに等しいであろう（抵抗を上向き又
は下向きのいずれの向きに流れる場合も）。電流
ミラー・トランジスタTMは何の電流も伝えない
ので、トランジスタＴ６もオフである。
抵抗Ｒ５，Ｒ６及びＲ４′に関する抵抗値は前
述の電圧及び電流の振幅を与えるように調整すべ
きである。トランジスタＴ３がオフの時、端子
OUT１のアツプ・レベルはＲ４′を流れる電流Ｉ
２によつて決定される。（Ｔ３がオフの時）電流
Ｉ２は、VCCとVEEとの間の抵抗Ｒ５，Ｒ６及
びＲ４′を含む直列路の全抵抗値によつて決定さ
れる。この例では、それらの値は端子１が
約−0.5〜−0.7Vのダウン・レベルを持つように
調整される。これは、抵抗Ｒ４′に約1.5〜1.7Vの
電圧降下を要求する。これは約830Ωの抵抗値の
Ｒ４′を流れる約1.5〜２ｍＡの電流によつて与え
られる。Ｒ５が約800Ω、Ｒ６が約300Ωの時、ノ
ードＣに約−0.1Vの電位が発生する。Ｔ３がタ
ーン・オンされた時、端子１約＋0.5〜＋
0.7Vに上昇し、抵抗Ｒ６に約1.5〜２ｍＡの電流
を流す。このためノードＣは約＋0.1Vになり、
電流Ｉ３が電流ミラー・トランジスタTMを流れ
る。電流Ｉ３は、Ｔ６からSBD４を流れるコレ
クタ電流よりもノードＣに流入電流分だけ少ない
電流である。
これらの電流及び電圧の例示値は回路の左側の
枝においても得られ、そこではノードＤはノード
Ｃに対応し、Ｒ５′はＲ５に、Ｒ６′はＲ６に、そ
してＲ４′はＲ４に等しく設定される。このよう
にして電流ミラー・トランジスタTM′は、電流
ミラー・トランジスタTMがトランジスタＴ６を
制御するのと同様に、導通及び非導通を（そして
端子２の電位を）制御する。
第３図の説明を続けると、時間t2に入力端子が
ダウン・レベルになる時、トランジスタＴ１はタ
ーン・オフしトランジスタＴ２はターン・オンす
る。トランジスタＴ２がターン・オンする時、ノ
ードＢはダウン・レベルになりトランジスタＴ５
をターン・オフする。トランジスタＴ５がオフに
なると、電流Ｉ５は0Aになる。トランジスタＴ
６のターン・オンに伴なつて、端子OUT２は下
記のようにダウン・レベルになる。トランジスタ
Ｔ１がオフになると、トランジスタＴ３がター
ン・オンされ、抵抗Ｒ６に上向きの電流が流され
る。そのためノードＣはアツプ・レベルになる。
この時Ｒ６を流れる電流はＩ１−Ｉ２に等しい。
但し、Ｉ１はＩ２よりも大きい。抵抗Ｒ５を下向
きに流れる電流に加えて抵抗Ｒ６から来る電流は
電流ミラー・トランジスタTMを電流Ｉ３として
流れ、SBD４をＴ６のコレクタ電流として流れ
る。Ｔ６とTMとのエミツタ面積の比に基き電流
Ｉ３を乗数倍した電流が電流Ｉ４としてトランジ
スタＴ６を流れ、この電流は所望の電流駆動を与
え端子OUT２の電位をダウン・レベルに下げる。
Ｔ５がターン・オフされ、Ｔ６がターン・オン
されるのと同時に、Ｔ５′はターン・オンされＴ
６′はターン・オフされる。トランジスタＴ１が
オフの時、ノードＡの電位は上昇し、トランジス
タＴ５′をターン・オンさせる。同時に、トラン
ジスタＴ２がオンの時ノードＢはダウン・レベル
なので、トランジスタＴ４はオフであり、端子
OUT１はダウン・レベルにある。この状態にお
いて、Ｒ４を流れる電流はＲ６′を下向きに流れ
る電流に等しくなる。この電流はノードＣに関し
て詳細に説明したのと同様にノードＤをダウン・
レベルにする。従つて、トランジスタTM′は非
導通状態になるが、またトランジスタＴ６′も非
導通状態になる。この状態において端子２
はアツプ・レベルにある。
この回路のもう１つの特徴は、端子OUT２及
び２に３状態出力を与える事ができる点で
ある。これらの出力はトランジスタＴ７，Ｔ７′，
Ｔ８及びＴ８′のベース電極のアツプ・レベル信
号Ｄによつてデイスエーブルされる。それら４つ
のトランジスタがオンの時、４つ全部のプツシ
ユ・プル・トランジスタＴ５，Ｔ５′，Ｔ６及び
Ｔ６′のベース端子がダウン・レベルになり、そ
れらのトランジスタはターン・オフされる。この
「第３の状態」において端子OUT２及び２
はフロート状態にある。これは多くの状況におい
て非常に有利である。例えばこれらの端子がチツ
プの出力端子であれば、テストが非常に容易にな
る。
電流ミラーによつて電流スイツチに結合された
プツシユ・プル出力ドライバを有する電流スイツ
チ・エミツタ・ホロワ回路について説明して来
た。この回路はいくつかの異なつた駆動レベルに
おいて真及び補の両方の出力が得られる。特にト
ランジスタＴ５，Ｔ６及びＴ５′，Ｔ６′によつて
形成されるプツシユ・プル駆動器は内部のエミツ
タ・ホロワＴ３及びＴ４よりも高いレベルの駆動
（例えばオフ・チツプ駆動）を与える事ができる。
回路の全体的な駆動能力は、Ｒ１，Ｒ２及びＲ３
を可変抵抗にする事によつて調整可能である。集
積回路形式において、このような回路から構成さ
れたマスター・スライスはマスター・スライスの
種々のセルの相互接続において多様な代替手段を
提供する。また以前に指摘したように、付加的な
トランジスタを図のトランジスタＴ１に並列に加
える事によつてこの回路は容易に他の論理回路に
拡張できる。また、Ｔ３及びＴ４のような付加的
なエミツタ・ホロワをＴ１及びＴ２のコレクタに
接続する事もできる。
良好な実施例を参照しながら本発明を説明して
来たが、例えば回路に使用したトランジスタの導
電型を反転し、バイアスを適当に変化させる等の
細部の変更を、本発明の技術思想から離れる事な
く実施し得る事は明白であろう。
【図面の簡単な説明】
第１図は本発明の実施例の回路図、第２図は第
１図の回路の動作を説明する電圧波形図、第３図
は第１図の回路の動作を説明する電流波形図であ
る。 Ｔ１，Ｔ２…電流スイツチ用トランジスタ、Ｔ
３，Ｔ４…エミツタ・ホロワ用トランジスタ、Ｔ
５，Ｔ６…プツシユ・プル駆動器用トランジス
タ、Ｔ７，Ｔ８…デイスエーブル・トランジス
タ、TM…電流ミラー・トランジスタ、SBD１〜
SBD４…シヨツトキー障壁ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ 各々エミツタ、ベース及びコレクタ領域を有
    し、該エミツタ領域は定電源に接続された第１、
    第２のトランジスタＴ１，Ｔ２を含む電流スイツ
    チと、 各々エミツタ、ベース及びコレクタ領域を有し
    該ベース領域は各々上記第１、第２のトランジス
    タのコレクタ領域に接続され、エミツタ・ホロワ
    を形成する第３、第４のトランジスタＴ３，Ｔ４
    と、 各々エミツタ、ベース及びコレクタ領域を有す
    る第５、第６のトランジスタＴ５，Ｔ６を備え、
    第５トランジスタのベースは上記第２のトランジ
    スタのコレクタ領域に接続されたプツシユ・プル
    回路と、 エミツタ、ベース及びコレクタ領域を有し、該
    ベース領域とコレクタ領域に共通のノードＣを有
    し、かつ上記ベース領域が上記第６トランジスタ
    のベース領域に接続されて電流ミラーを構成する
    電流ミラー・トランジスタTMと、 少なくとも１個の抵抗Ｒ６を含み、上記共通の
    ノードを上記第３のトランジスタのエミツタ領域
    に接続すると共に上記電流ミラー・トランジスタ
    にバイアス電位を与えるバイアス手段と、 を備えてなるスイツチ回路。
JP58068510A 1982-06-30 1983-04-20 スイツチ回路 Granted JPS5910031A (ja)

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US06/393,835 US4490630A (en) 1982-06-30 1982-06-30 Current switch emitter follower with current mirror coupled push-pull output stage
US393835 1999-09-10

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JPS5910031A JPS5910031A (ja) 1984-01-19
JPH0328850B2 true JPH0328850B2 (ja) 1991-04-22

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