JPS6177424A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JPS6177424A JPS6177424A JP59198606A JP19860684A JPS6177424A JP S6177424 A JPS6177424 A JP S6177424A JP 59198606 A JP59198606 A JP 59198606A JP 19860684 A JP19860684 A JP 19860684A JP S6177424 A JPS6177424 A JP S6177424A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- trs
- collector
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＥＣＬ回路に関し、特にゲート当りの消費電
力が少なく、かつ負荷容量およびファンアウト数が増大
した場合にも伝播遅延時間が大きくならないようにした
ＥＣＬ回路に関する。
力が少なく、かつ負荷容量およびファンアウト数が増大
した場合にも伝播遅延時間が大きくならないようにした
ＥＣＬ回路に関する。
（従来の技術）
第１０図は、従来形のＥＣＬ回路の１例を示す。
同図の回路は、エミッタが共通接続されたトランジスタ
Ｔ ｒ 、 Ｔ ｚ、 Ｔ ３ 、これらのトランジス
タＴＩ。
Ｔ ｒ 、 Ｔ ｚ、 Ｔ ３ 、これらのトランジス
タＴＩ。
Ｔ、、Ｔ３の共通エミッタと電１Ｖｅｅ間に直列挿入さ
たトランジスタＴ４およびエミッタ抵抗Ｒｅ、トランジ
スタＴ ＋ 、 Ｔ ｔの共通接続されたコレクタと電
源Ｖｃｃ間にかつトランジスタＴ３のコレクタと電源Ｖ
ｃｃ間にそれぞれ接続されたコレクタ抵抗Ｒｃ、トラン
ジスタＴ、と抵抗Ｒｐからなるエミッタホロワ回路、お
よびトランジスタＴ６と抵抗Ｒｐからなるエミッタホロ
ワ回路を具備する。
たトランジスタＴ４およびエミッタ抵抗Ｒｅ、トランジ
スタＴ ＋ 、 Ｔ ｔの共通接続されたコレクタと電
源Ｖｃｃ間にかつトランジスタＴ３のコレクタと電源Ｖ
ｃｃ間にそれぞれ接続されたコレクタ抵抗Ｒｃ、トラン
ジスタＴ、と抵抗Ｒｐからなるエミッタホロワ回路、お
よびトランジスタＴ６と抵抗Ｒｐからなるエミッタホロ
ワ回路を具備する。
第１０図の回路においては、入力ＩＮ、またはＩＮ、の
内の少なくとも１つが高レベルであればトランジスタＴ
、またはＴ２がオンとなり、トランジスタＴ、がオフと
なる。したがって、トランジスタＴｓのエミッタすなわ
ち出力ＯＵＴ、が高レベルとなり、逆にトランジスタＴ
６のエミッタすなわち出力０ＵＴ２が低レベルとなる。
内の少なくとも１つが高レベルであればトランジスタＴ
、またはＴ２がオンとなり、トランジスタＴ、がオフと
なる。したがって、トランジスタＴｓのエミッタすなわ
ち出力ＯＵＴ、が高レベルとなり、逆にトランジスタＴ
６のエミッタすなわち出力０ＵＴ２が低レベルとなる。
また、入力ＩＮ、およびＩＮ、が共に低レベルであれば
トランジスタＴ、およびＴ、が共にオフとなり、トラン
ジスタＴ、がオンとなる。したがって、出力ＯＵＴ、が
高レベル、出力ＯＵＴ、が低レベルとなる。すなわち、
第１Ｏ図の回路は２人力ＮＯＲおよびＯＲ回路として動
作する。
トランジスタＴ、およびＴ、が共にオフとなり、トラン
ジスタＴ、がオンとなる。したがって、出力ＯＵＴ、が
高レベル、出力ＯＵＴ、が低レベルとなる。すなわち、
第１Ｏ図の回路は２人力ＮＯＲおよびＯＲ回路として動
作する。
第１０図は例示されるようなＥＣＬ回路においては、各
トランジスタが非飽和領域で動作するため、および他の
論理回路に比べて小振幅動作が可能なため極めて高速に
スイッチング動作が行なわれる。
トランジスタが非飽和領域で動作するため、および他の
論理回路に比べて小振幅動作が可能なため極めて高速に
スイッチング動作が行なわれる。
ところが、最近、ＬＳＩ装置の集積度をますます増大さ
せることが要望されているが、集積度増大のためにはゲ
ートあたりの消費電力を少なくするかあるいはチップ当
りの冷却能力を向上させる必要がある。チップ当りの冷
却能力を向上させることは冷却システムのコストの増大
のため限界があり、ゲート当りの消費電力を少なくして
発熱量を少なくすることが望ましい。ところが、ゲート
当りの消費電力を少なくすると、信号線の寄生容量等に
よる負荷容量およびファンアウト数の増大に応じて各ゲ
ートの伝播遅延時間が大きくなり高速動作が不可能にな
るという不都合があった。
せることが要望されているが、集積度増大のためにはゲ
ートあたりの消費電力を少なくするかあるいはチップ当
りの冷却能力を向上させる必要がある。チップ当りの冷
却能力を向上させることは冷却システムのコストの増大
のため限界があり、ゲート当りの消費電力を少なくして
発熱量を少なくすることが望ましい。ところが、ゲート
当りの消費電力を少なくすると、信号線の寄生容量等に
よる負荷容量およびファンアウト数の増大に応じて各ゲ
ートの伝播遅延時間が大きくなり高速動作が不可能にな
るという不都合があった。
すなわち、第１１図に示すように、負荷容量ＣＬの増加
に応じて伝播遅延時間が増大するが、特にゲート当りの
消費電力を減少させた場合、ゲートの出力信号が低レベ
ルから高レベルに変化する際の伝播遅延時間ｔ （ＰＬ
Ｈ）よりも、ゲートの出力信号が高レベルから低レベル
に変化する際の伝播遅延時間ｔ （ＰＨＬ）が極めて大
きくなる。これは出力信号が低レベルから高レベルに変
化する場合には、ゲートの出カニミッタホロワトランジ
スタによる低インピーダンス駆動によって信号線の寄生
容量等負荷容量に充電されている電荷を放電するため容
量依存性が少ないが、出力信号が高レベルから低レベル
に変化する場合は出カニミッタホロワトランジスタがカ
ットオフし、負荷容量ＣＬを比較的高インピーダンスの
抵抗Ｒｐを介して充電するため容量依存性が大きくなる
ものである。
に応じて伝播遅延時間が増大するが、特にゲート当りの
消費電力を減少させた場合、ゲートの出力信号が低レベ
ルから高レベルに変化する際の伝播遅延時間ｔ （ＰＬ
Ｈ）よりも、ゲートの出力信号が高レベルから低レベル
に変化する際の伝播遅延時間ｔ （ＰＨＬ）が極めて大
きくなる。これは出力信号が低レベルから高レベルに変
化する場合には、ゲートの出カニミッタホロワトランジ
スタによる低インピーダンス駆動によって信号線の寄生
容量等負荷容量に充電されている電荷を放電するため容
量依存性が少ないが、出力信号が高レベルから低レベル
に変化する場合は出カニミッタホロワトランジスタがカ
ットオフし、負荷容量ＣＬを比較的高インピーダンスの
抵抗Ｒｐを介して充電するため容量依存性が大きくなる
ものである。
すなわち、従来形のＥＣＬ回路においては第１２図に示
すように、負荷容量ＣＬが小さい場合には出力電圧の立
上りおよび立下りは共に急速に行なわれるが、負荷容量
ＣＬが大きい場合には特に出力電圧の立下りが遅くなる
という不都合があった。
すように、負荷容量ＣＬが小さい場合には出力電圧の立
上りおよび立下りは共に急速に行なわれるが、負荷容量
ＣＬが大きい場合には特に出力電圧の立下りが遅くなる
という不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、ＥＣＬ
回路において、ゲート当りの消費電力を少なくした場合
にも負荷容量およびファンアウト数の増大によって伝播
遅延時間が大きくなることを防止し、高集積度かつ高速
度のＬＳＩ装置を実現することを目的とする。
回路において、ゲート当りの消費電力を少なくした場合
にも負荷容量およびファンアウト数の増大によって伝播
遅延時間が大きくなることを防止し、高集積度かつ高速
度のＬＳＩ装置を実現することを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため、本発明によれば、互にエ
ミッタが接続された少なくとも１対のトランジスタ、該
トランジスタの出力信号が入力されるエミッタホロワト
ランジスタ、該エミッタホロワトランジスタのエミッタ
に挿入された制御用トランジスタ、および該エミッタホ
ロワトランジスタのコレクタ電流を検出して該制御用ト
ランジスタの電流の制御を行なうことを特徴とするＥＣ
Ｌ回路が提供される。
ミッタが接続された少なくとも１対のトランジスタ、該
トランジスタの出力信号が入力されるエミッタホロワト
ランジスタ、該エミッタホロワトランジスタのエミッタ
に挿入された制御用トランジスタ、および該エミッタホ
ロワトランジスタのコレクタ電流を検出して該制御用ト
ランジスタの電流の制御を行なうことを特徴とするＥＣ
Ｌ回路が提供される。
（作 用）
上述のような手段を用いることにより、出力信号が化カ
ニミッタホロワがカットオフする方向に変化する場合、
該エミッタホロワトランジスタのエミッタに挿入された
制御用トランジスタがオンとなって負荷回路を低インピ
ーダンス駆動する。
ニミッタホロワがカットオフする方向に変化する場合、
該エミッタホロワトランジスタのエミッタに挿入された
制御用トランジスタがオンとなって負荷回路を低インピ
ーダンス駆動する。
これにより、ゲート当りの消費電力を少なくした場合に
も伝播遅延時間の増大が防止され、高集積度かつ高速度
のＬＳＩ装置を実現させることが可能になる。
も伝播遅延時間の増大が防止され、高集積度かつ高速度
のＬＳＩ装置を実現させることが可能になる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるＥＣＬ回路を示す
。同図の回路は、前述の第１０図の回路における各エミ
ッタホロワ回路を１点鎖線で囲まれた出力回路ＯＢ＋に
置き換えたのもである。トランジスタＴ３のコレクタに
接続された出力回路ＯＢ、は、エミッタホロワトランジ
スタＴ６、該トランジスタＴ６のコレクタにベースが接
続されたトランジスタＴ１、トランジスタＴ、のエミッ
タにダイオードＤｌを介してベースが接続された制御用
トランジスタＴｇ ％ 該ｔ−ランジスタＴ、のエミッ
タと電ａＶｅｅ間に並列接続された抵抗Ｒ２およびコン
デンサＣ１，８亥トランジスタＴ８のベースと電１Ｖｅ
ｅ間に接続された抵抗Ｒ３、そしてエミッタホロワトラ
ンジスタＴ６のコレクタと電ｆｉＶｃｃ間に接続された
抵抗Ｒ１を具備する。トランジスタＴ、およびＴ２のコ
レクタに接続された出力回路ＯＢ、も同じ構成を有し、
トランジスタＴ ｓ、 Ｔ ｑ、 Ｔ ＋ ｏ 、ダ
イオードＤ２、抵抗Ｒ４＋ Ｒｓ。
。同図の回路は、前述の第１０図の回路における各エミ
ッタホロワ回路を１点鎖線で囲まれた出力回路ＯＢ＋に
置き換えたのもである。トランジスタＴ３のコレクタに
接続された出力回路ＯＢ、は、エミッタホロワトランジ
スタＴ６、該トランジスタＴ６のコレクタにベースが接
続されたトランジスタＴ１、トランジスタＴ、のエミッ
タにダイオードＤｌを介してベースが接続された制御用
トランジスタＴｇ ％ 該ｔ−ランジスタＴ、のエミッ
タと電ａＶｅｅ間に並列接続された抵抗Ｒ２およびコン
デンサＣ１，８亥トランジスタＴ８のベースと電１Ｖｅ
ｅ間に接続された抵抗Ｒ３、そしてエミッタホロワトラ
ンジスタＴ６のコレクタと電ｆｉＶｃｃ間に接続された
抵抗Ｒ１を具備する。トランジスタＴ、およびＴ２のコ
レクタに接続された出力回路ＯＢ、も同じ構成を有し、
トランジスタＴ ｓ、 Ｔ ｑ、 Ｔ ＋ ｏ 、ダ
イオードＤ２、抵抗Ｒ４＋ Ｒｓ。
Ｒ６，およびコンデンサＣ２を具備する。
第２図を参照して第１図の回路における出力回路例えば
ＯＢ、の動作を説明する。例えば、トランジスタＴ、の
コレクタ電位、すなわちトランジスタＴ、のベース電位
が高レベルから低レベルに変化したものとする。この時
、トランジスタＴｂのエミッタ、すなわち出力端子０Ｕ
Ｔ２、の電位は負荷容量ＣＬのため急速に応答できない
。このため、トランジスタＴ６がカットオフし、該トラ
ンジスタＴ、のコレクタ電位が上昇する。この電位上昇
はトランジスタＴ７およびダイオードＤＩを介してトラ
ンジスタＴ、のベース電位を上昇させる。トランジスタ
Ｔ８のエミッタは抵抗Ｒ２と容量Ｃ２を介して電源Ｖｅ
ｅに接続されており、容量Ｃ２のため交流的なインピー
ダンスが低く設定されている。このため、該トランジス
タＴ、のベース電位が上昇すると該トランジスタＴｌｌ
のコレクタ電流が増大し、負荷容量ＣＬを急速に充電す
る。これにより、出力信号が高レベルから低レベルに変
化する場合の負荷容量ＣＬによる出力波形なまりが抑制
され、立下り時間ｔ （ＰＩ（Ｌ）を短縮することが可
能となる。
ＯＢ、の動作を説明する。例えば、トランジスタＴ、の
コレクタ電位、すなわちトランジスタＴ、のベース電位
が高レベルから低レベルに変化したものとする。この時
、トランジスタＴｂのエミッタ、すなわち出力端子０Ｕ
Ｔ２、の電位は負荷容量ＣＬのため急速に応答できない
。このため、トランジスタＴ６がカットオフし、該トラ
ンジスタＴ、のコレクタ電位が上昇する。この電位上昇
はトランジスタＴ７およびダイオードＤＩを介してトラ
ンジスタＴ、のベース電位を上昇させる。トランジスタ
Ｔ８のエミッタは抵抗Ｒ２と容量Ｃ２を介して電源Ｖｅ
ｅに接続されており、容量Ｃ２のため交流的なインピー
ダンスが低く設定されている。このため、該トランジス
タＴ、のベース電位が上昇すると該トランジスタＴｌｌ
のコレクタ電流が増大し、負荷容量ＣＬを急速に充電す
る。これにより、出力信号が高レベルから低レベルに変
化する場合の負荷容量ＣＬによる出力波形なまりが抑制
され、立下り時間ｔ （ＰＩ（Ｌ）を短縮することが可
能となる。
トランジスタＴ３のコレクタ電位が低レベルから高レベ
ルに変化した場合には、トランジスタＴ、によるエミッ
タホロワ回路によって負荷容量ＣＬが急速に放電され出
力信号０ＬＩＴ、が急速に立上がる。この場合、従来形
の出力回路では出力を低レベルから高レベルに上昇させ
る際、出カニミッタホロワによって負荷容量に充電され
ていた電荷を放電させると共にエミッタ抵抗Ｒｐに流れ
る電流を供給してやる必要があった。これに対して、第
り図の出力回路においては、出力信号０ＵＴ２が低レベ
ルから高レベルに上昇する際には、エミッタホロワトラ
ンジスタＴ、のコレクタ電位が低下しトランジスタＴ、
のベース電位を低下させる。
ルに変化した場合には、トランジスタＴ、によるエミッ
タホロワ回路によって負荷容量ＣＬが急速に放電され出
力信号０ＬＩＴ、が急速に立上がる。この場合、従来形
の出力回路では出力を低レベルから高レベルに上昇させ
る際、出カニミッタホロワによって負荷容量に充電され
ていた電荷を放電させると共にエミッタ抵抗Ｒｐに流れ
る電流を供給してやる必要があった。これに対して、第
り図の出力回路においては、出力信号０ＵＴ２が低レベ
ルから高レベルに上昇する際には、エミッタホロワトラ
ンジスタＴ、のコレクタ電位が低下しトランジスタＴ、
のベース電位を低下させる。
これにより、トランジスタＴ８がカットオフし、エミッ
タホロワトランジスタＴ、、は負荷容量ＣＬを充電する
電流だけを供給すればよく、したがってエミッタホロワ
トランジスタＴ６も負荷が軽くなり、従来回路に比べて
より高速度の立上り動作を行なうことが可能となる。
タホロワトランジスタＴ、、は負荷容量ＣＬを充電する
電流だけを供給すればよく、したがってエミッタホロワ
トランジスタＴ６も負荷が軽くなり、従来回路に比べて
より高速度の立上り動作を行なうことが可能となる。
第３図は、第１図の回路における出力信号の波形を示す
。同図から明らかなように、本発明によれば負荷容量の
影響によって出力信号の立上りおよび立下り共に悪影響
を受けることが少なくなっている。
。同図から明らかなように、本発明によれば負荷容量の
影響によって出力信号の立上りおよび立下り共に悪影響
を受けることが少なくなっている。
第４図は、本発明の他の実施例に係わるＥＣＬ回路に用
いられる出力回路を示す。同図の出力回路は、第１図の
ＥＣＬ回路における出力回路のトランジスタＴ７のエミ
ッタの信号を抵抗Ｒ？、Ｒ。
いられる出力回路を示す。同図の出力回路は、第１図の
ＥＣＬ回路における出力回路のトランジスタＴ７のエミ
ッタの信号を抵抗Ｒ？、Ｒ。
およびトランジスタＲ１１からなる回路を介してトラン
ジスタＴ３のベースに印加するものである。
ジスタＴ３のベースに印加するものである。
この場合、トランジスタＴＩＩとトランジスタＴＩｌと
はカレントミラー回路を構成している。したがって、ト
ランジスタＴ６のベース電位が高レベルから低レベルに
変化し、コレクタ電位が低レベルから高レベルに上昇し
た際、トランジスタＴ、のエミッタ電位が上昇してその
エミッタ電流が増加すると、トランジ夫りＴ、のコレク
タ電流も増加して負荷容量を急速に充電する。また、ト
ランジスタＴ６のベース電位が低レベルから高レベルに
上昇した場合には、トランジスタＴ１１のコレクタ電流
が減少しエミッタホロワトランジスタＴ、の負荷を軽く
して出力信号の立上がりを容易にする。
はカレントミラー回路を構成している。したがって、ト
ランジスタＴ６のベース電位が高レベルから低レベルに
変化し、コレクタ電位が低レベルから高レベルに上昇し
た際、トランジスタＴ、のエミッタ電位が上昇してその
エミッタ電流が増加すると、トランジ夫りＴ、のコレク
タ電流も増加して負荷容量を急速に充電する。また、ト
ランジスタＴ６のベース電位が低レベルから高レベルに
上昇した場合には、トランジスタＴ１１のコレクタ電流
が減少しエミッタホロワトランジスタＴ、の負荷を軽く
して出力信号の立上がりを容易にする。
第５図は、本発明のさらに他の実施例に係わるＥＣＬ回
路における出力回路を示す。同図の回路は第１図のＥＣ
Ｌ回路に用いられている出力回路におけるトランジスタ
Ｔ、をダーリントン接続された２個のトランジスタＴＩ
ｚおよびＴＩ３と抵抗Ｒ７とに置き換え、かつレベルシ
フト用ダイオードＤ１を省略したものである。この回路
においては、エミッタホロワトランジスタＴ、のコレク
タ負荷がさらに軽くなり、したがってエミッタホロワ回
路の電流を軽減してさらに低消費電力化を図ることが可
能となる。
路における出力回路を示す。同図の回路は第１図のＥＣ
Ｌ回路に用いられている出力回路におけるトランジスタ
Ｔ、をダーリントン接続された２個のトランジスタＴＩ
ｚおよびＴＩ３と抵抗Ｒ７とに置き換え、かつレベルシ
フト用ダイオードＤ１を省略したものである。この回路
においては、エミッタホロワトランジスタＴ、のコレク
タ負荷がさらに軽くなり、したがってエミッタホロワ回
路の電流を軽減してさらに低消費電力化を図ることが可
能となる。
第６図は、本発明のさらに他の実施例に係わるＥＣＬ回
路に用いられている出力回路を示す。同図の回路は、第
１図のＥＣＬ回路に用いられている出力回路におけるト
ランジスタＴ６のコレクタ抵抗Ｒ１と並列にショットキ
クランプダイオードＤ３を接続し、エミッタホロワトラ
ンジスタＴ、゛の飽和を防止して高速動作を図ったもの
である。
路に用いられている出力回路を示す。同図の回路は、第
１図のＥＣＬ回路に用いられている出力回路におけるト
ランジスタＴ６のコレクタ抵抗Ｒ１と並列にショットキ
クランプダイオードＤ３を接続し、エミッタホロワトラ
ンジスタＴ、゛の飽和を防止して高速動作を図ったもの
である。
第７図は、本発明のさらに他の実施例に係わるＥＣＬ回
路に使用されている出力回路を示す。同図の回路は、エ
ミッタホロワトランジスタＴ６の他に、２個のＰＮＰ型
トランジスタＴ１４およびＴ１５、ショットキクランプ
ダイオードＤ４、および抵抗Ｒ＋、Ｒ＋。を具備する。
路に使用されている出力回路を示す。同図の回路は、エ
ミッタホロワトランジスタＴ６の他に、２個のＰＮＰ型
トランジスタＴ１４およびＴ１５、ショットキクランプ
ダイオードＤ４、および抵抗Ｒ＋、Ｒ＋。を具備する。
この回路においては、トランジスタＴ、のベース電位が
高レベルから低レベルに変化した時、トランジスタＴ１
４のベース電位が低レベルから高レベルに変化して該ト
ランジスタＴＩ４がカットオフする。これにより、トラ
ンジスタＴＩ５のベース電位が抵抗Ｒ１゜によって引下
げられ該トランジスタＴ’＋ｓがオンとなって負荷容量
ＣＬを急速に充電する。これに対して、トランジス゛り
Ｔ６のベース電位が低レベルから高レベルに変化した場
合には、トランジスタＴ１４がオンとなりトランジスタ
ＴＩ５のベース電位を引上げることにより該トランジス
タＴＩ５をカントオフしあるいは該トランジスタＴ１．
の電流を減少させる。
高レベルから低レベルに変化した時、トランジスタＴ１
４のベース電位が低レベルから高レベルに変化して該ト
ランジスタＴＩ４がカットオフする。これにより、トラ
ンジスタＴＩ５のベース電位が抵抗Ｒ１゜によって引下
げられ該トランジスタＴ’＋ｓがオンとなって負荷容量
ＣＬを急速に充電する。これに対して、トランジス゛り
Ｔ６のベース電位が低レベルから高レベルに変化した場
合には、トランジスタＴ１４がオンとなりトランジスタ
ＴＩ５のベース電位を引上げることにより該トランジス
タＴＩ５をカントオフしあるいは該トランジスタＴ１．
の電流を減少させる。
したがって、出力信号０ＵＴ２が低レベルから高レベル
に立上がる場合におけるエミッタホロワトランジスタＴ
、の負荷が軽くなり出力信号の立上りが急速に高なわれ
る。なお、ショットキクランプダイオードＤ４はトラン
ジスタＴ１４の飽和を防止するためのものである。
に立上がる場合におけるエミッタホロワトランジスタＴ
、の負荷が軽くなり出力信号の立上りが急速に高なわれ
る。なお、ショットキクランプダイオードＤ４はトラン
ジスタＴ１４の飽和を防止するためのものである。
第８図は、ゲートアレイＬＳＩ装置の半導体チップ上に
おける各回路セルの配置を示す。同図の装置は、半導体
チップ１上に複数の基本セル２がマトリクス状に配置さ
れたセルアレイ３と、セルアレイ３の周辺に配置された
入出カバソファ回路セル４を具備する。そして、このよ
うなゲートアレイＬＳＩ装置の基本セルとして第１図等
に示される本発明に係わるＥＣＬ回路を使用することに
より、従来よりも低消費電力が高速度のＬＳＩ装置を実
現することが可能になる。
おける各回路セルの配置を示す。同図の装置は、半導体
チップ１上に複数の基本セル２がマトリクス状に配置さ
れたセルアレイ３と、セルアレイ３の周辺に配置された
入出カバソファ回路セル４を具備する。そして、このよ
うなゲートアレイＬＳＩ装置の基本セルとして第１図等
に示される本発明に係わるＥＣＬ回路を使用することに
より、従来よりも低消費電力が高速度のＬＳＩ装置を実
現することが可能になる。
第９図は、ゲートアレイＬＳＩ装置の他の例を示す。同
図の装置は、半導体チップ１の周辺部に配置された人出
カバソファ回路セル４と該入出カバソファ回路セル４の
内側に配置された基本セルアレイ５を具備する。そして
、基本セルアレイ５は例えば４つのセルアレイブロック
５−１．５−２．５−３．５−４に分割され、各セルア
レイブロック５−１．５−２．５−３．５−４はそれぞ
れマトリクス状に配置された第１の種類の基本セル６と
これらの基本セル６の周辺に配置された第２の種類の基
本セルフとを具備する。そして、第１の種類の基本セル
としては、例えば第１０図に示すＥＣＬ回路が用いられ
、第２の種類の基本セルフとしては第１図等に示される
本発明に係わるより駆動能力の大きなＥＣＬ回路が使用
される。
図の装置は、半導体チップ１の周辺部に配置された人出
カバソファ回路セル４と該入出カバソファ回路セル４の
内側に配置された基本セルアレイ５を具備する。そして
、基本セルアレイ５は例えば４つのセルアレイブロック
５−１．５−２．５−３．５−４に分割され、各セルア
レイブロック５−１．５−２．５−３．５−４はそれぞ
れマトリクス状に配置された第１の種類の基本セル６と
これらの基本セル６の周辺に配置された第２の種類の基
本セルフとを具備する。そして、第１の種類の基本セル
としては、例えば第１０図に示すＥＣＬ回路が用いられ
、第２の種類の基本セルフとしては第１図等に示される
本発明に係わるより駆動能力の大きなＥＣＬ回路が使用
される。
ソシて、各セルアレイブロック５−１．５−２゜５−３
．５−４相互間の結線およびこれらの各セルアレイブロ
ックと入出カバソファ回路セル４との間の結線は第２の
種類の基本セルフを用いて行なうことにより、信号配線
が長くなり負荷容量が増大した場合にも各基本セルの消
費電力を増加することなく高速度の動作を行なうように
することが可能となる。したがって、第９図の構成によ
れば、ゲートアレイＬＳＩ装置全体のハードウェア量を
それほど増加することなく低消費電力が高速度のＬＳＩ
装置を実現することが可能となる。
．５−４相互間の結線およびこれらの各セルアレイブロ
ックと入出カバソファ回路セル４との間の結線は第２の
種類の基本セルフを用いて行なうことにより、信号配線
が長くなり負荷容量が増大した場合にも各基本セルの消
費電力を増加することなく高速度の動作を行なうように
することが可能となる。したがって、第９図の構成によ
れば、ゲートアレイＬＳＩ装置全体のハードウェア量を
それほど増加することなく低消費電力が高速度のＬＳＩ
装置を実現することが可能となる。
（発明の効果）
このように、本発明によれば、ＥＣＬ回路の出力エミッ
タホロワ電流を増加することなく高速動作を社なうこと
が可能となり、したがってゲート改善することが可能と
なり、低消費電力、高集積度高速度のＬＳＩ装置を実現
することが可能となる。
タホロワ電流を増加することなく高速動作を社なうこと
が可能となり、したがってゲート改善することが可能と
なり、低消費電力、高集積度高速度のＬＳＩ装置を実現
することが可能となる。
第１図は本発明の１実施例に係わるＥＣＬ回路を示す電
気回路図、第２図および第３図は第１図の回路の動作を
説明するための波型図、第４図から第７図まではそれぞ
れ本発明の他の実施例に係わるＥＣＬ回路に使用される
出力回路を示す電気回路図、第８図および第９図はそれ
ぞれ本発明に係わるＥＣＬ回路が使用されるゲートアレ
イＬＳＩ装置の概略を示す平面図、第１０図は従来形の
ＥＣＬ回路を示す電気回路図、第１Ｉ図は第１０図の回
路の特性を示すグラフ、そして第１２図は第１０図の回
路の出力信号の容量依存性を示す波形図である。 ＴＩ、 Ｔｚ、’−，Ｔ’ｓ ： トランジスタ、Ｒｐ
、 Ｒｃ、 Ｒｅ、 Ｒｌ、 Ｒ２，−−−、Ｒ＋ｏ
：抵抗、Ｄｔ、 Ｄｉ、 Ｄ：１． Ｄａ ：ダイオ
ード、Ｃ，、Ｃ２：コンデンサ、 ■＝半導体チップ、 ２：基本セル、 ３：基本セルアレイ、 ４：入出カバソファ回路セル、 ５：基本セルアレイ、 ５−１．５−２．５−３．５−４ ：セルアレイブロ
ック、６：第１の種類の基本セル、 ７：第２の種類の基本セル。 特許出噸人 富士通株式会社 特許出願代理人
気回路図、第２図および第３図は第１図の回路の動作を
説明するための波型図、第４図から第７図まではそれぞ
れ本発明の他の実施例に係わるＥＣＬ回路に使用される
出力回路を示す電気回路図、第８図および第９図はそれ
ぞれ本発明に係わるＥＣＬ回路が使用されるゲートアレ
イＬＳＩ装置の概略を示す平面図、第１０図は従来形の
ＥＣＬ回路を示す電気回路図、第１Ｉ図は第１０図の回
路の特性を示すグラフ、そして第１２図は第１０図の回
路の出力信号の容量依存性を示す波形図である。 ＴＩ、 Ｔｚ、’−，Ｔ’ｓ ： トランジスタ、Ｒｐ
、 Ｒｃ、 Ｒｅ、 Ｒｌ、 Ｒ２，−−−、Ｒ＋ｏ
：抵抗、Ｄｔ、 Ｄｉ、 Ｄ：１． Ｄａ ：ダイオ
ード、Ｃ，、Ｃ２：コンデンサ、 ■＝半導体チップ、 ２：基本セル、 ３：基本セルアレイ、 ４：入出カバソファ回路セル、 ５：基本セルアレイ、 ５−１．５−２．５−３．５−４ ：セルアレイブロ
ック、６：第１の種類の基本セル、 ７：第２の種類の基本セル。 特許出噸人 富士通株式会社 特許出願代理人
Claims (1)
- 互にエミッタが接続された少なくとも１対のトランジス
タ、該トランジスタの出力信号が入力されるエミッタホ
ロワトランジスタ、該エミッタホロワトランジスタのエ
ミッタに挿入された制御用トランジスタ、および該エミ
ッタホロワトランジスタのコレクタ電流を検出して該制
御用トランジスタの電流の制御を行なうことを特徴とす
るＥＣＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198606A JPS6177424A (ja) | 1984-09-25 | 1984-09-25 | Ｅｃｌ回路 |
| EP85111239A EP0176799B1 (en) | 1984-09-25 | 1985-09-05 | Emitter coupled logic circuit |
| DE8585111239T DE3567341D1 (en) | 1984-09-25 | 1985-09-05 | Emitter coupled logic circuit |
| KR1019850006523A KR900000106B1 (ko) | 1984-09-25 | 1985-09-06 | 에미터 결합논리(ecl)회로 |
| US06/779,356 US4678942A (en) | 1984-09-25 | 1985-09-23 | Emitter coupled logic circuit with high drivability for capacitive load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198606A JPS6177424A (ja) | 1984-09-25 | 1984-09-25 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177424A true JPS6177424A (ja) | 1986-04-21 |
| JPH0532928B2 JPH0532928B2 (ja) | 1993-05-18 |
Family
ID=16393988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198606A Granted JPS6177424A (ja) | 1984-09-25 | 1984-09-25 | Ｅｃｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4678942A (ja) |
| EP (1) | EP0176799B1 (ja) |
| JP (1) | JPS6177424A (ja) |
| KR (1) | KR900000106B1 (ja) |
| DE (1) | DE3567341D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135811U (ja) * | 1988-03-09 | 1989-09-18 | ||
| JPH0332224A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 論理出力回路 |
| JPH0629824A (ja) * | 1992-04-27 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | 論理信号切り換え回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
| GB8912461D0 (en) * | 1989-05-31 | 1989-07-19 | Lucas Ind Plc | Line driver |
| DE68926045T2 (de) * | 1989-07-26 | 1996-10-02 | Ibm | Familie logischer Schaltkreise, bestehend aus einem kaskodierten Differentialstromschalter mit Eingangsdioden |
| USRE34771E (en) * | 1989-09-11 | 1994-11-01 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| KR930009491B1 (ko) * | 1989-09-18 | 1993-10-04 | 후지쓰 가부시끼가이샤 | Ecl회로 |
| JP2518068B2 (ja) * | 1989-11-17 | 1996-07-24 | 日本電気株式会社 | 電流切換回路 |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| US5087837A (en) * | 1990-08-06 | 1992-02-11 | North American Philips Corp., Signetics Div. | Electronic circuit with capacitively enhanced switching |
| EP0476341B1 (en) * | 1990-08-29 | 1997-01-15 | Motorola, Inc. | A BICMOS logic circuit with a CML output |
| US5101124A (en) * | 1991-01-10 | 1992-03-31 | National Semiconductor Corporation | ECL to TTL translator circuit with improved slew rate |
| US5258667A (en) * | 1991-02-08 | 1993-11-02 | Nec Corporation | Logic circuit for controlling a supply on drive pulses to regulate an output level |
| US5091659A (en) * | 1991-04-16 | 1992-02-25 | International Business Machines Corporation | Composite logic gate circuit with means to reduce voltage required by logic transistors from external source |
| JP2800522B2 (ja) * | 1992-02-03 | 1998-09-21 | 日本電気株式会社 | 電流切換回路 |
| DE4236430C1 (de) * | 1992-10-28 | 1994-02-17 | Siemens Ag | Schaltstufe in Stromschaltertechnik |
| EP0606160A1 (en) * | 1993-01-08 | 1994-07-13 | National Semiconductor Corporation | Protection circuit used for deactivating a transistor during a short circuit having an inductive component |
| US6552577B1 (en) * | 2000-02-16 | 2003-04-22 | Analog Devices, Inc. | Differential emitter-coupled logic buffer having reduced power dissipation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107725A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | 電流切換型論理回路 |
| JPS594222A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | レベル変換回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB907662A (en) * | 1958-11-20 | 1962-10-10 | British Telecomm Res Ltd | Improvements in electrical signalling systems |
| US3448396A (en) * | 1966-12-21 | 1969-06-03 | Collins Radio Co | Electronic circuit-direct coupled totem pole emitter follower |
| US3978347A (en) * | 1974-10-02 | 1976-08-31 | Motorola, Inc. | High band width emitter coupled logic gate |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| US4287435A (en) * | 1979-10-05 | 1981-09-01 | International Business Machines Corp. | Complementary transistor inverting emitter follower circuit |
| US4289978A (en) * | 1979-10-05 | 1981-09-15 | International Business Machines Corp. | Complementary transistor inverting emitter follower circuit |
| US4347446A (en) * | 1979-12-10 | 1982-08-31 | Amdahl Corporation | Emitter coupled logic circuit with active pull-down |
| DE3135952C2 (de) * | 1981-09-10 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Gegentakt-Ausgangsschaltung für ein Verknüpfungsglied in Stromschaltertechnik. |
| US4490630A (en) * | 1982-06-30 | 1984-12-25 | International Business Machines Corporation | Current switch emitter follower with current mirror coupled push-pull output stage |
| US4527078A (en) * | 1982-08-23 | 1985-07-02 | Signetics Corporation | Signal translator with supply voltage compensation particularly for use as interface between current tree logic and transistor-transistor logic |
| US4531067A (en) * | 1983-06-29 | 1985-07-23 | International Business Machines Corporation | Push-pull Darlington current sink (PPDCS) logic circuit |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| US4551638A (en) * | 1983-12-19 | 1985-11-05 | Advanced Micro Devices, Inc. | ECL Gate with switched load current source |
-
1984
- 1984-09-25 JP JP59198606A patent/JPS6177424A/ja active Granted
-
1985
- 1985-09-05 DE DE8585111239T patent/DE3567341D1/de not_active Expired
- 1985-09-05 EP EP85111239A patent/EP0176799B1/en not_active Expired
- 1985-09-06 KR KR1019850006523A patent/KR900000106B1/ko not_active IP Right Cessation
- 1985-09-23 US US06/779,356 patent/US4678942A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107725A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | 電流切換型論理回路 |
| JPS594222A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | レベル変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135811U (ja) * | 1988-03-09 | 1989-09-18 | ||
| JPH0332224A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 論理出力回路 |
| JPH0629824A (ja) * | 1992-04-27 | 1994-02-04 | Internatl Business Mach Corp <Ibm> | 論理信号切り換え回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0176799B1 (en) | 1989-01-04 |
| KR900000106B1 (ko) | 1990-01-19 |
| KR860002904A (ko) | 1986-04-30 |
| US4678942A (en) | 1987-07-07 |
| EP0176799A1 (en) | 1986-04-09 |
| DE3567341D1 (en) | 1989-02-09 |
| JPH0532928B2 (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6177424A (ja) | Ｅｃｌ回路 | |
| KR910003597B1 (ko) | 데이터출력버퍼회로 및 전위변동 감축방법 | |
| US4906867A (en) | Buffer circuit with load sensitive transition control | |
| US3541353A (en) | Mosfet digital gate | |
| US4813020A (en) | Semiconductor device | |
| EP0196113B1 (en) | Tri-state buffer circuit | |
| JP2623918B2 (ja) | 出力バッファ回路 | |
| JPH06140578A (ja) | 半導体集積装置 | |
| US5786709A (en) | Integrated circuit output driver incorporating power distribution noise suppression circuitry | |
| EP0046498A1 (en) | Bootstrapped driver circuit | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| JPH0659028B2 (ja) | 論理回路 | |
| EP0459457A2 (en) | Output driver | |
| US5430398A (en) | BiCMOS buffer circuit | |
| JP2798602B2 (ja) | 出力インタフェース回路 | |
| JP2535081B2 (ja) | 出力駆動回路 | |
| JPH07162284A (ja) | 出力バッファ回路 | |
| JPH0766711A (ja) | 出力回路 | |
| US5382842A (en) | Composite logic circuit with bipolar transistor-complementary field effect transistor | |
| JPS6223923B2 (ja) | ||
| JPS6298913A (ja) | 論理二進回路 | |
| JPH0722193B2 (ja) | 集積回路 | |
| JPH03185861A (ja) | 論理集積回路の構成方法 | |
| EP0219040A2 (en) | Circuit for the speeding-up of up-going transitions in TTL or DTL circuits under high capacitive load | |
| JPS63253642A (ja) | 集積回路 |