KR910003597B1 - 데이터출력버퍼회로 및 전위변동 감축방법 - Google Patents

데이터출력버퍼회로 및 전위변동 감축방법 Download PDF

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KR910003597B1 KR1019880003122A KR880003122A KR910003597B1 KR 910003597 B1 KR910003597 B1 KR 910003597B1 KR 1019880003122 A KR1019880003122 A KR 1019880003122A KR 880003122 A KR880003122 A KR 880003122A KR 910003597 B1 KR910003597 B1 KR 910003597B1
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Abstract

내용 없음.

Description

데이터 출력버퍼 회로 및 전위변동 감축방법
제 1 도는 종래 회로의 회로도.
제 2 도는 상기 종래 회로의 동작을 설명하기 위한 파형도.
제 3 도는 본 발명에 따를 제1실시예의 회로도.
제 4 도는 상기 실시예의 동작을 설명하기 위한 파형도.
제 5 도는 제 3 도에 도시된 회로에 사용되는 신호지연회로의 구성도.
제 6 도 및 제 7 도는 본 발명에 따른 제2, 제3 실시예의 구성도.
제 8 도는 제 7 도에 도시된 회로의 동작을 설명하기 위한 파형도 이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 하이레벨 출력용 트랜지스터 12 : 로우레벨 출력용 트랜지스터
13,14 : 앤드게이트 15,16 : 기생저항성분
17 : 직류전원 18 : 용량
19 : 부하용량 20,21,22 : 저항성분
23,24,25 : 인덕턴스 성분 31,32,36 : 트랜지스터
33 : 인버터 35 : 신호지원 회로
37 : 용량(캐패시터) T1 : 데이터 출력단자
T2 : 전원단자 T3 : 기준단자
I/O,
Figure kpo00001
: 내부 데이터 버스 ψout : 내부제어신호
[산업상의 이용분야]
본 발명은 반도체 집적회로에 사용되는 데이터 출력버퍼회로에 관한 것으로, 특히 고속액세스가 요구되는 반도체메모리에 적합한 데이터 출력버퍼회로에서 발생하는 전위변동을 감축시켜 주기 위한 전위변동감축방법에 관한 것이다.
[종래 기술 및 그 문제점]
일반적으로, 반도체 메모리와 같은 반도체집적회로로부터 데이터가 출력되는 경우에는 출력부하가 고속으로 충방전 되어야만 하는데, 이러한 충방전기간동안에는 전원전압과 전원전압 내에 각각 전위변동, 즉 노이즈가 발생한다는 것이 알려져 있다. 그리고 전형적인 반도체집적회로에서 로우레벨의 데이터가 출력(출력부하의 방전)되는 경우의 기준전압에 발생하는 전위변동량은 하이레벨의 데이터가 출력(출력부하의 충전)될 때 전원전압에서 발생되는 전위변동량과 최소한 같거나 그 이상이라는 것이 알려져 있는 바, 그러한 동작기간 중에 발생하는 전위변동이나 노이즈는 반도체집적회로를 오동작하게 만드는 원인으로 되고 있다. 여기에서 출력부하의 급속한 방전기간 동안 상기 기준전압에 발생되는 전위변동은 L과 di/dt의 곱, 즉 Lㆍdi/dt로 되는 바(단, 상기 di/dt는 기준전압 측으로 흐르는 방전전류의 시간당 증가비율이고, L은 방전경로에 기생적으로 존재하는 인덕턴스성분임), 상기 출력부하의 방전은 급속하게 이루어지게 되므로 상기 Lㆍdi/dt는 큰 값을 취하게 되어, 그만큼 회로 오동작의 위험도 커지게 된다.
제 1 도는 반도체메모리와 같은 반도체집적회로에 설치되는 종래의 데이터출력 버퍼회로를 나타낸 회로도로서, 동도면에 있어서 점선으로 둘러싸인 부분이 반도체 회로요소와 출력버터를 포함하는 부분인데, 이러한 반도체 회로요소에는 메모리셀과 어드레스회로, 감지증폭기, 출력버터를 구동시키기 위한 회로 등이 포함될 수 있다. 여기에서 상기 출력버퍼는 일반적으로 반도체회로요소의 일부를 구성하지 않는바, 종래의 회로에 있어서는 출력버퍼가 내부의 반도체회로요소로부터 분리되어 있는 것이 대부분이다.
상기한 제 1 도에서 참조부호 T1은 데이터출력단자, T2는 전원전압(VDD)이 공급되는 전원단자, T3은 기준전압(VSS)이 공급되는 기준단자, I/O와
Figure kpo00002
는 내부데이터베이스, 트랜지스터(11)는 하이레벨 출력용 데이터출력버퍼, 트랜지스터(12)는 로우레벨출력용 데이터출력버퍼, 13,14는 각 데이터의 출력을 제어하며 상기 출력버퍼들을 구동시키기 위한 회로를 구성하는 앤드게이트, 15,16은 전원배선에 존재하는 기생저항성분(奇生抵抗成分)을 각각 나타낸 것이다. 또한, 도면에 도시된 직류전원(17)은 집적회로에 전원전압(VDD)을 공급하기 위한 것이고 용량(18)은 상기 직류전원(17)을 안정시키기 위한 것이며, 부하용량(19)은 집적회로의 출력데이터에 의해 구동되는 것이다. 그리고 저항성분(20,21,22)과 인덕턴스성분(23,24,25)은 집적회로의 각 외부배선에 나타내는 성분이다.
상기한 구성의 데이터출력버퍼회로가 로우레벨의 데이터를 출력하는 경우, 내부데이터버스인 I/O는 "0"레벨로 되고,
Figure kpo00003
는 "1"레벨로 된다. 계속해서 내부제어신호(Φout)가 "1"레벨로 상승함으로써 앤드게이트(14)의 출력신호가 "1"레벨로 되게 되고, 그 결과 데이터출력단자(T1)와 기준단자(T3)간에 삽입되어 있는 로우레벨출력용 트랜지스터(12)가 턴온되어 소오스-드레인통로가 도통되게 된다. 따라서, 부하용량(19)은 출력단자(T1)를 통해 "0"레벨로 방전되게 된다. 이러한 일련의 동작에 있어서의 각 신호파형은 제2 도(a)에 실선으로 나타낸 것과 같은 바 , 제 2 도(a)에서 신호(N)는 앤드게이트(14)의 출력신호를 나타낸 것이다.
상기한 부하용량(19)이 방전되는 경우, 큰 방전전류(Id)가 트랜지스터(12)를 통해 발생하고, 저항성분(20,16,22)과 인덕턴스성분(23,25)에 기인하여 소위 오버슈트라고 불리는 전위변동이 기준전압측(즉, 접지전압측)에 발생한다. 이러한 전위변동이 접지전위측(Vss측)에 발생하는 경우에는 그와 유사한 전위변동이 전원전압측(VDD측)에도 발생하게 되는 바, 제 2 도(b)에는 그 전위변동이 실선으로 표시되어 있다. 이와 같은 전위변동은 특히 복수의 데이터출력단자를 갖추고 있는 집적회로에 있어서 모든 단자로부터 로우레벨의 데이터가 출력되는 경우에 현저하게 나타나게 되고, 그에 따라 회로요소에 오작동이 일어날 가능성은 더 높아지게 된다.
그런데, 종래에는 제 1 도에 도시된 바와 같이 하나의 데이터출력단자(T1)에 로우레벨출력용 트랜지스터(12)가 하나만 설치되어 있었으므로, 그러한 경우에 상기 전위변동의 발생을 억제하는 수단으로서 트랜지스터(12)의 챈널폭(W)을 축소시키던가, 혹은 트랜지스터(12)의 게이트구동신호의 증가속도(파형상승속도)를 늦추어 줌으로서 트랜지스터(12)의 구동능력을 대폭 억제할 수밖에 없었다.
이러한 방법에 따르면, 제 2 도(b)에 점선으로 도시한 것처럼 기준전위 및 전원전위측에 발생하는 전위변동이 억제되기는 하지만, 상기 트랜지스터(12)의 게이트구동신호(N)의 증가속도가 너무 느린 경우에는 출력단자(T1)의 신호파형병화도 느려지게되어 반도체메모리로서의 고속동작 특성도 저해받게 된다. 이러한 점은 트랜지스터(12)의 챈널폭(W)을 축소시키는 경우에도 마찬가지로 나타나게 된다,
이상에서 설명한 바와 같이, 종래의 회로는 전원에서의 전위변동을 작게 하여 오작동을 방지하도록 하는 경우에 데이터의 액세스시간이 느려지게 된다는 결점을 갖고 있었다.
[발명의 목적]
이에 본 발명은 상기한 종래 회로의 결점을 개선하기 위해 발명된 것으로, 고속의 데이터액세스를 저해하는 일 없이 전원에서 발생하는 전위변동을 줄일 수 있으면서 고속메모리에 적합하도록 되어 있는 데이터출력버퍼회로와 그에 따른 전위변동 감축방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에서는 반도체 집적회로에 버퍼회로가 제공되는데, 이 버퍼회로는 제1, 제2전원단자로 이루어진 전원전압단자와, 집적회로로부터 입력신호를 받아들이기 위한 입력단자, 상기 입력신호에 응답하여 출력신호를 출력하기 위한 출력단자, 이 출력단자와 상기 제2전원단자간에 병렬로 접속되어 제1상태와 제2상태를 갖게 되는 복수의 트랜지스터, 스위칭사이클동안 각 트랜지스터를 제1상태로부터 제2상태로 차례로 스위칭 시켜 주게되며 최소한 한 트랜지스터가 제2상태로 스위칭 되는 것을 지연시켜 주는 지연수단을 포함하고 있는 트랜지스터 스위칭 제어수단, 스위칭사이클동안 스위칭 되는 제1트랜지스터의 제어게이트에 제2트랜지스터의 제어게이트로 인가되는 전압보다 낮은 전압을 공급해 주는 트랜지스터 전압제어 수단 등을 포함하여 구성되어 있다.
[실시예]
이하, 본 발명의 각 실시예를 예시도면에 의거 상세히 설명한다.
제 3 도는 반도체메모리의 데이터출력회로에 적용되는 본 발명의 제1실시예를 나타낸 도면으로서, 동도면에서 T1은 데이터출력단자, T2는 전원전압(VDD)에 접속되는 전원단자, T3은 기준전압(Vss)에 접속되는 기준단자, I/O 및
Figure kpo00004
는 내부 데이터버스, 트랜지스터(11)는 하이레벨 출력용 데이터출력버퍼, 트랜지스터(12)는 로우레벨 출력용 데이터출력버퍼를 나타낸 것이다. 또한 앤드게이트(13,14)는 상기 출력버퍼(11,12)를 구동시키는 회로를 구성하여 각 데이터출력을 제어하는 것이고, 기생저항성분(15,16)은 전원배선에 나타나는 것이다.
상기한 실시예의 회로에 있어서, 로우레벨 출력용 트랜지스터(12)는 2개의 트랜지스터(12A,12B)로 구성되는데, 각 트랜지스터(12A,12B)의 한쪽 전극은 서로 접속되어 상기 데이터 출력단자(T1)에 접속되고, 다른 쪽 전극은 기준단자(T3)에 서로 접속되어 있다. 또한, 상기 전원단지(T2)와 기준단자(T3)간에는 트랜지스터(31,32)가 직렬로 접속되어 있고, 앤드게이트(14)의 출력신호는 상기 트랜지스터(31)의 게이트에 직접 공급되게 되며, 앤드게이트(13)의 출력신호는 종래와 마찬가지로 하이레벨용 트랜지스터(11)의 제어게이트에 공급되게 된다. 여기에서 도면의 모든 트랜지스터는 N형으로 되어있다. 한편, 신호지연회로(35)는 앤드게이트(14)의 출력신호에 대해 소정의 시간지연을 제공하게 되는데, 이러한 신호지연회로(35)는 저항성분과 용량성분을 갖추고 있는 RC시정수회로로 구성될 수도 있고, 신호지연용 게이트회로로 구성될 수도 있다. 제 5 도는 상기 신호지연회로(35)의 일례를 나타낸 것이다.
다음에는 제 4a 도의 파형도를 참고하여 상기한 구조로 된 제1실시예의 회로동작을 설명한다.
제 4a 도의 파형도에서
Figure kpo00005
out은 앤드게이트(13,14)에 공급되는 내부제어신호를 나타내고, N1은 앤드게이트(14)의 출력신호를 나타내며, N2는 트랜지스터(31,32)의 직렬접속점(34)에서의 신호 즉 트랜지스터(12A)의 게이트신호를 나타내고, N3은 신호지연회로(35)의 출력신호를 나타낸다. 도시된 데이터 출력버퍼회로에 있어서"0"레벨의 데이터를 출력하는 경우에는, 내부데이터베이스인 I/O가 "0"레벨로 되고,
Figure kpo00006
가 "1"레벨로 되며, 이어서 내부제어신호(
Figure kpo00007
out)가 "1"레벨로 상승함으로서 앤드게이트(14)의 출력신호가 "1"레벨로 상승하게 된다. 그 결과 트랜지스터(31)가 도통하게 되고, 이 트랜지스터(31)를 통해서 신호(N2)가 "1"레벨로 상승하게 된다. 이 신호의 "1"레벨은 VDD-Vt, 즉 전원전압(VDD)에서 트랜지스터(31)의 드레숄드전압(Vt)을 뺀 전압으로서 트랜지스터(12A)의 게이트에 입력된다. 이 전압은 트랜지스터(12A)의 드레숄드전압보다 높기 때문에 트랜지스터(12A)는 도통되고, 데이터 출력단자(T1)에 접속되어있는 부하용량(19 : 제 1 도에 도시)은 "0"레벨로 방전되게 된다. 이렇게 부하용량(19)이 방전될 때에는 트랜지스터(12A)에 작은 전류만이 흐르게 되고, 그때의 전류경로에 존재하는 기생적인 저항성분이나 인덕턴스성분에 의해 접지전압측(Vss측)과 전원전압측(VDD측)에 발생하는 전위변동이나 오버슈트는 제 2 도에 도시된 종래의 경우에 비해 대폭적으로 줄어들게 된다.
상기한 신호(N1)가 "1"레벨로 상승한 후 소정시간동안 지연되어 신호지연회로(35)의 출력신호(N3)가 "1"레벨로 상승하게 되는데, 이 출력신호(N3)의 전압도 트랜지스터(12B)의 드레숄드전압보다 충분히 높으므로 트랜지스터(12B)가 도통하게 되고, 이러한 점은 단자(T1)에 접속되어 있는 부하용량(19)에 대해 부가적인 방전통로를 형성시키게 된다. 이때에도 트랜지스터(12B)에 기인하는 방류전류의 증가분은 미소하기 때문에 전류통로를 따라 존재하는 기생적인 저항성분과 인덕턴스 성분에 의한 기준전압과 전원전압상의 전위변동이나 오버슈트는 제 2 도에 도시된 종래의 경우보다 대폭 줄어들게 된다.
상기와 같이 "0"레벨의 데이터가 출력되는 경우에는 접지 및 전원전압측에 전위변동이 발생하는 기간이 제 4 도(b)에 도시된 것처럼 기간(t1)과 기간(t2)으로 분산되게 되고, 더욱이 각 기간(t1,t2)에 발생하는 전위변동의 정도가 줄어들게 되므로, 전원전위변동에 기인하는 회로요소의 오동작을 방지할 수 있게 된다. 또한, 액세스시간은 제 4 도(a)에 실선으로 도시한 것처럼 종래 회로보다 어느 정도 길어지게 되기는 하지만, 제 2도(a)에 점선으로 나타낸 것처럼 게이트구동신호의 상승속도를 늦추는 종래 기술에 비해 충분히 빠르게 할 수 있다. 더욱이 스위칭스켄스에서 처음으로 도통되는 트랜지스터(12A)의 게이트구동전압은 다음번 스켄스에서 도통되기 시작하는 트랜지스터(12B)의 게이트 구동전압보다 트랜지스터 1개의 드레숄드전압만큼 낮기 때문에 트랜지스터(12A)의 전류구동능력은 저하되지만, 트랜지스터(12A)가 도통되기 시작할 때에 나타나는 전위변동의 정도와 그 발생기간이 줄어들게 된다. 한편, "0"레벨의 데이터가 출력된 후 내부제어 신호(
Figure kpo00008
out)는 "0"레벨로 하강하고 앤드게이트(14)의 출력신호(N1)도 "0"레벨로 하강하게 되며, 그 결과 트랜지스터(31)가 턴 오프되어 신호(N2)도 "0"레벨로 하강하게 된다, 그러나 신호(N1)가 "0"레벨로 되면 인버터(31)의 출력신호가 "1"레벨로 상승하게 됨으로서 트랜지스터(32)가 턴온되어 도통되고, 결과적으로 트랜지스터(12A)의 게이트가 "0"레벨로 방전되어 트랜지스터(12A)는 비도통상태로 되게 된다.
제 6 도는 본 발명의 제2실시예에 따른 데이터 출력버퍼회로의 구조를 나타낸 회로도로서, 이 회로에서는 앤드게이트(14)의 출력신호인 1레벨의 전압(VDD)보다도 트랜지스터 1개분의 드레숄드전압만큼 낮은 전압을 트랜지스터(12A)의 게이트에 공급하도록 되어있는 바, 이러한 것은 앤드게이트(14)의 출력단과 트랜지스터(12A)의 제어게이트간에 트랜지스터(36)를 삽입함으로서 성취되게 한다. 이와 같은 제2실시예에서 얻어지는 결과는 제 3 도에 도시된 실시예와 동일한 것이다.
제 7 도는 본 발명의 제3실시예에 따른 데이터 출력버퍼회로의 구조를 나타낸 회로도로서, 이 회로에서는 신호지연회로(35)의 출력신호가 용량(37)을 통해 트랜지스터(12A)의 게이트에 공급되도록 되어 있는 바, 신호지연회로(35)의 출력신호(N3)가 "1"레벨로 상승할 때 트랜지스터(12A)가 도통되므로 제 8 도의 파형도에 나타난 것처럼 트랜지스터(12A)의 게이트신호(N2)의 전압이 용량(37)으로 인하여 VDD나 그 이상으로 풀업되게 된다. 결과적으로 게이트전압이 VDD이하로 떨어져서 저하되게 되었던 트랜지스터(12A)의 전류구동능력이 대폭적으로 향상되고, 액세스 시간의 지연이 최소값으로 작아지게 된다.
이상에서 설명한 본 발명은 각 제1~제3실시예에만 한정되는 것은 아니고 여러 가지 변형될 수 있는 것인 바, 예컨대 상기 각 실시예에서는 로우레벨출력용으로 2개의 출력트랜지스터(12A,12B)가 채택되어 있지만, 그 수효는 2개 이상으로 될 수도 있다. 한편, 상기 각 실시예에 의하면 전원전압에 발생하는 전위변동이 고속의 데이터액세스를 저해하지 않으면서 작아지게 되므로 본 발명은 특히 DRAM에 사용될 때 큰 효과를 거둘 수 있게 된다. 기타, 본 발명은 상기한 실시예에만 한정되지 않고 그 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 실시될 수 있는 것이다.

Claims (10)

  1. 제1, 제2전원단자(T2,T3)와 집적회로로부터 입력신호로 받아들이기 위한 입력단자 및 상기 입력신호에 응답해서 출력신호를 출력하기 의한 출력단자(T1)를 갖추고 있으면서, 전원전압(VDD)을 인가받게 되어 있는 반도체집적회로용 데이터 출력버퍼회로에 있어서, 상기 출력단자(T1)와, 상기 제2전원단자(T3)간에 접속되어 제1 및 제2상태를 가지게 되는 다수의 트랜지스터(12A,12B)와, 스위칭사이클기간동안 상기 각 트랜지스터(12A, 12B)를 제1상태로부터 제2상태로 차례로 스위칭 시켜 줌과 더불어, 상기 다수의 트랜지스터(12A,12B)중 최소한 1개의 트랜지스터가 제2상태로 스위칭되는 것을 지연시켜 주기 위한 지연수단(35)을 포함하고 있는 트랜지스터 스위칭제어수단 및, 스위칭사이클기간동안 스위칭되는 제1트랜지스터(12A)의 제어게이트에 제2 트랜지스터(12B)의 제어게이트로 인가되는 전압보다 낮은 전압을 초기에 공급해 주기 위한 트랜지스터 전압제어수단(31 밑 32,36)을 포함하여 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  2. 제 1 항에 있어서, 상기 트랜지스터전압제어수단은 서로 직렬로 접속되어 전원전압측에 연결되어 있는 2개의 트랜지스터(31,32)로 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  3. 제 2 항에 있어서, 상기 트랜지스터 전압제어수단을 구성하는 2개의 트랜지스터(31,32)의 접속점(34)에 스위칭 사이클기간동안 스위칭 되는 제1트랜지스터(12A)의 제어게이트기 접속되어 있는 것을 특징으로 하는 데이터 출력버퍼회로.
  4. 제 1 항에 있어서, 상기 트랜지스터 전압제어수단은 전원전압(VDD)측에 제어게이트가 접속되고, 트랜지스터스위칭제어수단(35)에 한 쪽 전극이 접속되며, 스위칭 사이클기간동안 스위칭되는 제1트랜지스터(12A)의 제어게이트에 다른쪽 전극이 접속되는 트랜지스터(36)로 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  5. 제 1 항에 있어서, 스위칭사이클기간동안 스위칭되는 제1트랜지스터(12A)의 제어게이트와 지연수단(35)간에 접속되는 캐피시터(37)가 더 구비되어 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  6. 제 1 항에 있어서, 상기 다수의 트랜지스터가 2개의 트랜지스터(12A,12B)로 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  7. 제1, 제2전원단자(T2,T3)와, 데이터 출력단자(T1), 출력단자를 갖추고 있는 게이트회로(14), 상기 제1,제2전원단자(T2,T3)간에 직렬로 접속되어지되 상기 게이트 회로(14)의 출력단자에 그 제어게이트가 직접 접속되는 제1증가형 MOS트랜지스터(31)와 인버터(33)를 통해 상기 게이트회로(14)의 출력단자에 그 제어 게이트가 접속되는 제2증가형 MOS트랜지스터(32), 상기 데이터 출력단자(T1)와 상기 제2전원단자(T3)간에 접속되어지되 상기 직렬접속된 제1, 제2증가형 MOS트랜지스터(31,32)의 접속점(34)에 그 제어게이트가 접속되는 제3 MOS트랜지스터(12A), 상기 데이터 출력단자(T1)와 제2전원단자(T3)간에 접속되어지되 상기 제3 MOS트랜지스터(12A)와 병렬로 접속되는 제4 MOS트랜지스터(12B) 및, 입력단자와 출력단자를 구비하고 있되 상기 입력단자가 상기게이트회로(14)의 출력단자에 접속되고 상기 출력단자가 상기 제4 MOS트랜지스터(12B)의 제어게이트에 접속되고 신호지연회로(35)를 갖추어서 구성된 것을 특징으로 하는 반도체집적회로용 데이터 출력버퍼회로.
  8. 제 7 항에 있어서, 상기 신호지연회로(35)의 출력단자와 상기 제3 MOS트랜지스터(12A)의 제어게이트간에 접속되는 캐패시터(37)가 더 구비되어 구성된 것을 특징으로 하는 데이터 출력버퍼회로.
  9. 제1, 제2전원단자(T2,T3)와, 데이터 출력단자(T1), 출력단자를 갖추고 있는 게이트회로(14), 상기데이터 출력단자(T1)와 상기 제2 전원단자(T3)간에 병렬로 접속되는 제1, 제2 MOS트랜지스터(12A,12B), 상기 게이트회로(14)의 출력단자와 상기 제1 MOS트랜지스터(12A)의 제어게이트간에 접속되어지되 그 제어게이트가 상기 제1전원단자(T2)에 접속되는 증가형 MOS트랜지스터(36) 및, 입력단자와 출력단자를 구비하고 있되 상기 입력단자가 상기 게이트회로(14)의 출력단자에 접속되고 상기출력단자가 상기 제2 MOS트랜지스터(12B)의 제어게이트에 접속되는 신호지연회로(35)를 갖추어서 구성된 것을 특징으로 하는 반도체 집적회로용 데이터 출력버퍼회로.
  10. 제1,제2전원단자(T2,T3)를 갖추어 전원전압을 인가받되 집적회로로부터의 입력신호를 받아들이는 입력단자와, 상기 입력신호에 응답하여 출력신호를 출력하는 출력단자(T1) 및, 상기 출력단자(T1)와 상기 제2전원단자(T3)간에 병렬로 접속되어 제1, 제2상태를 갖게되는 복수의 트랜지스터(12A,12B)를 구비하여 구성된 반도체 집적회로용 데이터출력버퍼회로에 있어서, 상기 전원전압의 전위변동을 감축시키기 위한 전위변동감축방법은, 스위칭사이클기간동안 상기 각 트랜지스터(12A,12B)를 제1상태로부터 제2상태로 차례로 스위칭시켜 주는 스위칭단계와 각 트랜지스터(12A,12B)를 제2상태로 스위칭 시켜 주는 것을 연속해서 지연시켜주는 신호지연단계 및, 상기 스위칭사이클기간동안 스위칭 되는 제1트랜지스터(12A)의 제어게이트로 제2트랜지스터(12B)의 제어게이트에 공급되는 전압보다 낮은 전압을 공급해 주는 전압공급단계로 이루어진 것을 특징으로 하는 전위변동감축방법.
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