JP2671538B2 - 入力バッファ回路 - Google Patents

入力バッファ回路

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JP2671538B2
JP2671538B2 JP2007435A JP743590A JP2671538B2 JP 2671538 B2 JP2671538 B2 JP 2671538B2 JP 2007435 A JP2007435 A JP 2007435A JP 743590 A JP743590 A JP 743590A JP 2671538 B2 JP2671538 B2 JP 2671538B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力バッファ回路に関するものである。
従来の技術 最近、半導体集積回路装置の発展は目覚ましく、その
集積回路装置の入力バッファ回路は、外部からの入力信
号のスイッチングレベルなどの特性を決める重要な回路
部である。
第２図（Ｉ）及び（II）は、従来の入力バッファ回路
を示す図で、Ａは外部からの入力信号、Ｂは入力バッフ
ァ回路からの出力信号、Qp1ないしQp4はＰチャンネル型
MOSトランジスタ（PMOST）、Qn1ないしQn4はＮチャンネ
ル型MOSトランジスタ（NMOST）、R11及びR12は回路のレ
イアウト上生じる寄生抵抗、VCCは電源電圧、VSSは接地
電圧である。これは、相補型MOSトランジスタを用いた
否定回路を４段つないだものであり、第２図（Ｉ）で
は、入力バッファ回路が電源電圧VCCの印加されるパッ
トの近くに配置されており、電源電圧VCCとPMOSTとの間
に寄生抵抗はなく、接地電圧VSSとNMOSTとの間には回路
のレイアウト上生じる配線による寄生抵抗R11を有して
いる。第２図（II）では、入力バッファ回路が接地電圧
VSSの印加されるパッドの近くに配置されており、接地
電圧VSSとNMOSTとの間に寄生抵抗はなく、電源電圧VCC
とPMOSTとの間には回路のレイアウト上生じる配線によ
る寄生抵抗R12を有したものである。
発明が解決しようとする課題 前記従来のような、相補型MOSトランジスタのみを用
いた否定回路の合成で構成された回路では、入力信号の
論理電圧が“H"と“L"の中間レベルであるとき、この入
力信号が、入力されるPMOST,NMOSTが共にオン状態とな
り、電源電圧VCCと接地電圧VCCとの間に大きな電流が流
れることになり、これは、消費電力を増やすと共に、接
地電圧VSSとNMOSTとの間には回路のレイアウト上生じる
配線による寄生抵抗R11と電源電圧VCCとPMOSTとの間に
は回路のレイアウト上生じる配線による寄生抵抗R12の
アンバランスのため入力信号のスイッチングレベルが設
計値からずれるという問題があった。これについて以下
に説明する。
Ｎチャンネル型MOSトランジスタの飽和領域の電流
は、 IN＝γＮ（VG−VSN−VTN）２ で、ここで、 VG:ゲート電圧 VSN:ソース電圧 VTN:しきい値電圧、正の値 γN:定数 Ｐチャンネル型MOSトランジスタの場合は、 IP＝γＰ（VSP−VG−VTP）２ で、ここで、 VSP:ソース電圧 VTP:しきい値電圧、負の値 γP:定数 である。
否定回路のスイッチング電圧VTHは、IN＝IPとなるゲ
ート電圧であり、 γＮ（VG−VSN−VTN）２＝γＰ（VSP−VG−VTP）２ より、 VTH＝（VSP＋αVSN＋αVTN＋VTP）／（α＋１） ……（１） ここで、 レイアウト上の寄生抵抗のない理想状態では、 VSN＝VSS,VSP＝VCC より、（１）式は、理想状態のしきい値電圧VTNOは、 VTHO＝（VCC＋αVSS＋αVTN＋VTP）／（α＋１） ……（２） となり、電源電圧VCC,接地電圧VSS,Nチャンネル型及び
Ｐチャネル型MOSトランジスタのしきい値電圧と定数α
によって入力バッファ回路のスイッチング電圧は決定さ
れる。第２図は（Ｉ）では、R11の電圧降下により接地
電圧VSSが浮き、 VSN＝I0R11＋VSS,VSP＝VCC I0:電源電圧VCCと接地電圧VSS間に流れる電流となるの
で、（１）式は、 VTH＝（αI0R11）／（α＋１）＋VTHO ……（３） 第２図は（II）では、R12の電圧降下により電源電圧V
CCが低下し、 VSN＝VSS,VSP＝VCC−I0R12 となるので、（１）式は、 VTH＝−（αI0R12）／（α＋１）＋VTHO ……（４） となる。
式（３），（４）のように、寄生抵抗によりスイッチ
ング電圧が理想状態よりずれる。
課題を解決するための手段 本発明は、第２図のようなバッファ回路において、PM
OSTのソースと電源電圧との間、NMOSTのソースと接地電
圧との間のどちらか一方、あるいは両方の入力信号のス
イッチングレベルがほぼ設計値となるように所定の抵抗
値に設定された抵抗を入れることによって達成する。
作用 NMOSTと接地電圧VSSとの間の抵抗値と、PMOSTと電源
電圧VCCとの間の抵抗値のバランスをとることができ、
電源電圧VCCと接地電圧VSSとの間に流れる電流が少なく
なり消費電力が抑えられると共に、接地電圧VSSの浮き
や電源電圧VCCの低下がなくなり、入力信号のスイッチ
ングレベルが目標値からずれることもなくなる。
実施例 以下、本発明を実施例によって第１図を用いて説明す
る。第１図（Ｉ）ないし（VI）は、本発明の入力バッフ
ァ回路の一実施例を示す図で、Ａは外部からの入力信
号、Ｂは入力バッファ回路からの出力信号、Qp1ないしQ
p4はＰチャンネル型MOSトランジスタ（PMOST）、Qn1な
いしQn4はＮチャンネル型MOSトランジスタ（NMOST）。R
11ないしR14は回路のレイアウト上生じる寄生抵抗、R21
ないしR28は入力スイッチングレベル補正用の抵抗、VCC
は電源電圧、VSSは接地電圧であり、補正型MOSトランジ
スタを用いた否定回路を４段つないだものである。
まず、第１図（Ｉ）ないし（III）の場合は、入力バ
ッファ回路の全NMOSTと接地電圧VSS間または全PMOSTと
電源電圧VCC間に入力スイッチングレベル補正用の抵抗
を入れることにより寄生抵抗をキャンセルし入力スイッ
チングレベルの変動を抑制するものである。
第１図（Ｉ）では、NMOSTと接地電圧VSSとの間にレイ
アウト上生じる寄生抵抗R11を有し、PMOSTと電源電圧V
CCとの間に入力スイッチングレベル補正用の抵抗R21を
入れることにより、（１）式は、 VSN＝I0R11＋VSS VSP＝VCC−I0R21 を代入することにより、 VTH＝I0/（α＋１）×（αR11−R21）＋VTHO となり、R21＝αR11とすると、 VTH＝VTHO となる。
第１図（II）では、第１図（Ｉ）と同様に、PMOSTと
電源電圧VCCとの間にレイアウト上生じる寄生抵抗R12を
有し、NMOSTと接地電圧VSSとの間に入力スイッチングレ
ベル補正用の抵抗R22を入れることにより、（１）式
は、 VSN＝I0R22＋VSS VSP＝VCC−I0R12 を代入することにより、 VTH＝I0/（α＋１）×（αR22−R12）＋VTHO となり、R22＝R12/αとすると、 VTH＝VTHO となる。
第１図（III）では、NMOSTと接地電圧VSSとの間にレ
イアウト上生じる寄生抵抗R11を、PMOSTと電源電圧VCC
との間にレイアウト上生じる寄生抵抗R12を有し、PMOST
と電源電圧VCCとの間に入力スイッチングレベル補正用
の抵抗R23を、NMOSTと接地電圧VSSとの間に入力スイッ
チングレベル補正用の抵抗R24を入れることにより、
（１）式は、 VSN＝I0（R11＋R24）＋VSS VSP＝VCC−I0（R12＋R23） を代入することにより、 VTH＝I0/（α＋１）×（α（R11＋R24） −（R12＋R23））＋VTHO となり、R12＋R23＝α（R11＋R24）とすると、 VTH＝VTHO となる。
第１図（Ｉ）ないし（III）のいずれの場合も、否定
回路のスイッチング電圧VTHは、理想状態のしきい値電
圧VTHOとなり、寄生抵抗による入力スイッチングレベル
のずれを抑制できる。
次に、第１図（IV）ないし（VI）の場合は、第２図
（Ｉ）ないし（III）からの改善であり、初段の否定回
路にのみ、接地電圧VSS配線あるいは電源電圧VCC配線あ
るいは両者とも専用配線にすることにより、初段の貫通
電流の影響をなくし、さらに、この専用配線に接続され
るNMOSTと接地電圧VSS間またはPMOSTと電源電圧VCC間に
入力スイッチングレベル補正用の抵抗を入れることによ
り寄生抵抗をキャンセルし、入力スイッチングレベルの
ずれをより抑制できるようにしたものである。
第１図（IV）では、初段のNMOSTと接地電圧VSSとの間
にレイアイト上生じる寄生抵抗R13、次段以後NMOSTと接
地電圧VSSとの間にレイアウト上生じる寄生抵抗R11を有
し、初段のPMOSTと電源電圧VCCとの間に入力スイッチン
グレベル補正用の抵抗R25を入れることにより、第２図
（Ｉ）と同様に、（１）式は、 VSN＝I0R13＋VSS VSP＝VCCI0R25 を代入することにより、 VTH＝I0/（α＋１）×（αR13−R25）＋VTHO となり、T25＝α13とすると、 VTH＝VTHO となる。
第１図（Ｖ）では、（IV）と同様に、初段のPMOSTと
電源電圧VCCとの間にレイアウト上生じる寄生抵抗R14、
次段以後PMOSTと電源電圧VCCとの間にレイアウト上生じ
る寄生抵抗R12を有し、初段のNMOSTと接地電圧VSSとの
間に入力スイッチングレベル補正用の抵抗R26を入れる
ことにより、（１）式は、 VSN＝I0R26＋VSS VSP＝VCC−I0R14 を代入することにより、 VTH＝I0/（α＋１）×（αR26−R14）＋VTHO となり、R26＝αR14/αとすると、 VTH＝VTHO となる。
第１図（VI）では、初段のNMOSTと接地電圧VSSとの間
にレイアウト上生じる寄生抵抗R13、次段以後NMOSTと接
地電圧VSSとの間にレイアウト上生じる寄生抵抗R11を有
し、初段のPMOSTと電源電圧VCCとの間にレイアウト上生
じる寄生抵抗R14、次段以後PMOSTと電源電圧VCCとの間
にレイアウト上生じる寄生抵抗R12を有し、初段のPMOST
と電源電圧VCCとの間に入力スイッチングレベル補正用
の抵抗R27を、初段のNMOSTと接地電圧VSSとの間に入力
スイッチングレベル補正用の抵抗R28を入れることによ
り、（１）式は、 VSN＝I0（R13＋R28）＋VSS VSP＝VCC−I0（R14＋R27） を代入することにより、 VTH＝I0/（α＋１）×（α（R13−R28） −（R14＋R27））＋VTHO となり、R14＋R27＝α（R13＋R28）とすると、 VTH＝VTHO となる。
第１図（IV）ないし（VI）のいずれの場合も、否定回
路のスイッチング電圧VTHは、理想状態のしきい値電圧V
THOとなり、寄生抵抗によるスイッチングレベルのずれ
を抑制できる。
発明の効果 以上説明したように、本発明の入力バッファ回路によ
ると、入力信号を正確に回路に入力することができ、電
源電圧間に流れる電流も低減でき、回路全体を安定に動
作させるという大きな効果が得られる。そして、本発明
では補正用として抵抗を使用するので、半導体集積回路
上で寄生抵抗に応じた抵抗値を設定するために、パター
ンを変えることが容易にできる。
【図面の簡単な説明】
第１図（Ｉ）ないし（VI）は本発明の入力バッファ回路
の実施例を示す回路図、第２図（Ｉ）及び（II）は従来
の入力バッファ回路を示す図である。 Ａ……入力信号、Ｂ……出力信号、Qp1ないしQp4……Ｐ
チャンネル型MOSトランジスタ（PMOST）、Qn1ないしQn4
……Ｎチャンネル型MOSトランジスタ（NMOST）、R11な
いしR14……寄生抵抗、R21ないしR28……入力スイッチ
ングレベル補正用の抵抗、VCC……電源電圧、VSS……接
地電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−242025（ＪＰ，Ａ) 特開 平１−99236（ＪＰ，Ａ) 特開 昭63−164526（ＪＰ，Ａ) 特開 昭64−81412（ＪＰ，Ａ) 特開 昭62−190923（ＪＰ，Ａ) 特開 平２−224524（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｐチャンネル型MOSトランジスタとＮチャ
    ンネル型MOSトランジスタのドレイン同士が接続され、
    入力端子は、前記Ｐチャンネル型MOSトランジスタとＮ
    チャンネル型MOSトランジスタの両方のゲートにのみ接
    続され、出力端子は前記Ｐチャンネル型MOSトランジス
    タとＮチャンネル型MOSトランジスタの両方の前記ドレ
    インのみに接続された構成の２個以上の単位回路を含
    み、前記それぞれの単位回路のＰチャンネル型MOSトラ
    ンジスタのソース同士を第１の配線で接続し、前記それ
    ぞれの単位回路のＮチャンネル型MOSトランジスタのソ
    ース同士を第２の配線で接続し、かつ前記それぞれの単
    位回路の出力端子を次段の単位回路の入力端子に接続し
    た、２段以上の前記単位回路からなる、半導体集積回路
    用の入力バッファ回路であって、前記第１の配線と電圧
    の高い方の電源端子との間、前記第２の配線と電圧の低
    い方の前記電源端子との間のどちらか一方、或いは両方
    に抵抗をいれ、その抵抗値は、初段の単位回路の入力端
    子への入力信号のスイッチングレベルが設計値とほぼ一
    致するように決定されたものであることを特徴とする入
    力バッファ回路。
  2. 【請求項２】Ｐチャンネル型MOSトランジスタとＮチャ
    ンネル型MOSトランジスタのドレイン同士が接続され、
    入力端子は、前記Ｐチャンネル型MOSトランジスタとＮ
    チャンネル型MOSトランジスタの両方のゲートにのみ接
    続され、出力端子は前記Ｐチャンネル型MOSトランジス
    タとＮチャンネル型MOSトランジスタの両方の前記ドレ
    インのみに接続されてなる構成の２個以上の単位回路を
    含み、前記それぞれの単位回路の出力端子を次段の単位
    回路の入力端子に接続した、２段以上の前記単位回路か
    らなる、半導体集積回路用の入力バッファ回路であっ
    て、前記それぞれの単位回路のＰチャンネル型MOSトラ
    ンジスタのソースと電圧の高い方の電源端子との接続、
    および前記それぞれの単位回路のＮチャンネル型MOSト
    ランジスタのソースと電圧の低い方の前記電源端子との
    接続において、少なくとも初段の単位回路のＰチャンネ
    ル型MOSトランジスタのソースと電圧の高い方の電源端
    子との間、前記初段の単位回路のＮチャンネル型MOSト
    ランジスタのソースと電圧の低い方の前記電源端子との
    間のどちらか一方、或いは両方に抵抗をいれ、その抵抗
    値は、前記両電源端子と初段の単位回路のＰチャンネル
    型MOSトランジスタあるいはＮチャンネル型MOSトランジ
    スタとの間に生じる寄生抵抗によって、初段の単位回路
    の入力端子への入力信号のスイッチングレベルが設計値
    からずれることを補償する値に決定されたものであるこ
    とを特徴とする入力バッファ回路。
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