JPS60249423A - 半導体回路 - Google Patents
半導体回路Info
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- JPS60249423A JPS60249423A JP59106846A JP10684684A JPS60249423A JP S60249423 A JPS60249423 A JP S60249423A JP 59106846 A JP59106846 A JP 59106846A JP 10684684 A JP10684684 A JP 10684684A JP S60249423 A JPS60249423 A JP S60249423A
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- transistor
- circuit
- power supply
- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体回路に関するものであって、特に、
任意の回路しきい＊Ｎ圧の設定が可能であり、バイポー
ラ型論理回路と混在使用が可能な相補型ｆＶＩ ＯＳ集
積回路に関するものである。
任意の回路しきい＊Ｎ圧の設定が可能であり、バイポー
ラ型論理回路と混在使用が可能な相補型ｆＶＩ ＯＳ集
積回路に関するものである。
［従来技術］
第１図は従来使用されている相補型Ｍ ＯＳ集積回路（
以下、０ＭＯ８−Ｉ Ｃと記す）の最小単位を示す回路
図である。
以下、０ＭＯ８−Ｉ Ｃと記す）の最小単位を示す回路
図である。
まず、第１図に示す従来の０ＭＯ８−ＩＣの構成につい
て説明する。従来の０ＭＯ８−ＩＣはｎチャネルＭＯＳ
Ｉ−ランジスタ１およびｎチャネルＭＯＳ トランジ
スタ２を含む。これらのトランジスタ１および２の各々
のゲートは、接続されて入力端子３どなる。また、ｐチ
ャネルＭＯ３ｌ−ランジスタ１のソースは一定電圧Ｖ。
て説明する。従来の０ＭＯ８−ＩＣはｎチャネルＭＯＳ
Ｉ−ランジスタ１およびｎチャネルＭＯＳ トランジ
スタ２を含む。これらのトランジスタ１および２の各々
のゲートは、接続されて入力端子３どなる。また、ｐチ
ャネルＭＯ３ｌ−ランジスタ１のソースは一定電圧Ｖ。
ＣのＮ源に接続され、ドレインはｎチャネルＭＯＳ ｌ
−ランジスタ２のドレインに接続されて出力端子４とな
り、ｎチャネルＭＯＳトランジスタ２のソースは接地さ
れる。
−ランジスタ２のドレインに接続されて出力端子４とな
り、ｎチャネルＭＯＳトランジスタ２のソースは接地さ
れる。
第２図は第１図に示す従来の０ＭＯ３・ＩＣの入出力電
圧および貫通電流の特性を示す図である。
圧および貫通電流の特性を示す図である。
次に、第２図を参照して第１図に示す従来の０ＭＯ８・
ＩＣの動作について説明する。第２図において、横軸は
入力端子３に与えられる入力端子Ｖ＋ （Ｖ）であり、
縦軸は出力端子４における出力電圧Ｖｏ （Ｖ）および
ｐチャネルＭＯ’Ｓトランジスタ１と１１チャネルＭＯ
Ｓトランジスタ２との間を流れる貫通電流Ｌｃ ｃ （
ｍＡ ）である。第２図中、実線は入力電圧Ｖ１の変化
に対する出力電圧Ｖｏの変化を表わし、破線は入力電圧
Ｖ＋の変化に対する上述の貫通電流１ｃｃの変化を表わ
す。
ＩＣの動作について説明する。第２図において、横軸は
入力端子３に与えられる入力端子Ｖ＋ （Ｖ）であり、
縦軸は出力端子４における出力電圧Ｖｏ （Ｖ）および
ｐチャネルＭＯ’Ｓトランジスタ１と１１チャネルＭＯ
Ｓトランジスタ２との間を流れる貫通電流Ｌｃ ｃ （
ｍＡ ）である。第２図中、実線は入力電圧Ｖ１の変化
に対する出力電圧Ｖｏの変化を表わし、破線は入力電圧
Ｖ＋の変化に対する上述の貫通電流１ｃｃの変化を表わ
す。
ここで、入力電圧■１をＯから次第に増大させると、Ｖ
＋ がｎチせネルＭＯ８ｌ−ランジスタ２のしきい値電
圧ＶＴＮに到達するまでは、ｐチｒネルＭＯＳトランジ
スタ１はオン、ｎチャネルＭＯＳトランジスタ２はオフ
の状態にあり、出力電圧ＶｏはハイレベルＶ。Ｃで一定
となる。次に、ｐチャネルＭ ＯＳ トランジスタ１の
しきい値゛電圧をＶｖｒ とし、入力電圧■１がＶＴＮ
からＶＣ，−ＩＶＶｒ＋の間にあるときは、ＭＯ８Ｉ〜
ランジスタ１および２は双方ともにオンとなり、出力電
圧＼ｌｏはハイレベルからローレベルに変化する。特に
、ＭＯＳ トランジスタ１および２の双方のオン状態に
おける抵抗値すなわちオン抵抗値が同じになるどきには
、出力電圧Ｖｏは急激に変化し、このときに貫通電流１
ｃｃが最大どなる。このときの入力電圧が回路しきい値
電圧＼、′工、である。
＋ がｎチせネルＭＯ８ｌ−ランジスタ２のしきい値電
圧ＶＴＮに到達するまでは、ｐチｒネルＭＯＳトランジ
スタ１はオン、ｎチャネルＭＯＳトランジスタ２はオフ
の状態にあり、出力電圧ＶｏはハイレベルＶ。Ｃで一定
となる。次に、ｐチャネルＭ ＯＳ トランジスタ１の
しきい値゛電圧をＶｖｒ とし、入力電圧■１がＶＴＮ
からＶＣ，−ＩＶＶｒ＋の間にあるときは、ＭＯ８Ｉ〜
ランジスタ１および２は双方ともにオンとなり、出力電
圧＼ｌｏはハイレベルからローレベルに変化する。特に
、ＭＯＳ トランジスタ１および２の双方のオン状態に
おける抵抗値すなわちオン抵抗値が同じになるどきには
、出力電圧Ｖｏは急激に変化し、このときに貫通電流１
ｃｃが最大どなる。このときの入力電圧が回路しきい値
電圧＼、′工、である。
次に、入力ｍ 圧Ｖ ＋がＶｃ ｃ −Ｉ Ｖｒ Ｐ
ｌからＶｃｃの間にあるどきには、ｎチャネルＭＯＳト
ランジスタ１はオフ、ｎチャネルＭＯＳトランジスタ２
はオンとなり、出力電圧Ｖｏはローレベルで一定となる
。通常、上述の回路しきい値電圧■Ｔ（が約Ｖｃ ｃ
／ ２になるようなオン抵抗値を有するＭＯＳ ｌ−ラ
ンジスタ１および２が選択される。
ｌからＶｃｃの間にあるどきには、ｎチャネルＭＯＳト
ランジスタ１はオフ、ｎチャネルＭＯＳトランジスタ２
はオンとなり、出力電圧Ｖｏはローレベルで一定となる
。通常、上述の回路しきい値電圧■Ｔ（が約Ｖｃ ｃ
／ ２になるようなオン抵抗値を有するＭＯＳ ｌ−ラ
ンジスタ１および２が選択される。
上述のように構成された０ＭＯ８−ＩＣは、消費電力が
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために、近年広く用いられるようになっている。さ
らに、シリコンゲートプロセスの確立により、ＣＭＯＳ
−Ｉ Ｃは高速での動作が可能になっている、そのため
、同様に高速で動作するバイポーラ型トランジスタを白
む論理回路と混在使用する必要が多くなってきた。
少なく、また動作電源電圧範囲が広い等の利点を有して
いるために、近年広く用いられるようになっている。さ
らに、シリコンゲートプロセスの確立により、ＣＭＯＳ
−Ｉ Ｃは高速での動作が可能になっている、そのため
、同様に高速で動作するバイポーラ型トランジスタを白
む論理回路と混在使用する必要が多くなってきた。
第３図は上述のような０ＭＯ８・ＩＣと混在使用するバ
イポーラ論理回路の一例τ゛あるローパワー・ショット
キ・１〜ランジスタ・トランジスタ・ロジック（以下、
ＬＳＴＴＬと記す）のインバータ回路を示す回路図であ
る。
イポーラ論理回路の一例τ゛あるローパワー・ショット
キ・１〜ランジスタ・トランジスタ・ロジック（以下、
ＬＳＴＴＬと記す）のインバータ回路を示す回路図であ
る。
第３図に示すインバータ回路は、バイポーラ構造で結合
されたｎｐｎ トランジスタ６、’７．８．９゜１０と
、抵抗１１．１２．’１３，１４．１５．１６と、入力
端子１７と、出力端子１８と、入力端子１７の次段に設
けられたショットキバリアタイオード５ど、一定電圧Ｖ
ｃｃの電源とから構成８れている。
されたｎｐｎ トランジスタ６、’７．８．９゜１０と
、抵抗１１．１２．’１３，１４．１５．１６と、入力
端子１７と、出力端子１８と、入力端子１７の次段に設
けられたショットキバリアタイオード５ど、一定電圧Ｖ
ｃｃの電源とから構成８れている。
第４図は第３図に示づ１３７７１回路の入出力特性を示
す図である。次に、第４図を参照して第３図、に示ｔＬ
ｓＴＴＬ回路の動作について説明する。第４図において
、横軸は入力端子１７に与えられる入力電圧Ｖ＋ （Ｖ
）であり、縦軸は出力端子１８における出力電圧＼１０
′（■）である。第２図中、実線は入力電圧Ｖ１の変化
に対応ターる出力電圧Ｖｏ −の疫化を表オ）している
。第４図において、出力電圧Ｖｏ′が＠激に蛮（ヒする
回路しきい値電圧Ｖｒｃ−は、抵抗１１を流れる電流が
入力端子１７側に流れるか、あるいはｎｐｎ ｌ−ラン
ジスタロのベースに流れるかによって決まり、入力端子
１７側に流れた場合には出力電圧Ｖｏ ′はハイレベル
どなり、逆に口ｐｎ ｔ−ランシスタロのベースに流れ
た場合にＩＪ出力へ圧Ｖｏ −はローレベル本 ・エミッタ順方向電圧ｖ８とすると、第３図の１３７７
１回路の回路しきい値電圧ＶＴＣ−は、ＶＴ ｃ ′＝
Ｖｓ 十Ｖｒ、 ＋Ｖａによって表わされる。１３７
７１回路のｉｉ源電圧Ｖｃｃは通常５ｖであり、この場
合、ｖ５は通常０．４Ｖとなり、■６およびｖ８はそれ
ぞれ０゜７■となる。したがって通常の回路しきい値電
圧Ｖ７ｃｍは、上述の式より１．０■となる。通常、Ｌ
Ｓ Ｔ ＴＬ回路の入力電圧のハイレベルＶ＋ｕは２
．０ＶＣ＜上、０− Ｌ／ ヘ／Ｌ／ Ｖ Ｉ Ｌ ｔ
；Ｌ Ｏ、８Ｖ Ｈ下と規格化８１つている。
す図である。次に、第４図を参照して第３図、に示ｔＬ
ｓＴＴＬ回路の動作について説明する。第４図において
、横軸は入力端子１７に与えられる入力電圧Ｖ＋ （Ｖ
）であり、縦軸は出力端子１８における出力電圧＼１０
′（■）である。第２図中、実線は入力電圧Ｖ１の変化
に対応ターる出力電圧Ｖｏ −の疫化を表オ）している
。第４図において、出力電圧Ｖｏ′が＠激に蛮（ヒする
回路しきい値電圧Ｖｒｃ−は、抵抗１１を流れる電流が
入力端子１７側に流れるか、あるいはｎｐｎ ｌ−ラン
ジスタロのベースに流れるかによって決まり、入力端子
１７側に流れた場合には出力電圧Ｖｏ ′はハイレベル
どなり、逆に口ｐｎ ｔ−ランシスタロのベースに流れ
た場合にＩＪ出力へ圧Ｖｏ −はローレベル本 ・エミッタ順方向電圧ｖ８とすると、第３図の１３７７
１回路の回路しきい値電圧ＶＴＣ−は、ＶＴ ｃ ′＝
Ｖｓ 十Ｖｒ、 ＋Ｖａによって表わされる。１３７
７１回路のｉｉ源電圧Ｖｃｃは通常５ｖであり、この場
合、ｖ５は通常０．４Ｖとなり、■６およびｖ８はそれ
ぞれ０゜７■となる。したがって通常の回路しきい値電
圧Ｖ７ｃｍは、上述の式より１．０■となる。通常、Ｌ
Ｓ Ｔ ＴＬ回路の入力電圧のハイレベルＶ＋ｕは２
．０ＶＣ＜上、０− Ｌ／ ヘ／Ｌ／ Ｖ Ｉ Ｌ ｔ
；Ｌ Ｏ、８Ｖ Ｈ下と規格化８１つている。
ところで前述のように０ＭＯ８−ＩＣとバイポーラ論理
回路とが混在して使用される場合、０ＭＯ８−ＩＣもバ
イポーラ７６９１回路のハイレベル■ＩＮまたはローレ
ベルＶＩＬの入力レベルで動作可能でなければならない
。前述の第３図の１３７７１回路の温合、入力電圧Ｖ＋
ｕは２ｖであり、ローレベルＶ＋ Ｌは０．８Ｖである
ので、入力電圧■萱が０．８Ｖから２■の間の領域に０
ＭＯ８・ＩＣの回路しきい値電圧ＶＴＣを設定づ−る必
要がある。
回路とが混在して使用される場合、０ＭＯ８−ＩＣもバ
イポーラ７６９１回路のハイレベル■ＩＮまたはローレ
ベルＶＩＬの入力レベルで動作可能でなければならない
。前述の第３図の１３７７１回路の温合、入力電圧Ｖ＋
ｕは２ｖであり、ローレベルＶ＋ Ｌは０．８Ｖである
ので、入力電圧■萱が０．８Ｖから２■の間の領域に０
ＭＯ８・ＩＣの回路しきい値電圧ＶＴＣを設定づ−る必
要がある。
前述のように、０ＭＯ８−ＩＣにおい゛（は、通常ｐチ
ャネルＭＯ８Ｌ・ランジスタとｎチャネルＭＯＳトラン
ジスタとのオン抵抗のバランスをとって回路しきい値電
圧■Ｔｃを電源電圧Ｖｃｃの１／２に設定する。しかし
、上述のように１３７７１回路と混在使用する場合には
回路しきい値電圧ＶＴ（が０．８〜２．０Ｖの間になる
ように、ｎチＶネルＭ Ｏ３ｔ−ランジスタ２のオン抵
抗値を小さくして設定する。
ャネルＭＯ８Ｌ・ランジスタとｎチャネルＭＯＳトラン
ジスタとのオン抵抗のバランスをとって回路しきい値電
圧■Ｔｃを電源電圧Ｖｃｃの１／２に設定する。しかし
、上述のように１３７７１回路と混在使用する場合には
回路しきい値電圧ＶＴ（が０．８〜２．０Ｖの間になる
ように、ｎチＶネルＭ Ｏ３ｔ−ランジスタ２のオン抵
抗値を小さくして設定する。
第５図は、上）ホの方法によって回路しきい値電圧ＶＴ
Ｃを０．８−２．ＯＶの間に設定した場合の第１図に示
す０ＭＯ８−ＩＣの入出力電圧および貫通電流の特性を
示ず図である。第５図において、Δ点は貫通電流が流れ
始める入力電圧を示し、これはｎヂＶネルＭ ＯＳ ｌ
−ランジスタ２のしきい値電圧ＶＴＮで゛ある。また、
Ｂ点は貫通電流が流れ始めるもう一方の点で、ｐチャネ
ルＭＯＳトランジスタ１のしきい値電圧ＶＴＰによつ−
（決定される。通常、電源電圧Ｖｃｃが５Ｖのどき、こ
れらのしきい値電圧は約ｏ、’ｙｖｔ、：調整される。
Ｃを０．８−２．ＯＶの間に設定した場合の第１図に示
す０ＭＯ８−ＩＣの入出力電圧および貫通電流の特性を
示ず図である。第５図において、Δ点は貫通電流が流れ
始める入力電圧を示し、これはｎヂＶネルＭ ＯＳ ｌ
−ランジスタ２のしきい値電圧ＶＴＮで゛ある。また、
Ｂ点は貫通電流が流れ始めるもう一方の点で、ｐチャネ
ルＭＯＳトランジスタ１のしきい値電圧ＶＴＰによつ−
（決定される。通常、電源電圧Ｖｃｃが５Ｖのどき、こ
れらのしきい値電圧は約ｏ、’ｙｖｔ、：調整される。
上述のＪ、うに、０ＭＯ８−ＩＣを構成するＭＯＳ ｌ
−ランジスタのオン抵抗値を調整することによって０Ｍ
Ｏ８−ＩＣの回路しきい値電圧を混在使用するＬ Ｓ
’ｒ Ｔ Ｌ等のバイポーラ論理回路の回路しきい値電
圧に合わせることが可能である。
−ランジスタのオン抵抗値を調整することによって０Ｍ
Ｏ８−ＩＣの回路しきい値電圧を混在使用するＬ Ｓ
’ｒ Ｔ Ｌ等のバイポーラ論理回路の回路しきい値電
圧に合わせることが可能である。
し・かじながら、第５図に示す０ＭＯ８−Ｉ Ｃの入出
力特性において、第４図に示すローレベルの入力電圧Ｖ
ＩＬまたはハイレベルの入力電圧Ｖ＋Ｈを印加した場合
を考えると、確かに回路しきい値電圧ＶＴＣはＶＩＬと
ＶＩＭとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れる・ことがわかる。すなわち、第５図
において、Ｘ点□は、ローレベルの入力電圧ＶＩＬを印
加したときの貫通電流で、Ｙ点は、ハイレベルの入力電
圧ＶＩＮを印加したときの貫通電流である。０ＭＯ８・
ＩＣは高速動作させるためにｎチャネルＭＯＳトランジ
スタおよびｎチャネルＭＯＳトランジスタのオン抵抗値
は小さくなければならず、そのために特に上述のＹ点で
の貫通電流は数１０１１１Ａにも達し、０ＭＯ８・ＩＣ
の利点である低消費電力を実現することができないとい
う欠点があった。
力特性において、第４図に示すローレベルの入力電圧Ｖ
ＩＬまたはハイレベルの入力電圧Ｖ＋Ｈを印加した場合
を考えると、確かに回路しきい値電圧ＶＴＣはＶＩＬと
ＶＩＭとの間に設定されてはいるが、一方で非常に大き
な貫通電流が流れる・ことがわかる。すなわち、第５図
において、Ｘ点□は、ローレベルの入力電圧ＶＩＬを印
加したときの貫通電流で、Ｙ点は、ハイレベルの入力電
圧ＶＩＮを印加したときの貫通電流である。０ＭＯ８・
ＩＣは高速動作させるためにｎチャネルＭＯＳトランジ
スタおよびｎチャネルＭＯＳトランジスタのオン抵抗値
は小さくなければならず、そのために特に上述のＹ点で
の貫通電流は数１０１１１Ａにも達し、０ＭＯ８・ＩＣ
の利点である低消費電力を実現することができないとい
う欠点があった。
また、上述のようにｎチャネルＭＯＳトランジスタとｎ
チャネルＭＯ８ｔ−ランジスタとのオン抵抗値の差を設
けると回路のバランスが悪くなり、回路構成が困難にな
るという欠点もあった。
チャネルＭＯ８ｔ−ランジスタとのオン抵抗値の差を設
けると回路のバランスが悪くなり、回路構成が困難にな
るという欠点もあった。
［発明の概要］
この発明は、相補型に接続されたｐｙ−πネルＭＯＳト
ランジスタどｎチャネルＭ ＯＳ トランジスタを含む
半導体回路の回路しさいｌｆＩ電圧を、前記ＭＯＳトラ
ンジスタのオン抵抗値を変えずに、任意の値に設定する
ことが可能な半導体回路を提供することを目的としてい
る。
ランジスタどｎチャネルＭ ＯＳ トランジスタを含む
半導体回路の回路しさいｌｆＩ電圧を、前記ＭＯＳトラ
ンジスタのオン抵抗値を変えずに、任意の値に設定する
ことが可能な半導体回路を提供することを目的としてい
る。
この発明は、要約すれば、前記半導体回路に一定の高電
位を与える電源端子と前記ｎチャネルＭＯＳトランジス
タとの間に、前記ｐチャネルＭＯ８１−ランジスタと直
列に、ゲートとドレインを結線した１個または複数個の
ｐチャネルＭ ＯＳ ）ランジスタを接続するか、また
番才、前ＦＩＬ！ｎチャネルＭＯＳトランジスタと前記
半導体回路に一定の低電位を与える電Ｒ端子との間に、
前記ｎチャネルＭ ＯＳ トランジスタと直列に、ゲ・
−トとドレインを結線した１個または複数回のｎチせネ
ルＭＯ８］−ランジスタを接続したものである。
位を与える電源端子と前記ｎチャネルＭＯＳトランジス
タとの間に、前記ｐチャネルＭＯ８１−ランジスタと直
列に、ゲートとドレインを結線した１個または複数個の
ｐチャネルＭ ＯＳ ）ランジスタを接続するか、また
番才、前ＦＩＬ！ｎチャネルＭＯＳトランジスタと前記
半導体回路に一定の低電位を与える電Ｒ端子との間に、
前記ｎチャネルＭ ＯＳ トランジスタと直列に、ゲ・
−トとドレインを結線した１個または複数回のｎチせネ
ルＭＯ８］−ランジスタを接続したものである。
この発明の目的Ｊ３よび他の目的と特徴は以下に図面を
参照して行なう詳細な説明から一層明らかどなろう。
参照して行なう詳細な説明から一層明らかどなろう。
「発明の実施例」
まず、相補型に接続されたｐチャネルｉｖｌ ＯＳトラ
ンジスタと１１チャネルＭＯ８ｔ−ランジスタとからな
る半導体回路（以下、０Ｍ０８回路と記す）の回路しき
い値電圧を下げる、すなわち接地電位に近づける場合に
ついて説明する。
ンジスタと１１チャネルＭＯ８ｔ−ランジスタとからな
る半導体回路（以下、０Ｍ０８回路と記す）の回路しき
い値電圧を下げる、すなわち接地電位に近づける場合に
ついて説明する。
第６図は、この発明の一実施例である丁ＴＬレベルで駆
動可能な０Ｍ０３１０回路の回路図である。第６図にお
いてｐ −ＭＯＳトランジスタ２３とｎ−ＭＯ５Ｉ−ラ
ンジスタ２２とがインバータ回路を形成しており、負荷
ＭＯ８１９としてＥ） −ＭＯＳ Ｉ−ランジスタ２０
．２１がｐＭＯ８ｌ−ランジスタ２３と直列に接続され
ている。
動可能な０Ｍ０３１０回路の回路図である。第６図にお
いてｐ −ＭＯＳトランジスタ２３とｎ−ＭＯ５Ｉ−ラ
ンジスタ２２とがインバータ回路を形成しており、負荷
ＭＯ８１９としてＥ） −ＭＯＳ Ｉ−ランジスタ２０
．２１がｐＭＯ８ｌ−ランジスタ２３と直列に接続され
ている。
まず、ｐ−ｆｖｌＯ３ｔ−ランジスタ２３のゲートとｎ
−ＭＯＳトランジスタ２２とのゲートが結線され１入力
端子となっている。また、ｎ−ＭＯＳトランジスタ２２
の基板端子とソースは結線されて接地電位に接続されて
いる。ｌ）−ＭＯ８Ｉ−ランジスタのドレインとｎ−Ｍ
ＯＳトランジスタ２２のドレインとが結線されて出力端
子となる。ｌ）−ＭＯＳトランジスタ２０はゲート端子
２５とドレイン端子２７が結線され、Ｄ ：Ｊ ＯＳ
トランジスタ２３のソース端子２４と接続される。ｌ）
−ＭＯＳトランジスタ２１のゲート端子２６とドレイン
端子２８は結線され、ｐ −Ｍ ＯＳ トランジスタ２
０のソース端子２９と接続される。ｐ −ＭＯＳトラン
ジスタのソース端子３０は一定電位Ｖｃｃを与える電源
端子に接続される。またｐ−ＭＯＳトランジスタ２０．
２１．２３の基板端子は一定電位Ｖｃ’ｃＬ’与える′
ＩＩｌ源端子に接続されている。ここで区において、負
荷ＭＯ３１９として２個のｐ−ＭＯＳトランジスタを用
いているが、２個の限定する必要はない。２個以外の個
数のｐ−ＭＯ８ｔ−ランジスタを用いる場合においでも
、接続方法は上述の方法ど同様である。
−ＭＯＳトランジスタ２２とのゲートが結線され１入力
端子となっている。また、ｎ−ＭＯＳトランジスタ２２
の基板端子とソースは結線されて接地電位に接続されて
いる。ｌ）−ＭＯ８Ｉ−ランジスタのドレインとｎ−Ｍ
ＯＳトランジスタ２２のドレインとが結線されて出力端
子となる。ｌ）−ＭＯＳトランジスタ２０はゲート端子
２５とドレイン端子２７が結線され、Ｄ ：Ｊ ＯＳ
トランジスタ２３のソース端子２４と接続される。ｌ）
−ＭＯＳトランジスタ２１のゲート端子２６とドレイン
端子２８は結線され、ｐ −Ｍ ＯＳ トランジスタ２
０のソース端子２９と接続される。ｐ −ＭＯＳトラン
ジスタのソース端子３０は一定電位Ｖｃｃを与える電源
端子に接続される。またｐ−ＭＯＳトランジスタ２０．
２１．２３の基板端子は一定電位Ｖｃ’ｃＬ’与える′
ＩＩｌ源端子に接続されている。ここで区において、負
荷ＭＯ３１９として２個のｐ−ＭＯＳトランジスタを用
いているが、２個の限定する必要はない。２個以外の個
数のｐ−ＭＯ８ｔ−ランジスタを用いる場合においでも
、接続方法は上述の方法ど同様である。
第７図は、第６図に示ず半導体回路の入力電圧Ｖ＋ に
応答する出り電圧Ｖｏおよび貫通電流ＩＣ６の特性を示
す図である。第７図中、実線は入力電圧Ｖ＋ に応答す
る出力電圧Ｖｏの変化を、破線は入力端子Ｖ＋ の変化
に対する貫通電流Ｉｃｅの変化を示す。第７図を参照し
てこの発明の一実施例である半導体回路の動作を説明す
る。まず、インバータ回路を構成する＋１−Ｍ０８Ｉ−
ランジスタ２３のソース電圧に着目する。今入力電圧Ｖ
１が第７図におけるＡ点と８点の間の値をとり、貫通電
流Ｉｃｅが少しでも流れた場合を考える。このときｐ−
ｔｖｌＯＳトランジスタ２３とｒｌｌ源端子との間に挿
入されたｌ）−Ｍｏ８ｔ−ランジスタ２０．２１は、そ
れぞれ自身の持つしきい値電圧ＶＴＰの絶対値分だけ電
源電圧■。、を降下させる。すなわち、たとえば、第６
図において、ｐ−ＭＯＳトランジスタのしきい値電圧Ｖ
ＴＰを一〇、７Ｖとすると、２個のρ−ＭＯ８ｌ−ラン
ジスタ２０，２１によりｌ−０，７１Ｘ２−１．４Ｖだ
Ｇ［圧が降下することになる。このとき、＋１−Ｍｏ５
ｔ・ランジスタ２３のソース電圧は電源電圧Ｖｃｃを５
■とすると５−１．４−３．ｅｖとなり、インバータ回
路の電源電圧は実質３．６■となる。したがって、ｌ）
−ＭＯＳトランジスタ２３とｎ ＭＯＳトランジスタ２
２で構成されるインバータ回路の回路しきい値電圧がａ
常のレベルであ８（１・′２）Ｖｃｃに設定されてあれ
ば、このときの回路しきい値電圧は（１／２）ｘ３．６
＝１．ｅＶとなる。
応答する出り電圧Ｖｏおよび貫通電流ＩＣ６の特性を示
す図である。第７図中、実線は入力電圧Ｖ＋ に応答す
る出力電圧Ｖｏの変化を、破線は入力端子Ｖ＋ の変化
に対する貫通電流Ｉｃｅの変化を示す。第７図を参照し
てこの発明の一実施例である半導体回路の動作を説明す
る。まず、インバータ回路を構成する＋１−Ｍ０８Ｉ−
ランジスタ２３のソース電圧に着目する。今入力電圧Ｖ
１が第７図におけるＡ点と８点の間の値をとり、貫通電
流Ｉｃｅが少しでも流れた場合を考える。このときｐ−
ｔｖｌＯＳトランジスタ２３とｒｌｌ源端子との間に挿
入されたｌ）−Ｍｏ８ｔ−ランジスタ２０．２１は、そ
れぞれ自身の持つしきい値電圧ＶＴＰの絶対値分だけ電
源電圧■。、を降下させる。すなわち、たとえば、第６
図において、ｐ−ＭＯＳトランジスタのしきい値電圧Ｖ
ＴＰを一〇、７Ｖとすると、２個のρ−ＭＯ８ｌ−ラン
ジスタ２０，２１によりｌ−０，７１Ｘ２−１．４Ｖだ
Ｇ［圧が降下することになる。このとき、＋１−Ｍｏ５
ｔ・ランジスタ２３のソース電圧は電源電圧Ｖｃｃを５
■とすると５−１．４−３．ｅｖとなり、インバータ回
路の電源電圧は実質３．６■となる。したがって、ｌ）
−ＭＯＳトランジスタ２３とｎ ＭＯＳトランジスタ２
２で構成されるインバータ回路の回路しきい値電圧がａ
常のレベルであ８（１・′２）Ｖｃｃに設定されてあれ
ば、このときの回路しきい値電圧は（１／２）ｘ３．６
＝１．ｅＶとなる。
通常、Ｔ Ｔ’ Ｌレベルでの高電位人力Ｖ＋Ｎは２゜
ＯＶであり、低電′位入力ＶＩＬは０．８ｖであるから
、上述のインバータ回路のしきい値電圧は目標とする０
、８〜２．ＯＶの間に設定されたことになる。
ＯＶであり、低電′位入力ＶＩＬは０．８ｖであるから
、上述のインバータ回路のしきい値電圧は目標とする０
、８〜２．ＯＶの間に設定されたことになる。
また、ｎ−Ｍｏ３ｔ−ランジスタ２２のオン抵抗値をｔ
ｔ＃Ａに小さくする必要はないがら、高電位人力ｖ１・
印加時の貫通電流は、第５図におけるＹ点と第７図の）
７点とを比較すれば明らかなように、極端に小さくなり
、このときの消費電力も小さくなる。
ｔ＃Ａに小さくする必要はないがら、高電位人力ｖ１・
印加時の貫通電流は、第５図におけるＹ点と第７図の）
７点とを比較すれば明らかなように、極端に小さくなり
、このときの消費電力も小さくなる。
なお、上述の回路嘴成句よび力布説明において、しきい
値電圧が−０，７ｖの２個のＤ −ＭＯＳトランジスタ
を挿入１ノだ場合について説明したが、挿入するｌ）−
Ｍｏ３ｔ−ランジスクの個数は所望する回路しきい値電
圧の値およびＤ−ＭＯＳトランジスタのしきい値電圧の
値等により最適な個数を選べばよい。
値電圧が−０，７ｖの２個のＤ −ＭＯＳトランジスタ
を挿入１ノだ場合について説明したが、挿入するｌ）−
Ｍｏ３ｔ−ランジスクの個数は所望する回路しきい値電
圧の値およびＤ−ＭＯＳトランジスタのしきい値電圧の
値等により最適な個数を選べばよい。
また、本実施例では１’ Ｔ Ｌレベルで駆動可能な０
Ｍ０８回路を実現するために回路しぎい値電圧を下げた
が、逆に回路しきい値電圧を上げることも可能である。
Ｍ０８回路を実現するために回路しぎい値電圧を下げた
が、逆に回路しきい値電圧を上げることも可能である。
第８図は、この発明の他の実施例である回路しきい値電
圧を上げる回路構成を持った半導体回路の回路図である
。
圧を上げる回路構成を持った半導体回路の回路図である
。
図において、ゲートとドレインが結線されたｎ−ＭＯＳ
トランジスタ３１．３２がｌｌ−ＭＯＳトランジスタ２
２と直列に接続された回路構成を持っている。
トランジスタ３１．３２がｌｌ−ＭＯＳトランジスタ２
２と直列に接続された回路構成を持っている。
なお、上述の実施例においては、０ＭＯ３・ＩＣ回路に
ついて説明したが、集積化されていない回路にも適用が
可能であり、ＣＭ ＯＳ回路や、バイポーラトランジス
タどＣＭＯ８Ｉ−ランジスタが同一チップ上に混在する
パイシーモス回路についても同様の効果を得ることがで
きる。
ついて説明したが、集積化されていない回路にも適用が
可能であり、ＣＭ ＯＳ回路や、バイポーラトランジス
タどＣＭＯ８Ｉ−ランジスタが同一チップ上に混在する
パイシーモス回路についても同様の効果を得ることがで
きる。
［発明の効果］
以上のように、この発明によれば、任意の回路しきい値
゛を正値の設定が可能であり、集積回路に適用すれば、
０ＭＯ８・ＩＣとバイポーラ論理回路の録在使用時１こ
お１づる消費電力を減少させ１こ回路バランスの良い半
導体集積回路を（ｑることができる。
゛を正値の設定が可能であり、集積回路に適用すれば、
０ＭＯ８・ＩＣとバイポーラ論理回路の録在使用時１こ
お１づる消費電力を減少させ１こ回路バランスの良い半
導体集積回路を（ｑることができる。
第１図は従来の０ＭＯ５−ＩＣの最小単位を示づ回路図
である。第２図は、第１図に示した０ＭＯ８・ＩＣの最
小単位の入出力特性を示す図である。餡３図は、第１図
のＣＦ、ＩＯ３−ＩＣと混在使用する１８１７１回路を
示づ回路図ある。第４図は第３図に示した１８１７１回
路の入出り特性を示市図である６第５図は第３図に示し
た１８１７１回路ど医在使用する０ＭＯ８・ＩＣの入出
力特性を示す図である。第６図は本発明の一実施例であ
る回路しき値電圧を下げたＣ Ｍ ＯＳ回路の回路図で
ある。第７図は第６図に示り０Ｍ０３回路の入出力特性
を示す図である。、第８図は本発明の他の実施例である
回路しきい値電圧を上げた０Ｍ０８回路の回路図である
。 図において、１．２０．２１．２３は１）チレネルＭＯ
８ｉ−ランジスタ、２，２２．３１．３２はｎチャネル
ＭＯＳトランジスタ、５はショットキダイオード、６．
７．８，９．１０はｎｐｎ トランジスタ、Ｖｏは出力
電圧、ＩＣＣは１通電流を示す。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図 ｃｃ 第３図 第６図 第８図 手続補正７：（自発） 昭和５９ （、Ｅ ９ Ｊ了１１１ 特許庁長官殿 半導体回路 ；３ 補正をする者 事件との関係 ↑・Ｙ許出願人 住 所 束５；（都千代目」図太の内−Ｌ’ｌ−「ｌ
２番３昼名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 １ｉ−所 束東部千代１１１図太の内−二Ｊ゛目２番３
シン５、補正の対象 明細書の発明の詳細な説明の欄９図面の第６図および第
８図 ６、補正の内容 （１） 明Ｉ！第８頁第１２行ないし第１４行の［ここ
で、ショットキバリアダイオード５・・・・・・とする
と」を「ここで、ショットキバリアダイオード５の順方
向電圧をＶｓ、ｎｐｎトランジスタ６のベース・エミッ
タ順方向電圧をＶ６、ｎｐｎトランジスタ８のベース。 エミッタ順方向電圧をｖ８とすると」に訂正する。 （２） 明細書第１３頁第１８行ないし第１９行のｒｐ
−Ｍｏｓトランジスタのドレイン」をｒｐ−Ｍｏｓｔ−
ランジスタ２３のドレイン」に訂正する。 （３） 明１１ＡＩＩｌ第１４頁第６行ないし第７行の
ｒｐ−ＭＯ８ｔ−ランジスタ」をｒｐ−ＭＯ８ｔ−ラン
ジスタ２１」に訂正する。 （４） 明細書第１４頁第１ｚ行の１２個の」を「２個
に」に訂正する。 （５） 図面の第６図および第８図を別紙のとおり補正
する。 以上 第８し ｃ
である。第２図は、第１図に示した０ＭＯ８・ＩＣの最
小単位の入出力特性を示す図である。餡３図は、第１図
のＣＦ、ＩＯ３−ＩＣと混在使用する１８１７１回路を
示づ回路図ある。第４図は第３図に示した１８１７１回
路の入出り特性を示市図である６第５図は第３図に示し
た１８１７１回路ど医在使用する０ＭＯ８・ＩＣの入出
力特性を示す図である。第６図は本発明の一実施例であ
る回路しき値電圧を下げたＣ Ｍ ＯＳ回路の回路図で
ある。第７図は第６図に示り０Ｍ０３回路の入出力特性
を示す図である。、第８図は本発明の他の実施例である
回路しきい値電圧を上げた０Ｍ０８回路の回路図である
。 図において、１．２０．２１．２３は１）チレネルＭＯ
８ｉ−ランジスタ、２，２２．３１．３２はｎチャネル
ＭＯＳトランジスタ、５はショットキダイオード、６．
７．８，９．１０はｎｐｎ トランジスタ、Ｖｏは出力
電圧、ＩＣＣは１通電流を示す。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図 ｃｃ 第３図 第６図 第８図 手続補正７：（自発） 昭和５９ （、Ｅ ９ Ｊ了１１１ 特許庁長官殿 半導体回路 ；３ 補正をする者 事件との関係 ↑・Ｙ許出願人 住 所 束５；（都千代目」図太の内−Ｌ’ｌ−「ｌ
２番３昼名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 １ｉ−所 束東部千代１１１図太の内−二Ｊ゛目２番３
シン５、補正の対象 明細書の発明の詳細な説明の欄９図面の第６図および第
８図 ６、補正の内容 （１） 明Ｉ！第８頁第１２行ないし第１４行の［ここ
で、ショットキバリアダイオード５・・・・・・とする
と」を「ここで、ショットキバリアダイオード５の順方
向電圧をＶｓ、ｎｐｎトランジスタ６のベース・エミッ
タ順方向電圧をＶ６、ｎｐｎトランジスタ８のベース。 エミッタ順方向電圧をｖ８とすると」に訂正する。 （２） 明細書第１３頁第１８行ないし第１９行のｒｐ
−Ｍｏｓトランジスタのドレイン」をｒｐ−Ｍｏｓｔ−
ランジスタ２３のドレイン」に訂正する。 （３） 明１１ＡＩＩｌ第１４頁第６行ないし第７行の
ｒｐ−ＭＯ８ｔ−ランジスタ」をｒｐ−ＭＯ８ｔ−ラン
ジスタ２１」に訂正する。 （４） 明細書第１４頁第１ｚ行の１２個の」を「２個
に」に訂正する。 （５） 図面の第６図および第８図を別紙のとおり補正
する。 以上 第８し ｃ
Claims (5)
- （１） 第１おＪ：び第２の導通端子と制御端子を有す
る第１のｐチャネルＭＯ８ｌ−ランジスタと、第３およ
び第４の導通端子と制御端子を有する第１のｎチャネル
ＭＯ８トランジスタと、入力端子と、 出力端子と、 第１および第２の電源端子とを備え、 前記出力端子には前記第１のｐＬヤネルＭＯＳトランジ
スタの第１の導通端子と前記第１のｎチャネルＭＯＳト
ランジスタの第３の導通端子が接続され、 前記入力端子には、前記第１のｐチャネルＭ ＯＳトラ
ンジスタの前記制御端子と前記第１のｎチャネルＭＯＳ
トランジスタの制御端子とが接続され、 前記第１のｎチャネルＭＯＳトランジスタと前記第１の
電源端子の間または前記第１のｎチャネルＭＯＳトラン
ジスタと前記第２の電源端子の間に直列に接続された１
個または複数個の負荷ＭＯＳトランジスタをさらに備え
、 それによって前記第１の電源端子から前記第２の電源端
子へ流れる貫通電流が最大となる回路しきい値電圧の補
償が可能な半導体回路。 - （２） 前記第１の電源端子は前記第２の電源端子より
も高い電位を与える、特許請求の範囲第１項記載の半導
体回路。 - （３） 前記第１のｎチャネルＭＯＳトランジスタと前
記第１の電源端子の間に直列に接続される前記１個また
は複数個の負荷ＭＯＳトランジスタは第５および第６の
導通端子と制御端子とを備えたｎチャネルＭＯＳトラン
ジスタであって、前記１個または複数個のｐチャネルＭ
Ｏ８ｌ−ランジスタは前記第５の導通端子と前記制御端
子とが電気的に接続され、前記第１のｎチャネルＭＯＳ
トランジスタの前記第２の導通端子と前記１個または複
数個のｐチャネルＭＯ８ｔ−ランジスタは前記第５の導
通端子、前記第６の導通端子の順に接続され、 最後の前記第６の導通端子は前記第１の電源端子に接続
される、特許請求の範囲第１項または第２項記載の半導
体回路。 - （４） 前記第１のｎチャネルＭＯＳトランジスタと前
記第２の電源端子との間に接続される前記１個または複
数個の負荷ＭＯ３ｉ−ランジスタは、１１ｉ１Ｊ ｍ
’Ａ子と第７おにび第８の導通端子とを備えるｎチャネ
ルＭＯＳ Ｉ−ランジスタてあって、前記負荷ＭＯＳト
ランジスタは前記制御端子と前記第７の導通端子とが電
気的に接続され、前記第１のｎチャネルＭＯ８Ｉ−ラン
ジスタの第４の導通端子と前記第７の導通端子、前記第
８の導通端子の順に接続され、最襖の第８の導通端子は
前記第２の電源端子と接続された、特許請求の範囲第１
項または第２項記載の半導体回路。 - （５） 前記半導体回路は集積回路である、特許請求の
範囲第１項ないし第４項のいずれかに記載の半導体回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106846A JPS60249423A (ja) | 1984-05-25 | 1984-05-25 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106846A JPS60249423A (ja) | 1984-05-25 | 1984-05-25 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249423A true JPS60249423A (ja) | 1985-12-10 |
Family
ID=14444011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106846A Pending JPS60249423A (ja) | 1984-05-25 | 1984-05-25 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249423A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132527A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| JPH01216620A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 半導体集積回路 |
| FR2797086A1 (fr) * | 1999-07-30 | 2001-02-02 | St Microelectronics Sa | Cellule logique a programmation unique |
-
1984
- 1984-05-25 JP JP59106846A patent/JPS60249423A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132527A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| JPH01216620A (ja) * | 1988-02-24 | 1989-08-30 | Nec Corp | 半導体集積回路 |
| FR2797086A1 (fr) * | 1999-07-30 | 2001-02-02 | St Microelectronics Sa | Cellule logique a programmation unique |
| US6205077B1 (en) | 1999-07-30 | 2001-03-20 | Stmicroelectronics S.A. | One-time programmable logic cell |
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