JP2606879B2

JP2606879B2 - 半導体装置

Info

Publication number: JP2606879B2
Application number: JP63093841A
Authority: JP
Inventors: 耕一原; 正一谷頭
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1997-05-07
Anticipated expiration: 2012-05-07
Also published as: JPH01265553A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第４、５図）発明が解決しようとする課題課題を解決するための手段作用実施例本発明の一実施例（第１〜３図）発明の効果〔概要〕入力保護機能を備えた半導体装置に関し、 CMOSインバータの入力側時定数のバランス調整を容易
にするとともに、CMOSインバータの入力保護を効果的に
行うことおよび保護ダイオードの耐久性を向上させるこ
とを目的とし、ＰチャネルMOSトランジスタおよびＮチャネルMOSトラ
ンジスタからなるCMOSインバータと、該ＰチャネルMOS
トランジスタのゲートと入力端子間とを結ぶ第１の経路
と、該ＮチャネルMOSトランジスタのゲートと前記入力
端子間とを結ぶ第２の経路と、該第１の経路上に直列挿
入された第１の抵抗群と、該第２の経路上に直列挿入さ
れた２の抵抗群と、該第１の抵抗群を構成する各々の抵
抗と所定の高・低２つの電源との間に交互に挿入され、
少なくとも入力端子側直近のダイオードが低電位側電源
線に接続された第１のダイオード群と、該第２の抵抗群
を構成する各々の抵抗と所定の高・低２つの電源との間
に交互に挿入され、少なくとも入力端子側直近のダイオ
ードが高電位側電源線に接続された第２のダイオード群
と、を備えて構成している。

〔産業上の利用分野〕

本発明は、半導体装置に関し、特に、入力保護機能を
備えた半導体装置に関する。

近時、微細加工技術の進歩に伴って半導体回路の集積
度がますます高まってきている。反面、回路の微細化は
静電破壊耐量を低下させる傾向にあり、このため、デバ
イスの製造からフィールドユースまでの全般に亘ってい
わゆるESD（Electro Static Discharge）対策の重要性
が増してきた。

特に、内部回路の初段にMOSトランジスタを有する半
導体装置では、ESDによってそのトランジスタのゲート
が破壊され易いので、入力端子とゲート間に入力保護回
路が設けられる。

〔従来の技術〕

従来のこの種の入力保護回路としては、例えば次の２
つのものが知られている。

第１従来例第４図において、１は入力端子INと内部回路２との間
に設けられた入力保護回路であり、入力保護回路１は直
列接続された４つの抵抗R₁〜R₄と、各抵抗と高電源V_CC
あるいは低電源（グランド）との間に挿入された４つの
保護ダイオードD₁〜D₄と、を有している。なお、R₁、R₃
はP⁺の拡散抵抗で作られ、R₂、R₄はN⁺の拡散抵抗で作ら
れている。また、内部回路２の初段には、ＰチャネルMO
Sトランジスタ2aおよびＮチャネルMOSトランジスタ2bか
らなるCMOSインバータ2cが設けられている。

このような構成によれば、ESD等によってV_CC以上やグ
ランド以下の過大な入力信号が加えられた場合、D₁〜D₄
が速やかに導通してこの過大電位をV_CC（あるいはグラ
ンド電位）にクランプし、ESD等から内部回路２を保護
することができる。

第２従来例第５図において、３は入力保護回路であり、入力保護
回路３は、一端が入力端子INに共通に接続された２つの
抵抗R₅、R₆と、これらの各抵抗と高電源V_CCおよび低電
源（グランド）との間に挿入された２つの保護ダイオー
ドD₅、D₆と、を備え、抵抗R₅、R₆の他端は各々Ｐチャネ
ルMOSトランジスタ2aおよびＮチャネルMOSトランジスタ
2bの各ゲートに接続される。このようにしても、入力端
子INに過大電圧が加えられた場合、D₅、D₆を速やかに導
通させてESD等から内部回路２を保護することができ
る。なお、上記R₅はP⁺の拡散抵抗で作られ、R₆はN⁺の拡
散抵抗で作られている。

〔発明が解決しようとする課題〕

しかしながら、上述の第１従来例にあっては、Ｐチャ
ネルMOSトランジスタ2aおよびＮチャネルMOSトランジス
タ2bのゲートを共通にし、この共通にされたゲートと入
力端子INの間に直列接続されたR₁〜R₄を挿入する構成と
なっていたため、ＰチャネルMOSトランジスタ2aおよび
ＮチャネルMOSトランジスタ2b各々の入力時定数RCは、
（R₁＋R₂＋R₃＋R₄）を共通の抵抗分Ｒとして与えられて
しまう。一般に、CMOSインバータでは、Ｐチャネル側と
Ｎチャネル側との信号伝達速度を合わせる目的で、Ｎチ
ャネルMOSトランジスタ2bのWg（ゲート幅）に対してＰ
チャネルMOSトランジスタ2aのWgをほぼ２倍となるよう
に設計されており、各トランジスタの寄生容量（すなわ
ち上述のＣに相当）もWgの比率に従ってほぼ1:2になっ
ている。したがって、ＮチャネルMOSトランジスタ2b側
のRCを１とすると、ＰチャネルMOSトランジスタ2a側のR
Cは２となるが、ゲートを共通にした場合は、Ｎチャネ
ルMOSトランジスタ2bの寄生容量とＰチャネルMOSトラン
ジスタ2aの寄生容量が並列となって寄生容量の小さい
（すなわち、RC小）ゲート側に過大なストレスが加わる
ことになる。その結果、Wgの小さなＮチャネルMOSトラ
ンジスタ2bのゲート静電破壊耐量が低下するといった問
題点があった。

一方、第２の従来例では、ＰチャネルMOSトランジス
タ2aのゲートにR₆を接続し、ＮチャネルMOSトランジス
タ2bのゲートにR₅を接続しているので、ＰチャネルMOS
トランジスタ2aのRCは自己の寄生容量とR₆で決まり、ま
たＮチャネルMOSトランジスタ2bのRCは自己の寄生容量
とR₅で決まるから、両者のRCをバランスさせることによ
り第１従来例の問題点に対処することが可能になる。し
かしながら、このような第２従来例にあっては、Ｐチャ
ネルMOSトランジスタ2aおよびＮチャネルMOSトランジス
タ2bの各々のゲートに対して、各々１個の抵抗しか設け
ていないので、過大電圧入力時のゲート印加電圧が比較
的に大きくなってしまい、CMOSインバータの入力保護を
充分に行うことができないといった問題点がある。ま
た、過大電圧をV_CCあるいはグランドにバイパスする経
路はD₅あるいはD₆の何れか一方であり、バイパス電流は
何れか一方の１つのダイオードに流れ込む。したがっ
て、D₅、D₆のストレスが大きく、保護ダイオードD₅、D₆
の耐久性の面でも問題があった。

本発明は、このような問題点に鑑みてなされたもの
で、ＰチャネルMOSトランジスタおよびＮチャネルMOSト
ランジスタの各ゲートと入力端子との間を結ぶ２つの経
路に、各々直列抵抗群を設け、抵抗群の各抵抗と高・低
電源との間にダイオードを挿入することにより、上記２
つのトランジスタの入力時定数のバランス調整を容易に
させるとともに、過大電圧の入力に際してゲート印加電
圧を抑制し、CMOSインバータの入力保護を効果的に行う
ことおよび保護ダイオードの耐久性を向上させることを
目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、Ｐチャネル
MOSトランジスタ11aおよびＮチャネルMOSトランジスタ1
1bからなるCMOSインバータ11と、該ＰチャネルMOSトラ
ンジスタ11aのゲートと入力端子間INとを結ぶ第１の経
路15と、該ＮチャネルMOSトランジスタ11bのゲートと前
記入力端子IN間とを結ぶ第２の経路16と、該第１の経路
15上に直列挿入された第１の抵抗群13と、該第２の経路
16上に直列挿入された第２の抵抗群14と、該第１の抵抗
群13を構成する各々の抵抗と所定の高・低２つの電源と
の間に交互に挿入され、少なくとも入力端子直近のダイ
オードが低電位側電源線に接続された第１のダイオード
群17と、該第２の抵抗群14を構成する各々の抵抗と所定
の高・低２つの電源との間に交互に挿入され、少なくと
も入力端子側直近のダイオードが高電位側電源線に接続
された第２のダイオード群18と、を備えて構成してい
る。

〔作用〕

本発明では、ＰチャネルMOSトランジスタの入力時定
数が自己の寄生容量と第１の抵抗群によって決められ、
また、ＮチャネルMOSトランジスタの入力時定数が自己
の寄生容量と第２の抵抗群によって決められる。すなわ
ち、第１および第２の抵抗群は複数の抵抗から構成され
ているので、入力時定数のバランス設定を容易に行うこ
とができる。

一方、過大電圧が入力されたときは、第１あるいは第
２の抵抗群の接続抵抗数に応じて入力電圧が多段階クリ
ップされ、MOSトランジスタのゲートに印加される電圧
が抑制される。

このとき、クリップに伴って高・低電源にバイパスさ
れる電流は、第１および第２のダイオード群を通して流
れるので、ダイオード１個あたりの通過電流が抑えら
れ、ダイオードの耐久性の向上が図られる。

〔実施例〕以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係る半導体装置の一実施例であ
る。

まず、構成を説明する。第１図において、10は内部回
路であり、内部回路10の初段には、ＰチャネルMOSトラ
ンジスタ11aおよびＮチャネルMOSトランジスタ11bから
なるCMOSインバータ11が設けられている。なお、N_GPは
ＰチャネルMOSトランジスタ11aのゲートに接続されるノ
ード、N_GNはＮチャネルMOSトランジスタ11bのゲートに
接続されるノード、S_OはCMOSインバータ11から後続の次
段回路へ出力される出力信号を表わしている。

12は入力保護回路であり、入力保護回路12は、入力端
子INとN_GPの間に抵抗R₁₁、R₁₂を直列接続してなる第１
の抵抗群13と、入力端子INとN_GNの間に抵抗R₁₃、R₁₄を
直列接続してなる第２の抵抗群14と、第１の抵抗群13お
よび配線La、Lb、Lcで構成され、入力端子INとN_GPとを
接続する第１の経路15と、第２の抵抗群14および配線L
d、Le、Lfで構成され、入力端子INとN_GNとを接続する第
２の経路16と、保護ダイオードD₁₁、D₁₂からなる第１の
ダイオード群17と、保護ダイオードD₁₃、D₁₄からなる第
２のダイオード群18と、を含んで構成されている。

上記第１のダイオード群17は、入力端子IN直近のD₁₁
のアノード側が低電源Ｇ（本実施例ではグランド）に接
続された低電位側電源線L₂に、D₁₂のカソード側が高電
源V_CCになるように、高・低２つの電源に交互に接続さ
れ、また、同様にして第２のダイオード群18は、入力端
子IN直近のD₁₃のカソード側が高電源V_CCに接続された高
電位側電源線L₁に、D₁₄のアノード側が低電源Ｇになる
ように、高・低２つの電源に交互に接続されている。な
お、Siは入力信号を表わしている。

第２図は上述の構成を実現した集積回路の構造断面図
である。第２図において、20はN^-の基板、21〜25はP^-拡
散領域、26〜35はP⁺拡散領域、36〜45はN⁺拡散領域、4
6、47は絶縁膜、48、49はゲート電極である。また、P⁺
拡散領域26はR₁₃を形成し、P⁺拡散領域26とN⁺拡散領域3
6およびP⁺拡散領域26とN⁺拡散領域37はD₁₃を形成し、N⁺
拡散領域38はR₁₁を形成し、N⁺拡散領域38とP⁺拡散領域2
7およびN⁺拡散領域38とP⁺拡散領域28はD₁₁を形成し、P⁺
拡散領域29はR₁₂を形成し、P⁺拡散領域29とN⁺拡散領域3
9およびP⁺拡散領域29とN⁺拡散領域40はD₁₂を形成し、N⁺
拡散領域41はR₁₄を形成し、N⁺拡散領域41とP⁺拡散領域3
0およびN⁺拡散領域41とP⁺拡散領域31はD₁₄を形成してい
る。さらに、P⁺拡散領域32およびP⁺拡散領域33はＰチャ
ネルMOSトランジスタ11aのソースおよびドレインを各々
形成し、ゲート電極48はＰチャネルMOSトランジスタ11a
のゲートを形成し、N⁺拡散領域44およびN⁺拡散領域45は
ＮチャネルMOSトランジスタ11bのソースおよびドレイン
を各々形成し、ゲート電極49はＮチャネルMOSトランジ
スタ11bのゲートを形成している。

次に、作用を説明する。

今、入力端子INに入力されたSiが“L"レベルから“H"
レベルへと立上がる過程において、Siの電位上昇に伴っ
て２つのチャージ電流、すなわち、R₁₁→R₁₂→N_GPへと
流れるＰチャネル側チャージ電流iPおよびR₁₃→R₁₄→N
_GNへと流れるＮチャネル側チャージ電流iNが流れる。こ
れらのiPおよびiNの過渡特性はＰチャネル側入力時定数
（以下、Ｐ−RC）およびＮチャネル側入力時定数（以
下、Ｎ−RC）で決まり、第３図に示すように時定数が小
さい程立上がりが早い。したがって、ＮチャネルMOSト
ランジスタ11bのWgは一般に小さいので、Ｐ−RC＞Ｎ−R
CとなってＮチャネルMOSトランジスタ11bのゲート電位
の上昇が早くなり、ゲート電極の静電破壊耐量を低下さ
せてしまうが、本実施例では、抵抗R₁₁〜R₁₄の値を調節
することにより、Ｐ−RCとＮ−RCのバランスを取ること
ができ、iP、iNの過渡特性を一致させることができる。
また、このバランス調整に際しては複数の抵抗の値を選
択的に変えて行われるので、第２従来例のように各チャ
ネルに対して１つの抵抗の値を変えるものに比して精密
なバランス調整を行うことが容易にできる。

一方、入力信号SiにESDに起因する過大電圧Exが重畳
されたとき、例えば（Ex＞V_CC）の場合には、D₁₃が導通
してバイパス電圧iH1が流れ、さらに、D₁₂が導通してバ
イパス電流iH2が流れる。また、（Ex＜Ｇ）の場合に
は、D₁₁が導通してバイパス電流iL1が流れ、さらに、D
₁₄が導通してバイパス電流iL2が流れる。すなわち、N_GP
およびN_GNの電位がV_CCおよびＧ（グランド電位）間にク
リップされるので、ESD等に起因する過大な入力電圧か
ら内部回路10を保護することができる。しかも、バイパ
ス電流をiH1とiH2およびiL1とiL2のダブルにしているの
で、保護ダイオード１段当りに流れる電流を少なくする
ことができ、保護ダイオードの耐久性を向上させること
ができる。

あるいは、D₁₁〜D₁₄の応答速度（オフ→オン）よりも
速い立上がりでExが入力された場合には、第１の抵抗群
13のR₁₁、R₁₂でExを２段階クリップした電圧がN_GPに加
えられ、また、第２の抵抗群14のR₁₃、R₁₄でExを２段階
クリップした電圧がN_GNに加えられる。したがって、Ｐ
チャネルMOSトランジスタ11a、ＮチャネルMOSトランジ
スタ11bのゲートに対するストレスを抑制することがで
き、耐久性を改善することができる。

なお、本実施例では、第１の抵抗群13、第２の抵抗群
14、第１のダイオード群17および第２のダイオード群18
のそれぞれについて、抵抗あるいは保護ダイオードの個
数を各２個づつとしているが、この数量に限定されるも
のではなく、例えば３個以上づつ設けてもよいことは勿
論である。

〔発明の効果〕

本発明によれば、ＰチャネルMOSトランジスタおよび
ＮチャネルMOSトランジスタの各ゲートと入力端子との
間を結ぶ２つの経路に、各々直列抵抗群を設け、抵抗群
の各抵抗と高・低電源との間にダイオードを挿入してい
るので、上記２つのトランジスタの入力時定数のバランス調整
を容易にすることができる、過大電圧の入力に際してゲート印加電圧を抑制するこ
とができ、CMOSゲートの入力保護を効果的に行うことが
できる、保護ダイオードの耐久性を向上させることができる、
といった数々の効果が得られる。

【図面の簡単な説明】

第１〜３図は本発明の一実施例を示す図であり、第１図はその回路図、第２図はその集積回路の断面構造図、第３図はその作用を説明するための特性図である。第４図は第１従来例を示すその回路図である。第５図は第２従来例を示すその回路図である。 11a……ＰチャネルMOSトランジスタ、 11b……ＮチャネルMOSトランジスタ、 11……CMOSインバータ、 13……第１の抵抗群、 14……第２の抵抗群、 15……第１の経路、 16……第２の経路、 17……第１のダイオード群、 18……第２のダイオード群、 IN……入力端子、 L₁……高電位側電源線、 L₂……低電位側電源線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−37647（ＪＰ，Ａ) 実開昭58−182440（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】ＰチャネルMOSトランジスタ（11a）および
ＮチャネルMOSトランジスタ（11b）からなるCMOSインバ
ータ（11）と、該ＰチャネルMOSトランジスタ（11a）のゲートと入力端
子（IN）間とを結ぶ第１の経路（15）と、該ＮチャネルMOSトランジスタ（11b）のゲートと前記入
力端子（IN）間とを結ぶ第２の経路（16）と、該第１の経路（15）上に直列挿入された第１の抵抗群
（13）と、該第２の経路（16）上に直列挿入された第２の抵抗群
（14）と、該第１の抵抗群（13）を構成する各々の抵抗と所定の高
・低２つの電源との間に交互に挿入され、少なくとも入
力端子側直近のダイオードが低電位側電源線に接続され
た第１のダイオード群（17）と、該第２の抵抗群（14）を構成する各々の抵抗と所定の高
・低２つの電源との間に交互に挿入され、少なくとも入
力端子側直近のダイオードの高電位側電源線に接続され
た第２のダイオード群（18）と、を、備えたことを特徴とする半導体装置。