JP7244180B2

JP7244180B2 - 電圧クランプ回路及び集積回路。

Info

Publication number: JP7244180B2
Application number: JP2019059397A
Authority: JP
Inventors: 直昭杉村
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2023-03-22
Anticipated expiration: 2039-03-26
Also published as: JP2020161644A

Description

本発明は、電圧クランプ回路及び集積回路に関する。

ダイオードを含んで構成される電圧クランプ回路に関する技術として、以下の技術が知られている。例えば、特許文献１には、信号ラインとグランドラインとの間にダイオードを逆方向にそれぞれ１個あるいは複数個接続し、逆方向に接続したダイオードの間に抵抗を介して電源ラインに接続した電圧クランプ回路が記載されている。

特開平１１－３０８０６３号公報

ツェナーダイオードは、電流の変化に対する電圧の変化が微小であるという特長を有している。このため、ツェナーダイオードは、回路内のノードの電圧が所定のレベルよりも高くなることを防止する電圧クランプ回路として用いられている。一般的なダイオードは、順方向で使用するのに対して、ツェナーダイオードは逆方向で使用される。降伏状態における電圧をツェナー電圧（Ｖｚ）、降伏状態における電流をツェナー電流（Ｉｚ）という。

図１は、ツェナーダイオードのツェナー電圧Ｖｚとツェナー電流Ｉｚとの関係（以下、Ｉｚ－Ｖｚ特性という）の一例を示すグラフである。図１に示すように、Ｉｚ－Ｖｚ特性は、品種毎に異なる。従って、ツェナーダイオードを用いて電圧クランプ回路を構成する場合、所望のＶｚ－Ｉｚ特性を有する適当な品種のツェナーダイオードを選択して使用する。

従って、例えば、半導体集積回路内の複数のノードを互いに異なる電圧でクランプする場合には、Ｉｚ－Ｖｚ特性が互いに異なる複数種のツェナーダイオードを集積回路内に用意しておく必要がある。しかしながら、Ｉｚ－Ｖｚ特性が互いに異なるツェナーダイオードは、異なる製造プロセスを経て形成されるため、これらを半導体集積回路内に形成しようとすると、半導体集積回路の製造工程におけるプロセス数が増加し、その結果、製造コストが増加する。

また、同じプロセスで形成された複数のツェナーダイオードを並列に接続することにより、所望のＩｚ－Ｖｚ特性を得る方法も考えられる。しかしながら、ツェナーダイオードは、電流の変化に対する電圧の変化が微小であるため、クランプ電圧を低下させる場合には、多数のツェナーダイオードが必要となる。その結果、半導体チップ内におけるツェナーダイオードの占有面積が大きくなり、半導体チップのサイズが大きくなる。

本発明は、上記の点に鑑みてなされたものであり、ツェナーダイオードを含んで構成される電圧クランプ回路において、比較的小さい回路規模で所望のクランプ電圧を得ることを目的とする。

本発明に係る集積回路は、高電圧電源に接続された一対のトランジスタを含む差動入力部と、低電圧電源に接続されたカスコード部と、前記一対のトランジスタの一方と前記カスコード部との間に設けられた第１の電圧クランプ回路と、前記一対のトランジスタの他方と前記カスコード部との間に設けられた第２の電圧クランプ回路と、を含む。前記第１の電圧クランプ回路及び前記第２の電圧クランプ回路は、それぞれ、第１のツェナーダイオードと、前記第１のツェナーダイオードのカソードに一端が接続された抵抗素子と、前記抵抗素子の他端にカソードが接続された第２のツェナーダイオードと、を含む。

本発明に係る集積回路は、上記の電圧クランプ回路を備えた集積回路であって、前記第１のツェナーダイオードのカソードに第１のノードが接続され、前記第２のツェナーダイオードのカソードに第２のノードが接続され、前記第２のノードの電圧が、前記第２のツェナーダイオードのツェナー電圧でクランプされる。

本発明によれば、ツェナーダイオードを有する電圧クランプ回路において、比較的小さい回路規模で所望のクランプ電圧を得ることが可能となる。

ツェナー電圧とツェナー電流との関係の一例を示すグラフである。本発明の実施形態に係る電圧クランプ回路の構成の一例を示す図である。本発明の他の実施形態に係る電圧クランプ回路の構成の一例を示す図である。本発明の実施形態に係る集積回路の構成の一例を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図２は、本発明の実施形態に係る電圧クランプ回路１の構成の一例を示す図である。電圧クランプ回路１は、第１のツェナーダイオード１１、第２のツェナーダイオード１２、及び抵抗素子１３を含んで構成されている。第１のツェナーダイオード１１、第２のツェナーダイオード１２、及び抵抗素子１３は、単一の半導体チップに形成されている。

第１のツェナーダイオード１１は、アノードがグランドラインに接続され、カソードが入力ノード１４に接続されている。抵抗素子１３は、一端が、第１のツェナーダイオード１１のカソード（入力ノード１４）に接続されている。第２のツェナーダイオード１２は、アノードがグランドラインに接続され、カソードが抵抗素子１３の他端及び出力ノード１５に接続されている。

第１のツェナーダイオード１１及び第２のツェナーダイオード１２は、互いに同一の半導体製造プロセスを用いて形成され得る。すなわち、第１のツェナーダイオード１１及び第２のツェナーダイオード１２は、同等のＩｚ－Ｖｚ特性を有していてもよい。ここで「同等」とは、第１のツェナーダイオード１１及び第２のツェナーダイオード１２のＩｚ－Ｖｚ特性が完全に同一である場合に限らず、製造ばらつきの範囲内において、差異を有する場合も含む。第１のツェナーダイオード１１及び第２のツェナーダイオード１２が、互いに同一のプロセスを用いて形成されることで、これらを互いに異なるプロセスを用いて形成する場合と比較して、製造工程におけるプロセス数を削減することができ、製造コストを抑制することが可能となる。

また、第１のツェナーダイオード１１及び第２のツェナーダイオード１２は、互いに異なるＩｚ－Ｖｚ特性を有していてもよい。より具体的には、第２のツェナーダイオード１２のツェナー電圧は、第１のツェナーダイオード１１における、同一のツェナー電流に対するツェナー電圧よりも小さくてもよい。

以下に、本実施形態に係る電圧クランプ回路１の作用について説明する。入力ノード１４に印加される電圧が、第１のツェナーダイオード１１のツェナー電圧を超えると、第１のツェナーダイオード１１が降伏する。これにより、入力ノード１４の電圧Ｖ_ｉｎは、第１のツェナーダイオード１１のツェナー電圧によってクランプされる。このときの第１のツェナーダイオード１１に流れるツェナー電流をＩ_ｚ１とし、ツェナー電圧をＶ_{ｚ（Ｉｚ１）}とする。

入力ノード１４の電圧の上昇に伴って上昇する出力ノード１５の電圧が、第２のツェナーダイオード１２のツェナー電圧を超えると、第２のツェナーダイオード１２が降伏する。これにより、出力ノード１５の電圧Ｖ_ｏｕｔは、第２のツェナーダイオード１２のツェナー電圧によってクランプされる。このときの第２のツェナーダイオード１２に流れるツェナー電流をＩ_ｚ２とし、ツェナー電圧をＶ_{ｚ（Ｉｚ２）}とする。

第１のツェナーダイオード１１及び第２のツェナーダイオード１２の双方が降伏した状態において、抵抗素子１３に流れる電流は、第２のツェナーダイオード１２に流れるツェナー電流Ｉ_ｚ２となる。従って、抵抗素子１３の抵抗値をＲとすると、抵抗素子１３においてＲ・Ｉ_ｚ２の電圧降下を生じる。すなわち、第１のツェナーダイオード１１及び第２のツェナーダイオード１２の双方が降伏した状態において、出力ノード１５の電圧Ｖ_ｏｕｔは、入力ノード１４のクランプ電圧（Ｖ_{ｚ（Ｉｚ１）}）から抵抗素子１３における電圧降下分Ｒ・Ｉ_ｚ２だけ低下した電圧となる。この電圧は、第２のツェナーダイオード１２のツェナー電圧Ｖ_{ｚ（Ｉｚ２）}に一致する。

つまり、第１のツェナーダイオード１１及び第２のツェナーダイオード１２の双方が降伏した状態において下記の（１）式及び（２）式が成り立つ。
Ｖ_ｉｎ＝Ｖ_{ｚ（Ｉｚ１）}・・・（１）
Ｖ_ｏｕｔ＝Ｖ_{ｚ（Ｉｚ１）}－Ｒ・Ｉ_ｚ２＝Ｖ_{ｚ（Ｉｚ２）}・・・（２）

本実施形態に係る電圧クランプ回路１によれば、出力ノード１５から出力される電圧Ｖ_ｏｕｔのレベルが一定値を超えて高くなることが防止される。また、抵抗素子１３の抵抗値Ｒによって、第２のツェナーダイオード１２の動作点を調整することができ、従って、出力ノード１５のクランプ電圧Ｖ_ｏｕｔを調整することが可能となる。従って、複数のツェナーダイオードを並列接続することによりクランプ電圧を低下させる場合と比較して、小さい回路規模で所望のクランプ電圧を得ることができる。

また、第１のツェナーダイオード１１に流れるツェナー電流Ｉ_ｚ１と、第２のツェナーダイオード１２に流れるツェナー電流Ｉ_ｚ２とが異なるので、互いに同等のＩｚ－Ｖｚ特性を有する場合でも、第１のツェナーダイオード１１のツェナー電圧Ｖ_{ｚ（Ｉｚ１）}よりも低いツェナー電圧Ｖ_{ｚ（Ｉｚ２）}を、第２のツェナーダイオード１２において得ることができる。従って、第１のツェナーダイオード１１及び第２のツェナーダイオード１２を、互いに同一のプロセスを用いて形成することができる。これにより、第１のツェナーダイオード１１及び第２のツェナーダイオード１２を互いに異なるプロセスを用いて形成する場合と比較して、製造工程におけるプロセス数を削減することができ、製造コストを抑制することが可能となる。

［第２の実施形態］
図３は、本発明の第２の実施形態に係る電圧クランプ回路１Ａの構成の一例を示す図である。電圧クランプ回路１は、抵抗素子１３の抵抗値が可変である可変抵抗素子によって構成されている点が、第１の実施形態に係る電圧クランプ回路１と異なる。

可変抵抗素子は、例えば、直列接続された複数の抵抗素子（図示せず）と、複数の抵抗素子の各々に並列接続された複数のスイッチ（図示せず）とを含んで構成されていてもよい。スイッチがオン状態とされることにより、当該スイッチに並列接続された抵抗素子の両端が短絡される。複数のスイッチが選択的にオン状態とされることにより、複数の抵抗素子の一端と他端との間の抵抗値が調整される。

本実施形態に係る電圧クランプ回路１Ａによれば、抵抗素子１３の抵抗値が可変であるので、出力ノード１５におけるクランプ電圧の調整を柔軟に行うことが可能となる。

［第３の実施形態］
図４は、本発明の実施形態に係る集積回路１００の構成の一例を示す図である。集積回路１００は、フォールディッドカスコードアンプを構成するものであり、本発明の第１の実施形態に係る電圧クランプ回路１を２つ含んでいる。なお、図４において、２つの電圧クランプを区別するために、参照符号１ａ及び１ｂを付与している。

集積回路１００は、高電圧電源ＶＤＤ１に接続された差動入力部２０と、低電圧電源ＶＤＤ２（＜ＶＤＤ１）に接続されたカスコード部３０とを有する。差動入力部２０は、電流源２１と、Ｐチャネル型のＭＯＳＦＥＴ２２及び２３（以下、ＰＭＯＳ２２、２３と称する）を有する。カスコード部３０は、Ｐチャネル型のＭＯＳＦＥＴ３１、３２、３３、３４（以下、ＰＭＯＳ３１、３２、３３、３４と称する）及びＮチャネル型のＭＯＳＦＥＴ３５、３６、３７、３８（以下、ＮＭＯＳ３５、３６、３７、３８と称する）を有する。

電流源２１は、入力端が高電圧電源ＶＤＤ１に接続され、出力端がＰＭＯＳ２２、２３のソースに接続されている。ＰＭＯＳ２２、２３のゲートは、フォールディッドカスコードアンプの差動入力端子とされる。ＰＭＯＳ２２のドレインは、電圧クランプ回路１ａを介して、カスコード部３０のＮＭＯＳ３７のドレインに接続されている。同様に、ＰＭＯＳ２３のドレインは、電圧クランプ回路１ｂを介して、カスコード部３０のＮＭＯＳ３８のドレインに接続されている。

ここで、ＰＭＯＳ２２のドレインのノードをノードＡ１とし、ＮＭＯＳ３７のドレインのノードをノードＢ１とする。また、ＰＭＯＳ２３のドレインのノードをノードＡ２とし、ＮＭＯＳ３８のドレインのノードをノードＢ２とする。

ＰＭＯＳ３１、３２は、それぞれ、ソースが低電源電圧ＶＤＤ２に接続されており、ゲートには共通のバイアス電圧ＶＢ１が印加される。ＰＭＯＳ３１のドレインはＰＭＯＳ３３のソースに接続され、ＰＭＯＳ３２のドレインはＰＭＯＳ３４のソースに接続されている。ＰＭＯＳ３３、３４のゲートには共通のバイアス電圧ＶＢ２が印加される。ＰＭＯＳ３３のドレインはＮＭＯＳ３５のドレインに接続され、ＰＭＯＳ３４のドレインはＮＭＯＳ３６のドレインに接続されている。ＮＭＯＳ３５、３６のゲートには共通のバイアス電圧ＶＢ３が印加される。ＮＭＯＳ３５のソースはＮＭＯＳ３７のドレインに接続され、ＮＭＯＳ３６のソースはＮＭＯＳ３８のドレインに接続されている。ＮＭＯＳ３７、３８は、それぞれ、ソースがグランドラインに接続されており、ゲートには共通のバイアス電圧ＶＢ４が印加される。

電圧クランプ回路１ａは、入力ノード１４がノードＡ１に接続され、出力ノード１５がノードＢ１に接続されている。ノードＡ１の電圧が、電圧クランプ回路１ａの第１のツェナーダイオード１１のツェナー電圧を超えると、第１のツェナーダイオード１１が降伏する。これにより、ノードＡ１の電圧は、第１のツェナーダイオード１１のツェナー電圧によってクランプされる。このときの第１のツェナーダイオード１１に流れるツェナー電流をＩ_ｚ１とし、ツェナー電圧をＶ_{ｚ（Ｉｚ１）}とする。

ノードＡ１の電圧の上昇に伴って上昇するノードＢ１の電圧が、電圧クランプ回路１ａの第２のツェナーダイオード１２のツェナー電圧を超えると、第２のツェナーダイオード１２が降伏する。これにより、ノードＢ１の電圧は、第２のツェナーダイオードのツェナー電圧によってクランプされる。このときの第２のツェナーダイオード１２に流れるツェナー電流をＩ_ｚ２とし、ツェナー電圧をＶ_{ｚ（Ｉｚ２）}とする。

第１のツェナーダイオード１１及び第２のツェナーダイオード１２の双方が降伏した状態において、ノードＢ１の電圧は、ノードＡ１のクランプ電圧（Ｖ_{ｚ（Ｉｚ１）}）から抵抗素子１３における電圧降下分Ｒ・Ｉ_ｚ２だけ低下する。この電圧は、第２のツェナーダイオード１２のツェナー電圧Ｖ_{ｚ（Ｉｚ２）}に一致する。

同様に、電圧クランプ回路１ｂは、入力ノード１４がノードＡ２に接続され、出力ノード１５がノードＢ２に接続されている。電圧クランプ回路１ｂの第１のツェナーダイオード１１及び第２のツェナーダイオード１２の双方が降伏した状態において、ノードＢ２の電圧は、ノードＡ２のクランプ電圧（Ｖｚ_{（Ｉｚ１）}）から抵抗素子１３における電圧降下分Ｒ・Ｉ_ｚ２だけ低下する。この電圧は、第２のツェナーダイオード１２のツェナー電圧Ｖｚ_{（Ｉｚ２）}に一致する。

本実施形態に係る集積回路１００によれば、ノードＢ１、Ｂ２の電圧レベルが一定値を超えて高くなることが防止される。また、電圧クランプ回路１ａ及び１ｂの抵抗素子１３の抵抗値Ｒによって、ノードＢ１及びＢ２のクランプ電圧を調整することが可能となる。従って、複数のツェナーダイオードを並列接続することによりクランプ電圧を低下させる場合と比較して、小さい回路規模で所望のクランプ電圧を得ることができる。

なお、本実施形態においては、電圧クランプ回路を含む集積回路としてフォールディッドカスコードアンプを例示したが、これに限定されるものではない。第１のツェナーダイオード１１のカソードに第１のノードが接続され、第２のツェナーダイオード１２のカソードに第２のノードが接続され、第２のノードの電圧が、第２のツェナーダイオード１２のツェナー電圧でクランプされるように構成されたあらゆる集積回路に本発明を適用することが可能である。

１、１ａ、１ｂ電圧クランプ回路
１１第１のツェナーダイオード
１２第２のツェナーダイオード
１３抵抗素子
１００集積回路

Claims

高電圧電源に接続された一対のトランジスタを含む差動入力部と、
低電圧電源に接続されたカスコード部と、
前記一対のトランジスタの一方と前記カスコード部との間に設けられた第１の電圧クランプ回路と、
前記一対のトランジスタの他方と前記カスコード部との間に設けられた第２の電圧クランプ回路と、
を含み、
前記第１の電圧クランプ回路及び前記第２の電圧クランプ回路は、それぞれ、
第１のツェナーダイオードと、
前記第１のツェナーダイオードのカソードに一端が接続された抵抗素子と、
前記抵抗素子の他端にカソードが接続された第２のツェナーダイオードと、
を含む集積回路。
前記第１のツェナーダイオード及び前記第２のツェナーダイオードは、電圧－電流特性が同等である
請求項１に記載の集積回路。
前記抵抗素子は、抵抗値が可変である
請求項１または請求項２に記載の集積回路。
前記第１の電圧クランプ回路の前記第１のツェナーダイオードのカソードに前記一対のトランジスタの一方が接続され、
前記第１の電圧クランプ回路の前記第２のツェナーダイオードのカソードに前記カスコード部が接続され、
前記第２の電圧クランプ回路の前記第１のツェナーダイオードのカソードに前記一対のトランジスタの他方が接続され、
前記第２の電圧クランプ回路の前記第２のツェナーダイオードのカソードに前記カスコード部が接続されている
請求項１から請求項３のいずれか１項に記載の集積回路。