JP2003338604A - 半導体装置 - Google Patents
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 統合型のインテリジェントスイッチデバイ
ス、複統合型の入力信号・伝達ＩＣまたは統合型のパワ
ーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複
雑な分離構造を用いずに、より小さいチップ面積でＥＳ
Ｄ耐量およびサージ耐量を高くすること。 【解決手段】 表面電極４８によりベースとエミッタを
ショートし、かつＰ型エピタキシャル成長層４３および
Ｐ型半導体基板４４をコレクタとする縦型バイポーラト
ランジスタの前記表面電極４８と、横型ＭＯＳＦＥＴの
ドレイン電極５２とを金属電極配線５４により電気的に
接続し、高ＥＳＤ電圧や高サージ電圧が印加されたとき
に、縦型バイポーラトランジスタの動作によりＥＳＤお
よびサージエネルギーを吸収するとともに、破壊に至る
横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。
ス、複統合型の入力信号・伝達ＩＣまたは統合型のパワ
ーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複
雑な分離構造を用いずに、より小さいチップ面積でＥＳ
Ｄ耐量およびサージ耐量を高くすること。 【解決手段】 表面電極４８によりベースとエミッタを
ショートし、かつＰ型エピタキシャル成長層４３および
Ｐ型半導体基板４４をコレクタとする縦型バイポーラト
ランジスタの前記表面電極４８と、横型ＭＯＳＦＥＴの
ドレイン電極５２とを金属電極配線５４により電気的に
接続し、高ＥＳＤ電圧や高サージ電圧が印加されたとき
に、縦型バイポーラトランジスタの動作によりＥＳＤお
よびサージエネルギーを吸収するとともに、破壊に至る
横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。
Description
【０００１】
【発明の属する技術分野】本発明は、高ＥＳＤ（Ｅｌｅ
ｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電放
電）耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴ
を有する半導体装置に関し、特に、統合型のインテリジ
ェントスイッチデバイス、統合型の入力信号・伝達ＩＣ
または統合型のパワーＩＣなどを構成する半導体装置に
関する。
ｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電放
電）耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴ
を有する半導体装置に関し、特に、統合型のインテリジ
ェントスイッチデバイス、統合型の入力信号・伝達ＩＣ
または統合型のパワーＩＣなどを構成する半導体装置に
関する。
【０００２】
【従来の技術】従来より、高ＥＳＤ耐量およびＥＭＣ
（Ｅｌｅｃｔｒｏ ＭａｇｎｅｔｉｃＣｏｍｐａｔｉｂ
ｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電
装器および各種産業機器、モータコントロール、ＯＡ
（オフィスオートメーション）機器、モバイル（携帯）
機器または家庭電化機器等において、複数のパワー半導
体素子と駆動制御回路等とを同一チップ上に集積した統
合型のインテリジェントスイッチデバイスが用いられて
いる。
（Ｅｌｅｃｔｒｏ ＭａｇｎｅｔｉｃＣｏｍｐａｔｉｂ
ｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電
装器および各種産業機器、モータコントロール、ＯＡ
（オフィスオートメーション）機器、モバイル（携帯）
機器または家庭電化機器等において、複数のパワー半導
体素子と駆動制御回路等とを同一チップ上に集積した統
合型のインテリジェントスイッチデバイスが用いられて
いる。
【０００３】図１９は、誘電体分離技術を用いた従来の
統合型のインテリジェントスイッチデバイスの構成を示
す断面図である。図１９に示すように、横型パワーＭＯ
ＳＦＥＴ部１、その駆動制御をおこなうための駆動制御
回路を構成するＣＭＯＳ回路部２、およびバイポーラト
ランジスタやツェナーダイオード等により構成される横
型サージ吸収素子部３は、それぞれＮ型半導体のエピタ
キシャル成長層７，８，９に形成されている。
統合型のインテリジェントスイッチデバイスの構成を示
す断面図である。図１９に示すように、横型パワーＭＯ
ＳＦＥＴ部１、その駆動制御をおこなうための駆動制御
回路を構成するＣＭＯＳ回路部２、およびバイポーラト
ランジスタやツェナーダイオード等により構成される横
型サージ吸収素子部３は、それぞれＮ型半導体のエピタ
キシャル成長層７，８，９に形成されている。
【０００４】これらＮ型エピタキシャル成長層７，８，
９は、Ｐ型半導体基板４の上に積層されたシリコン酸化
膜５、およびトレンチ絶縁分離構造を構成するシリコン
酸化膜６により、相互に絶縁分離されている。このよう
な分離構造によって、サージ電圧、ノイズ印加および横
型パワーＭＯＳＦＥＴ部１の自らの動作に起因する横方
向の寄生誤動作が防止されている。
９は、Ｐ型半導体基板４の上に積層されたシリコン酸化
膜５、およびトレンチ絶縁分離構造を構成するシリコン
酸化膜６により、相互に絶縁分離されている。このよう
な分離構造によって、サージ電圧、ノイズ印加および横
型パワーＭＯＳＦＥＴ部１の自らの動作に起因する横方
向の寄生誤動作が防止されている。
【０００５】図２０は、ＰＮ接合分離技術を用いた従来
の統合型のインテリジェントスイッチデバイスの構成を
示す断面図である。図２０に示すように、Ｐ型半導体基
板４の上に、高不純物濃度の埋め込みエピタキシャル成
長層１５を介して、Ｎ型エピタキシャル成長層７，８，
９が積層されている。Ｎ型エピタキシャル成長層７，
８，９のそれぞれの間には、接地電位（ＧＮＤ）が印加
された高不純物濃度のＰ型半導体拡散分離領域１６が設
けられている。このＰ型半導体拡散分離領域１６と、よ
り高電位にバイアスされたＮ型エピタキシャル成長層
７，８，９との間でＰＮ接合逆バイアス分離構造が構成
されており、横方向の寄生誤動作が防止されている。
の統合型のインテリジェントスイッチデバイスの構成を
示す断面図である。図２０に示すように、Ｐ型半導体基
板４の上に、高不純物濃度の埋め込みエピタキシャル成
長層１５を介して、Ｎ型エピタキシャル成長層７，８，
９が積層されている。Ｎ型エピタキシャル成長層７，
８，９のそれぞれの間には、接地電位（ＧＮＤ）が印加
された高不純物濃度のＰ型半導体拡散分離領域１６が設
けられている。このＰ型半導体拡散分離領域１６と、よ
り高電位にバイアスされたＮ型エピタキシャル成長層
７，８，９との間でＰＮ接合逆バイアス分離構造が構成
されており、横方向の寄生誤動作が防止されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た誘電体分離技術を用いたデバイスを、ＥＳＤ耐量、サ
ージ・ノイズ耐量の要求が厳しい自動車用途に用いる場
合には、横型サージ吸収素子部３を構成するバイポーラ
トランジスタやツェナーダイオード等の面積が大きくな
ってしまうため、微細化によるチップ面積の縮小効果が
損なわれてしまう。また、横型パワーＭＯＳＦＥＴ部１
を構成する半導体素子自体のＥＳＤ耐量およびサージ耐
量を高めようとすると、アバランシェ動作時の寄生破壊
動作を防ぐような高不純物濃度層等を設けたり、大面積
化したりする必要があるが、そうすることによって単位
面積あたりのオン抵抗特性が犠牲になってしまう。
た誘電体分離技術を用いたデバイスを、ＥＳＤ耐量、サ
ージ・ノイズ耐量の要求が厳しい自動車用途に用いる場
合には、横型サージ吸収素子部３を構成するバイポーラ
トランジスタやツェナーダイオード等の面積が大きくな
ってしまうため、微細化によるチップ面積の縮小効果が
損なわれてしまう。また、横型パワーＭＯＳＦＥＴ部１
を構成する半導体素子自体のＥＳＤ耐量およびサージ耐
量を高めようとすると、アバランシェ動作時の寄生破壊
動作を防ぐような高不純物濃度層等を設けたり、大面積
化したりする必要があるが、そうすることによって単位
面積あたりのオン抵抗特性が犠牲になってしまう。
【０００７】一方、上述したＰＮ接合分離技術を用いた
デバイスでは、横型パワーＭＯＳＦＥＴ部１を構成する
半導体素子の高電流動作やＥＳＤ耐量、ノイズ耐量の向
上のため、複数の横方向バイポーラトランジスタや、サ
イリスタ構造を備える必要がある。これらの横方向素子
に流れる電流によって素子間あるいはウェル間で電位変
動が生じ、この電位変動によって、誤動作したり、２次
破壊に至りやすい。このような欠点を有するＰＮ接合分
離技術を用いたデバイスを自動車用途に用いる場合に
は、埋め込みエピタキシャル成長層１５を設けたり、Ｐ
型半導体拡散分離領域１６をより高不純物濃度にして横
方向ツェナーダイオードに使用したりしているが、横方
向の寄生バイポーラトランジスタやサイリスタの根本的
な特性改善には至っていない。そのため、ＥＳＤ耐量や
サージ耐量の向上のためのチップ面積の増加は無視でき
ず、徐々に誘電体分離構造に移行してきている。
デバイスでは、横型パワーＭＯＳＦＥＴ部１を構成する
半導体素子の高電流動作やＥＳＤ耐量、ノイズ耐量の向
上のため、複数の横方向バイポーラトランジスタや、サ
イリスタ構造を備える必要がある。これらの横方向素子
に流れる電流によって素子間あるいはウェル間で電位変
動が生じ、この電位変動によって、誤動作したり、２次
破壊に至りやすい。このような欠点を有するＰＮ接合分
離技術を用いたデバイスを自動車用途に用いる場合に
は、埋め込みエピタキシャル成長層１５を設けたり、Ｐ
型半導体拡散分離領域１６をより高不純物濃度にして横
方向ツェナーダイオードに使用したりしているが、横方
向の寄生バイポーラトランジスタやサイリスタの根本的
な特性改善には至っていない。そのため、ＥＳＤ耐量や
サージ耐量の向上のためのチップ面積の増加は無視でき
ず、徐々に誘電体分離構造に移行してきている。
【０００８】いずれにしても、上述した理由により、同
一基板上で高サージ電圧、高ＥＳＤ耐量の統合型のパワ
ーＩＣや統合型の通信ＩＣ等を実現するためには、進展
する微細化によるチップ面積のシュリンク目標に反して
大幅なチップ面積の増大やコストの増大を招く。そのた
め、外付けダイオードや抵抗、外付けコンデンサ等を付
加することによって、高ＥＳＤ耐量を実現させる場合が
多い。
一基板上で高サージ電圧、高ＥＳＤ耐量の統合型のパワ
ーＩＣや統合型の通信ＩＣ等を実現するためには、進展
する微細化によるチップ面積のシュリンク目標に反して
大幅なチップ面積の増大やコストの増大を招く。そのた
め、外付けダイオードや抵抗、外付けコンデンサ等を付
加することによって、高ＥＳＤ耐量を実現させる場合が
多い。
【０００９】本発明は、上記問題点に鑑みてなされたも
のであって、複雑な分離構造を必要とせず、より小さい
チップ面積で高ＥＳＤ耐量および高サージ耐量を具えた
横型ＭＯＳＦＥＴを有する半導体装置を提供することを
目的とする。
のであって、複雑な分離構造を必要とせず、より小さい
チップ面積で高ＥＳＤ耐量および高サージ耐量を具えた
横型ＭＯＳＦＥＴを有する半導体装置を提供することを
目的とする。
【００１０】また、本発明は、複雑な分離構造を必要と
せず、より小さいチップ面積で高ＥＳＤ耐量および高サ
ージ耐量を具えた横型ＭＯＳＦＥＴを用いて構成され
る、複数のパワー半導体素子とその駆動制御回路等とを
同一チップ上に集積した統合型のインテリジェントスイ
ッチデバイス、複数のデジタルおよびアナログ信号入力
・伝達回路等を一チップに集積した統合型の入力信号・
伝達ＩＣ、またはそれらデバイスやＩＣにマイクロコン
ピュータとの通信のためのシリアル通信回路等を集積し
た統合型のパワーＩＣを提供することを目的とする。
せず、より小さいチップ面積で高ＥＳＤ耐量および高サ
ージ耐量を具えた横型ＭＯＳＦＥＴを用いて構成され
る、複数のパワー半導体素子とその駆動制御回路等とを
同一チップ上に集積した統合型のインテリジェントスイ
ッチデバイス、複数のデジタルおよびアナログ信号入力
・伝達回路等を一チップに集積した統合型の入力信号・
伝達ＩＣ、またはそれらデバイスやＩＣにマイクロコン
ピュータとの通信のためのシリアル通信回路等を集積し
た統合型のパワーＩＣを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明者らは鋭意研究をおこなった。その内容につ
いて説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳ
ＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナー
ダイオード２３の素子領域面積に対するＥＳＤ耐量を求
める実験をおこなった。その結果を図１６に示す。な
お、基板、プロセス条件および素子耐圧は同一である。
また、ＥＳＤ耐量の測定条件として、主に日本国内にお
ける自動車用途で用いられる１５０ｐＦ−１５０Ωの条
件を用いて実施した。この自動車用途で要求されるＥＳ
Ｄ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯ
ＳＦＥＴ２１，２２に要求される実力耐量は２５ｋＶ以
上である。
め、本発明者らは鋭意研究をおこなった。その内容につ
いて説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳ
ＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナー
ダイオード２３の素子領域面積に対するＥＳＤ耐量を求
める実験をおこなった。その結果を図１６に示す。な
お、基板、プロセス条件および素子耐圧は同一である。
また、ＥＳＤ耐量の測定条件として、主に日本国内にお
ける自動車用途で用いられる１５０ｐＦ−１５０Ωの条
件を用いて実施した。この自動車用途で要求されるＥＳ
Ｄ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯ
ＳＦＥＴ２１，２２に要求される実力耐量は２５ｋＶ以
上である。
【００１２】従来、上述した要求を満たせない場合に
は、外付けディスクリート部品として保護コンデンサ、
ダイオードおよび抵抗等を追加することによって、前記
ＭＯＳＦＥＴ２１，２２等を備えたパワーＩＣ等が実用
化されている。その代わり、コストが増大するという不
利益がある。図１６からわかるように、ＭＯＳＦＥＴ２
１，２２を用いて上述したＥＳＤ耐量要求を満たすため
には、素子面積が十分大きい必要がある。特に、横型Ｍ
ＯＳＦＥＴ２１では、１０ｋＶのＥＳＤ耐量を達成する
ためには、１０ｍｍ2を超える大きな面積が必要であ
る。それに対して、縦型ツェナーダイオード２３では、
パッド電極レベルの０．２ｍｍ2の小さな素子面積で３
０ｋＶのＥＳＤ耐量を達成することができる。
は、外付けディスクリート部品として保護コンデンサ、
ダイオードおよび抵抗等を追加することによって、前記
ＭＯＳＦＥＴ２１，２２等を備えたパワーＩＣ等が実用
化されている。その代わり、コストが増大するという不
利益がある。図１６からわかるように、ＭＯＳＦＥＴ２
１，２２を用いて上述したＥＳＤ耐量要求を満たすため
には、素子面積が十分大きい必要がある。特に、横型Ｍ
ＯＳＦＥＴ２１では、１０ｋＶのＥＳＤ耐量を達成する
ためには、１０ｍｍ2を超える大きな面積が必要であ
る。それに対して、縦型ツェナーダイオード２３では、
パッド電極レベルの０．２ｍｍ2の小さな素子面積で３
０ｋＶのＥＳＤ耐量を達成することができる。
【００１３】横型ＭＯＳＦＥＴ２１においては、微細化
が進み、それによって単位面積あたりのオン抵抗が下が
り、６０Ｖ定格では１ｍΩｃｍ2まで発展してきてい
る。現在、自動車用途でもっとも多い数百ｍΩのオン抵
抗領域では、横型ＭＯＳＦＥＴ２１の素子面積は数ｍｍ
2程度で十分である。今後、ますますパワーＩＣに搭載
される素子面積が小さくなるため、ＥＳＤ耐量は下がる
傾向にある。今回、本発明者らは、横型ＭＯＳＦＥＴ２
１、縦型ＭＯＳＦＥＴ２２および縦型ツェナーダイオー
ド２３の素子面積に対するＥＳＤ耐量の関係を、データ
として同じ尺度で定量化した。それによって、横型ＭＯ
ＳＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナ
ーダイオード２３について、ＥＳＤ耐量の傾向と問題を
定量的に扱うことができるようになった。
が進み、それによって単位面積あたりのオン抵抗が下が
り、６０Ｖ定格では１ｍΩｃｍ2まで発展してきてい
る。現在、自動車用途でもっとも多い数百ｍΩのオン抵
抗領域では、横型ＭＯＳＦＥＴ２１の素子面積は数ｍｍ
2程度で十分である。今後、ますますパワーＩＣに搭載
される素子面積が小さくなるため、ＥＳＤ耐量は下がる
傾向にある。今回、本発明者らは、横型ＭＯＳＦＥＴ２
１、縦型ＭＯＳＦＥＴ２２および縦型ツェナーダイオー
ド２３の素子面積に対するＥＳＤ耐量の関係を、データ
として同じ尺度で定量化した。それによって、横型ＭＯ
ＳＦＥＴ２１、縦型ＭＯＳＦＥＴ２２および縦型ツェナ
ーダイオード２３について、ＥＳＤ耐量の傾向と問題を
定量的に扱うことができるようになった。
【００１４】図１６に、本発明にかかる６０Ｖ定格の横
型ＭＯＳＦＥＴ２４の試作実験結果を併せて示す。本発
明にかかる横型ＭＯＳＦＥＴ２４は、６０Ｖ定格の縦型
ツェナーダイオード２３を備えている。この縦型ツェナ
ーダイオード２３の素子面積は０．３ｍｍ2であり、こ
れを横型ＭＯＳＦＥＴ２１のドレイン・ソース電極およ
びパッド直下に埋め込んだだけで、横型ＭＯＳＦＥＴ２
１の素子面積が１ｍｍ 2以下レベルと小さいにもかかわ
らず、縦型ＭＯＳＦＥＴ２２を上回る３０ｋＶ以上（測
定装置の限界値）のＥＳＤ耐量を確保することができ
た。その際、縦型バイポーラトランジスタのベースとエ
ミッタをショートさせた構造（寄生構造としては縦型ツ
ェナーダイオードと等価）についても比較実験をおこな
ったところ、この構造がもっとも効果的にＥＳＤ耐量を
確保できることが判明した。
型ＭＯＳＦＥＴ２４の試作実験結果を併せて示す。本発
明にかかる横型ＭＯＳＦＥＴ２４は、６０Ｖ定格の縦型
ツェナーダイオード２３を備えている。この縦型ツェナ
ーダイオード２３の素子面積は０．３ｍｍ2であり、こ
れを横型ＭＯＳＦＥＴ２１のドレイン・ソース電極およ
びパッド直下に埋め込んだだけで、横型ＭＯＳＦＥＴ２
１の素子面積が１ｍｍ 2以下レベルと小さいにもかかわ
らず、縦型ＭＯＳＦＥＴ２２を上回る３０ｋＶ以上（測
定装置の限界値）のＥＳＤ耐量を確保することができ
た。その際、縦型バイポーラトランジスタのベースとエ
ミッタをショートさせた構造（寄生構造としては縦型ツ
ェナーダイオードと等価）についても比較実験をおこな
ったところ、この構造がもっとも効果的にＥＳＤ耐量を
確保できることが判明した。
【００１５】また、本発明者らは、より高不純物濃度の
第１導電型半導体基板（エピ）とその裏面に、より高濃
度の半導体基板（サブ）を備えた０．１ｍｍ2の６０〜
１２０Ｖ定格の縦型ツェナーダイオードについて、基板
エピ、サブの濃度と厚さの条件を変えて、ＥＳＤ想定の
大電流を通電した際のツェナーダイオードの動作抵抗と
ＥＳＤ耐量の関係について調べた。その結果を図１７に
示す。図１７より明らかなように、面積が同じであれ
ば、ツェナーダイオードの動作抵抗が小さいほどＥＳＤ
耐量が大きいことがわかった。
第１導電型半導体基板（エピ）とその裏面に、より高濃
度の半導体基板（サブ）を備えた０．１ｍｍ2の６０〜
１２０Ｖ定格の縦型ツェナーダイオードについて、基板
エピ、サブの濃度と厚さの条件を変えて、ＥＳＤ想定の
大電流を通電した際のツェナーダイオードの動作抵抗と
ＥＳＤ耐量の関係について調べた。その結果を図１７に
示す。図１７より明らかなように、面積が同じであれ
ば、ツェナーダイオードの動作抵抗が小さいほどＥＳＤ
耐量が大きいことがわかった。
【００１６】また、図１７より、ＥＳＤ耐量を１０ｋＶ
以上にするためには、ツェナーダイオードの動作抵抗を
１Ω以下にする必要があり、またＥＳＤ耐量を１ｋＶ以
上にするには、ツェナーダイオードの動作抵抗を８Ω以
下にする必要があることがわかった。これより、ＥＳＤ
耐量を高くするためには、耐圧定格を保ちながら、より
高不純物濃度基板を用い、より高不純物濃度の拡散を形
成し、リーチスルーまたはパンチスルーの条件に設定す
ることが有効であると推定される。上述した結果に基づ
いて、ＥＳＤ耐量が１ｋＶ以上で、動作抵抗が８Ω以下
を狙い、パッド面積と同程度である０．１ｍｍ2の素子
面積で達成する４０Ｖ定格以上を想定した半導体基板の
抵抗率とリーチスルー、パンチスルーの耐圧降伏条件
は、第１導電型半導体基板の抵抗率とすれば約０．３Ω
ｃｍ〜１０Ωｃｍの範囲となる。
以上にするためには、ツェナーダイオードの動作抵抗を
１Ω以下にする必要があり、またＥＳＤ耐量を１ｋＶ以
上にするには、ツェナーダイオードの動作抵抗を８Ω以
下にする必要があることがわかった。これより、ＥＳＤ
耐量を高くするためには、耐圧定格を保ちながら、より
高不純物濃度基板を用い、より高不純物濃度の拡散を形
成し、リーチスルーまたはパンチスルーの条件に設定す
ることが有効であると推定される。上述した結果に基づ
いて、ＥＳＤ耐量が１ｋＶ以上で、動作抵抗が８Ω以下
を狙い、パッド面積と同程度である０．１ｍｍ2の素子
面積で達成する４０Ｖ定格以上を想定した半導体基板の
抵抗率とリーチスルー、パンチスルーの耐圧降伏条件
は、第１導電型半導体基板の抵抗率とすれば約０．３Ω
ｃｍ〜１０Ωｃｍの範囲となる。
【００１７】さらには、図１８に示すように、横型ＭＯ
ＳＦＥＴの保護素子として、ベースとエミッタがショー
トした構造の縦型バイポーラトランジスタを用いると、
縦型ツェナーダイオードを用いた場合に比べて、ＥＳＤ
印加時の電圧制限をより効果的におこなうことが可能で
ある。図１８において、横型ＭＯＳＦＥＴの耐圧降伏動
作、横型ツェナーダイオードの耐圧降伏動作、縦型ツェ
ナーダイオードの耐圧降伏動作および縦型バイポーラト
ランジスタの２次降伏動作をそれぞれ符合３１、３５、
３６および３７として示す。
ＳＦＥＴの保護素子として、ベースとエミッタがショー
トした構造の縦型バイポーラトランジスタを用いると、
縦型ツェナーダイオードを用いた場合に比べて、ＥＳＤ
印加時の電圧制限をより効果的におこなうことが可能で
ある。図１８において、横型ＭＯＳＦＥＴの耐圧降伏動
作、横型ツェナーダイオードの耐圧降伏動作、縦型ツェ
ナーダイオードの耐圧降伏動作および縦型バイポーラト
ランジスタの２次降伏動作をそれぞれ符合３１、３５、
３６および３７として示す。
【００１８】また、図１８において、符号３２および３
３はそれぞれ横型ＭＯＳＦＥＴの耐圧および破壊耐圧で
あり、符号３４は縦型サージ吸収素子の耐圧であり、符
号３８は縦型バイポーラトランジスタがオンするときの
動作電流である。また、より高不純物濃度の第１導電型
半導体基板（エピ）とより高濃度の半導体基板（サブ）
を用いることは、統合型のパワーＩＣが抱える問題の一
つである横方向の寄生バイポーラ、サイリスタ動作を回
避するのに有効である。
３はそれぞれ横型ＭＯＳＦＥＴの耐圧および破壊耐圧で
あり、符号３４は縦型サージ吸収素子の耐圧であり、符
号３８は縦型バイポーラトランジスタがオンするときの
動作電流である。また、より高不純物濃度の第１導電型
半導体基板（エピ）とより高濃度の半導体基板（サブ）
を用いることは、統合型のパワーＩＣが抱える問題の一
つである横方向の寄生バイポーラ、サイリスタ動作を回
避するのに有効である。
【００１９】本発明は、上記知見に基づきなされたもの
であり、表面電極によりベースとエミッタをショート
し、かつ半導体基板をコレクタとする縦型バイポーラト
ランジスタの前記表面電極と、横型ＭＯＳＦＥＴのソー
ス電極またはドレイン電極とを金属電極配線により電気
的に接続することを特徴とする。また、本発明は、表面
電極によりベースとエミッタをショートし、かつ半導体
基板をコレクタとする縦型バイポーラトランジスタの前
記表面電極と、横型ＭＯＳＦＥＴのゲート電極とを導電
型半導体抵抗により電気的に接続することを特徴とす
る。
であり、表面電極によりベースとエミッタをショート
し、かつ半導体基板をコレクタとする縦型バイポーラト
ランジスタの前記表面電極と、横型ＭＯＳＦＥＴのソー
ス電極またはドレイン電極とを金属電極配線により電気
的に接続することを特徴とする。また、本発明は、表面
電極によりベースとエミッタをショートし、かつ半導体
基板をコレクタとする縦型バイポーラトランジスタの前
記表面電極と、横型ＭＯＳＦＥＴのゲート電極とを導電
型半導体抵抗により電気的に接続することを特徴とす
る。
【００２０】いずれの発明によっても、通常のＭＯＳＦ
ＥＴ動作では縦型ツェナーダイオードとして働き、なん
ら動作に影響を与えないが、高ＥＳＤ電圧や高サージ電
圧が印加されたときには、縦型バイポーラトランジスタ
が動作して、ＥＳＤおよびサージエネルギーが吸収され
るとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以
下の電圧に制限される。
ＥＴ動作では縦型ツェナーダイオードとして働き、なん
ら動作に影響を与えないが、高ＥＳＤ電圧や高サージ電
圧が印加されたときには、縦型バイポーラトランジスタ
が動作して、ＥＳＤおよびサージエネルギーが吸収され
るとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以
下の電圧に制限される。
【００２１】また、ベースとエミッタがショートした縦
型バイポーラトランジスタに代えて、縦型ツェナーダイ
オードを設けてもよい。この場合には、ツェナー電圧を
横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に設定し、ツェ
ナー動作抵抗が十分低くなるような構造とすることによ
り、高ＥＳＤ耐量および高サージ耐量が得られる。
型バイポーラトランジスタに代えて、縦型ツェナーダイ
オードを設けてもよい。この場合には、ツェナー電圧を
横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に設定し、ツェ
ナー動作抵抗が十分低くなるような構造とすることによ
り、高ＥＳＤ耐量および高サージ耐量が得られる。
【００２２】
【発明の実施の形態】実施の形態１．本発明の実施の形
態１にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サ
ージ吸収素子とを、特別な素子分離構造を形成せずに、
同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイ
ン電極またはソース電極と縦型サージ吸収素子の表面電
極とを金属電極配線により電気的に接続した構成となっ
ている。以下、具体的に実施例１〜６を挙げ、図面を参
照しつつ説明する。なお、実施例２〜６において、実施
例１と同じ構成については、実施例１と同一の符号を付
して説明を省略する。
態１にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サ
ージ吸収素子とを、特別な素子分離構造を形成せずに、
同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイ
ン電極またはソース電極と縦型サージ吸収素子の表面電
極とを金属電極配線により電気的に接続した構成となっ
ている。以下、具体的に実施例１〜６を挙げ、図面を参
照しつつ説明する。なお、実施例２〜６において、実施
例１と同じ構成については、実施例１と同一の符号を付
して説明を省略する。
【００２３】［実施例１］図１は、実施例１の半導体装
置の要部の構成を示す断面図である。図１に示すよう
に、高不純物濃度のＰ型半導体基板４４上に、それより
も不純物濃度が低いＰ型半導体よりなるエピタキシャル
成長層４３が設けられている。このＰ型エピタキシャル
成長層４３の表面層には、Ｎ型半導体よりなる第１のＮ
ウェル領域４１とＮ型半導体よりなる第２のＮウェル領
域４２とが、互いに接触した状態で設けられている。第
１のＮウェル領域４１にはパワー半導体素子として横型
ＭＯＳＦＥＴが形成されている。第２のＮウェル領域４
２には縦型サージ吸収素子として縦型ＰＮＰバイポーラ
トランジスタが形成されている。図１に、縦型ＰＮＰバ
イポーラトランジスタの回路図を、符号５８を付して示
す。これら横型ＭＯＳＦＥＴと縦型ＰＮＰバイポーラト
ランジスタ５８とは、ＬＯＣＯＳ酸化膜を介して素子分
離されている。
置の要部の構成を示す断面図である。図１に示すよう
に、高不純物濃度のＰ型半導体基板４４上に、それより
も不純物濃度が低いＰ型半導体よりなるエピタキシャル
成長層４３が設けられている。このＰ型エピタキシャル
成長層４３の表面層には、Ｎ型半導体よりなる第１のＮ
ウェル領域４１とＮ型半導体よりなる第２のＮウェル領
域４２とが、互いに接触した状態で設けられている。第
１のＮウェル領域４１にはパワー半導体素子として横型
ＭＯＳＦＥＴが形成されている。第２のＮウェル領域４
２には縦型サージ吸収素子として縦型ＰＮＰバイポーラ
トランジスタが形成されている。図１に、縦型ＰＮＰバ
イポーラトランジスタの回路図を、符号５８を付して示
す。これら横型ＭＯＳＦＥＴと縦型ＰＮＰバイポーラト
ランジスタ５８とは、ＬＯＣＯＳ酸化膜を介して素子分
離されている。
【００２４】第１のＮウェル領域４１の表面層の一部に
は、Ｐ型半導体よりなるＰウェル領域４９が設けられて
いる。Ｐウェル領域４９の表面層には、高不純物濃度の
Ｐ型半導体領域５１およびこれに接触するＮ型半導体よ
りなるソース領域５９と、Ｎ型半導体よりなる拡張ドレ
イン領域５０とが、離れて設けられている。Ｐウェル領
域４９の、ソース領域５９と拡張ドレイン領域５０との
間の領域、すなわちチャネル領域の表面には、ゲート酸
化膜を介してゲート電極６１が形成されている。ドレイ
ン電極５２は、拡張ドレイン領域５０内のドレイン領域
６０に接触して基板表面に設けられている。ソース電極
５３はソース領域５９に接触して基板表面に設けられて
いる。
は、Ｐ型半導体よりなるＰウェル領域４９が設けられて
いる。Ｐウェル領域４９の表面層には、高不純物濃度の
Ｐ型半導体領域５１およびこれに接触するＮ型半導体よ
りなるソース領域５９と、Ｎ型半導体よりなる拡張ドレ
イン領域５０とが、離れて設けられている。Ｐウェル領
域４９の、ソース領域５９と拡張ドレイン領域５０との
間の領域、すなわちチャネル領域の表面には、ゲート酸
化膜を介してゲート電極６１が形成されている。ドレイ
ン電極５２は、拡張ドレイン領域５０内のドレイン領域
６０に接触して基板表面に設けられている。ソース電極
５３はソース領域５９に接触して基板表面に設けられて
いる。
【００２５】第２のＮウェル領域４２の表面層には、Ｎ
型半導体よりなるベース領域４６と、Ｐ型半導体よりな
るエミッタ領域４７が設けられている。これらベース領
域４６とエミッタ領域４７、および基板をコレクタ領域
として、縦型ＰＮＰバイポーラトランジスタ５８が構成
されている。この縦型ＰＮＰバイポーラトランジスタ５
８の基板表面に形成された表面電極４８は、ベース領域
４６とエミッタ領域４７の両方に接触している。つま
り、縦型ＰＮＰバイポーラトランジスタ５８は、ベース
とエミッタをショートさせた構造となっている。表面電
極４８は、横型ＭＯＳＦＥＴのドレイン電極５２に金属
電極配線５４を介して電気的に接続されている。表面電
極４８およびドレイン電極５２には、たとえば電源電位
が印加される。また、基板裏面に設けられた裏面電極４
５には、たとえば接地電位が印加される。
型半導体よりなるベース領域４６と、Ｐ型半導体よりな
るエミッタ領域４７が設けられている。これらベース領
域４６とエミッタ領域４７、および基板をコレクタ領域
として、縦型ＰＮＰバイポーラトランジスタ５８が構成
されている。この縦型ＰＮＰバイポーラトランジスタ５
８の基板表面に形成された表面電極４８は、ベース領域
４６とエミッタ領域４７の両方に接触している。つま
り、縦型ＰＮＰバイポーラトランジスタ５８は、ベース
とエミッタをショートさせた構造となっている。表面電
極４８は、横型ＭＯＳＦＥＴのドレイン電極５２に金属
電極配線５４を介して電気的に接続されている。表面電
極４８およびドレイン電極５２には、たとえば電源電位
が印加される。また、基板裏面に設けられた裏面電極４
５には、たとえば接地電位が印加される。
【００２６】上述した構成の半導体装置では、図１に示
すように、Ｐ型エピタキシャル成長層４３と第１のＮウ
ェル領域４１とのＰＮ接合面には、第１の縦型ツェナー
ダイオード５５が構成される。また、Ｐ型エピタキシャ
ル成長層４３と第２のＮウェル領域４２とのＰＮ接合面
には、第２の縦型ツェナーダイオード５６が構成され
る。さらに、Ｐウェル領域４９と第１のＮウェル領域４
１とのＰＮ接合面には、寄生ダイオード５７が構成され
る。
すように、Ｐ型エピタキシャル成長層４３と第１のＮウ
ェル領域４１とのＰＮ接合面には、第１の縦型ツェナー
ダイオード５５が構成される。また、Ｐ型エピタキシャ
ル成長層４３と第２のＮウェル領域４２とのＰＮ接合面
には、第２の縦型ツェナーダイオード５６が構成され
る。さらに、Ｐウェル領域４９と第１のＮウェル領域４
１とのＰＮ接合面には、寄生ダイオード５７が構成され
る。
【００２７】［実施例２］図２は、実施例２の半導体装
置の要部の構成を示す断面図である。図２に示すよう
に、実施例２の半導体装置では、Ｐウェル領域４９がド
レイン領域６０まで伸びていない。また、実施例２の半
導体装置では、図１において符号５０で示した拡張ドレ
イン領域がない。
置の要部の構成を示す断面図である。図２に示すよう
に、実施例２の半導体装置では、Ｐウェル領域４９がド
レイン領域６０まで伸びていない。また、実施例２の半
導体装置では、図１において符号５０で示した拡張ドレ
イン領域がない。
【００２８】［実施例３］図３は、実施例３の半導体装
置の要部の構成を示す断面図である。図３に示すよう
に、実施例３の半導体装置では、縦型サージ吸収素子と
して縦型ツェナーダイオード５６が用いられており、図
１において符号５８で示した縦型バイポーラトランジス
タは存在しない。したがって、実施例３では、図１にお
いてそれぞれ符号４６および符号４７で示したベース領
域およびエミッタ領域はない。その代わり、第２のＮウ
ェル領域４２内において、表面電極４８の下には高不純
物濃度のＮ型半導体領域６２が設けられている。
置の要部の構成を示す断面図である。図３に示すよう
に、実施例３の半導体装置では、縦型サージ吸収素子と
して縦型ツェナーダイオード５６が用いられており、図
１において符号５８で示した縦型バイポーラトランジス
タは存在しない。したがって、実施例３では、図１にお
いてそれぞれ符号４６および符号４７で示したベース領
域およびエミッタ領域はない。その代わり、第２のＮウ
ェル領域４２内において、表面電極４８の下には高不純
物濃度のＮ型半導体領域６２が設けられている。
【００２９】このＮ型半導体領域６２は、これよりも不
純物濃度が高いＮ型半導体領域６３を介して、表面電極
４８に電気的に接続されている。図３において、符号６
４は、Ｎ型半導体領域６２の拡散抵抗を表したものであ
る。また、実施例３では、実施例２と同様に、拡張ドレ
イン領域５０がなく、Ｐウェル領域４９はドレイン領域
６０まで伸びていない。
純物濃度が高いＮ型半導体領域６３を介して、表面電極
４８に電気的に接続されている。図３において、符号６
４は、Ｎ型半導体領域６２の拡散抵抗を表したものであ
る。また、実施例３では、実施例２と同様に、拡張ドレ
イン領域５０がなく、Ｐウェル領域４９はドレイン領域
６０まで伸びていない。
【００３０】上述した実施例１〜３の構造によれば、第
１のＮウェル領域４１と第２のＮウェル領域４２とが接
触しているため、縦型サージ吸収素子を内蔵する横型Ｍ
ＯＳＦＥＴの平面サイズが小さくなるという利点があ
る。
１のＮウェル領域４１と第２のＮウェル領域４２とが接
触しているため、縦型サージ吸収素子を内蔵する横型Ｍ
ＯＳＦＥＴの平面サイズが小さくなるという利点があ
る。
【００３１】［実施例４］図４は、実施例４の半導体装
置の要部の構成を示す断面図である。図４に示すよう
に、実施例４の半導体装置では、第１のＮウェル領域４
１と第２のＮウェル領域４２とは接触していない。すな
わち、第２のＮウェル領域４２は、第１のＮウェル領域
４１から離れて形成されている。
置の要部の構成を示す断面図である。図４に示すよう
に、実施例４の半導体装置では、第１のＮウェル領域４
１と第２のＮウェル領域４２とは接触していない。すな
わち、第２のＮウェル領域４２は、第１のＮウェル領域
４１から離れて形成されている。
【００３２】［実施例５］図５は、実施例５の半導体装
置の要部の構成を示す断面図である。図５に示すよう
に、実施例５の半導体装置では、縦型サージ吸収素子と
して縦型ＮＰＮバイポーラトランジスタ（回路図を符号
８８で示す）が用いられている。また、実施例５では、
高不純物濃度のＮ型半導体基板７４上に、それよりも不
純物濃度が低いＮ型半導体よりなるエピタキシャル成長
層７３が設けられている。
置の要部の構成を示す断面図である。図５に示すよう
に、実施例５の半導体装置では、縦型サージ吸収素子と
して縦型ＮＰＮバイポーラトランジスタ（回路図を符号
８８で示す）が用いられている。また、実施例５では、
高不純物濃度のＮ型半導体基板７４上に、それよりも不
純物濃度が低いＮ型半導体よりなるエピタキシャル成長
層７３が設けられている。
【００３３】このＮ型エピタキシャル成長層７３の表面
層に、実施例１と同様に、Ｐウェル領域４９が形成され
ており、そのＰウェル領域４９内に、Ｎ型拡張ドレイン
領域５０、ドレイン領域６０、ドレイン電極５２、Ｐ型
半導体領域５１、ソース領域５９、ソース電極５３、ゲ
ート酸化膜およびゲート電極６１からなる横型ＭＯＳＦ
ＥＴが形成されている。
層に、実施例１と同様に、Ｐウェル領域４９が形成され
ており、そのＰウェル領域４９内に、Ｎ型拡張ドレイン
領域５０、ドレイン領域６０、ドレイン電極５２、Ｐ型
半導体領域５１、ソース領域５９、ソース電極５３、ゲ
ート酸化膜およびゲート電極６１からなる横型ＭＯＳＦ
ＥＴが形成されている。
【００３４】縦型ＮＰＮバイポーラトランジスタ８８
は、Ｎ型エピタキシャル成長層７３の表面層に形成され
たＰ型半導体よりなる第２のＰウェル領域７２（これと
区別するため、前記Ｐウェル領域４９を第１のＰウェル
領域４９とする）内に形成されている。すなわち、第２
のＰウェル領域７２の表面層には、Ｐ型半導体よりなる
ベース領域７６と、Ｎ型半導体よりなるエミッタ領域７
７が設けられている。これらベース領域７６とエミッタ
領域７７、および基板をコレクタ領域として、縦型ＮＰ
Ｎバイポーラトランジスタ８８が構成されている。
は、Ｎ型エピタキシャル成長層７３の表面層に形成され
たＰ型半導体よりなる第２のＰウェル領域７２（これと
区別するため、前記Ｐウェル領域４９を第１のＰウェル
領域４９とする）内に形成されている。すなわち、第２
のＰウェル領域７２の表面層には、Ｐ型半導体よりなる
ベース領域７６と、Ｎ型半導体よりなるエミッタ領域７
７が設けられている。これらベース領域７６とエミッタ
領域７７、および基板をコレクタ領域として、縦型ＮＰ
Ｎバイポーラトランジスタ８８が構成されている。
【００３５】ベース領域７６とエミッタ領域７７とは、
表面電極４８によりショートしている。表面電極４８
は、横型ＭＯＳＦＥＴのソース電極５３に金属電極配線
５４を介して電気的に接続されている。表面電極４８お
よびソース電極５３には、たとえば接地電位が印加され
る。また、裏面電極４５には、たとえば電源電位または
ドレイン電位が印加される。
表面電極４８によりショートしている。表面電極４８
は、横型ＭＯＳＦＥＴのソース電極５３に金属電極配線
５４を介して電気的に接続されている。表面電極４８お
よびソース電極５３には、たとえば接地電位が印加され
る。また、裏面電極４５には、たとえば電源電位または
ドレイン電位が印加される。
【００３６】実施例５では、第２のＰウェル領域７２と
Ｎ型エピタキシャル成長層７３とのＰＮ接合面に、縦型
ツェナーダイオード８６が構成される。また、第１のＰ
ウェル領域４９とＮ型エピタキシャル成長層７３とのＰ
Ｎ接合面に、寄生ダイオード５７が構成される。なお、
Ｎ型の半導体基板を用いた場合に、実施例３のように縦
型サージ吸収素子として縦型ツェナーダイオードを用い
た構成としてもよい。。
Ｎ型エピタキシャル成長層７３とのＰＮ接合面に、縦型
ツェナーダイオード８６が構成される。また、第１のＰ
ウェル領域４９とＮ型エピタキシャル成長層７３とのＰ
Ｎ接合面に、寄生ダイオード５７が構成される。なお、
Ｎ型の半導体基板を用いた場合に、実施例３のように縦
型サージ吸収素子として縦型ツェナーダイオードを用い
た構成としてもよい。。
【００３７】［実施例６］図６は、実施例６の半導体装
置の要部の構成を示す断面図である。図６に示すよう
に、実施例６の半導体装置では、第２のＮウェル領域４
２が、第１のＮウェル領域４１に接触せずに、離れて形
成されているとともに、縦型サージ吸収素子として縦型
ツェナーダイオード５６が用いられている。したがっ
て、実施例６では、図１において符号５８で示した縦型
バイポーラトランジスタは存在しないため、図１におい
てそれぞれ符号４６および符号４７で示したベース領域
およびエミッタ領域はない。その代わり、実施例４と同
様に、第２のＮウェル領域４２内には、高不純物濃度の
Ｎ型半導体領域６２が設けられており、このＮ型半導体
領域６２が、これよりも不純物濃度が高いＮ型半導体領
域６３を介して、表面電極４８に電気的に接続されてい
る。図６において、符号６４は、Ｎ型半導体領域６２の
拡散抵抗を表したものである。
置の要部の構成を示す断面図である。図６に示すよう
に、実施例６の半導体装置では、第２のＮウェル領域４
２が、第１のＮウェル領域４１に接触せずに、離れて形
成されているとともに、縦型サージ吸収素子として縦型
ツェナーダイオード５６が用いられている。したがっ
て、実施例６では、図１において符号５８で示した縦型
バイポーラトランジスタは存在しないため、図１におい
てそれぞれ符号４６および符号４７で示したベース領域
およびエミッタ領域はない。その代わり、実施例４と同
様に、第２のＮウェル領域４２内には、高不純物濃度の
Ｎ型半導体領域６２が設けられており、このＮ型半導体
領域６２が、これよりも不純物濃度が高いＮ型半導体領
域６３を介して、表面電極４８に電気的に接続されてい
る。図６において、符号６４は、Ｎ型半導体領域６２の
拡散抵抗を表したものである。
【００３８】上述したように、縦型サージ吸収素子が形
成される側のウェル領域と横型ＭＯＳＦＥＴが形成され
る側のウェル領域とを分離させた場合には、ＥＳＤ印加
時における縦型サージ吸収素子動作時にも横型ＭＯＳＦ
ＥＴ側のウェル領域内への横方向に拡散するキャリアの
注入を抑制し、より横型ＭＯＳＦＥＴへのＥＳＤ印加時
の影響をなくすことができる。したがって、縦型サージ
吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥ
Ｔが形成される側のウェル領域とを接触させた構造（実
施例１〜３）と、分離した構造（実施例４〜６）のいず
れかを、チップ面積をより小さくするか、ＥＳＤ耐量を
どこまで必要とするかということを判断して選べばよ
い。
成される側のウェル領域と横型ＭＯＳＦＥＴが形成され
る側のウェル領域とを分離させた場合には、ＥＳＤ印加
時における縦型サージ吸収素子動作時にも横型ＭＯＳＦ
ＥＴ側のウェル領域内への横方向に拡散するキャリアの
注入を抑制し、より横型ＭＯＳＦＥＴへのＥＳＤ印加時
の影響をなくすことができる。したがって、縦型サージ
吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥ
Ｔが形成される側のウェル領域とを接触させた構造（実
施例１〜３）と、分離した構造（実施例４〜６）のいず
れかを、チップ面積をより小さくするか、ＥＳＤ耐量を
どこまで必要とするかということを判断して選べばよ
い。
【００３９】上述した実施例１〜４において前記縦型Ｐ
ＮＰバイポーラトランジスタ５８および縦型ツェナーダ
イオード５６の降伏耐圧を決める条件は、第２のＮウェ
ル領域４２の接合深さおよび不純物濃度と、Ｐ型エピタ
キシャル成長層４３の抵抗率および厚さとの関係に基づ
いて決まる。同様に、実施例５においては、前記縦型Ｎ
ＰＮバイポーラトランジスタ８８および縦型ツェナーダ
イオード８６の降伏耐圧を決める条件は、第２のＰウェ
ル領域７２の接合深さおよび不純物濃度と、Ｎ型エピタ
キシャル成長層７３の抵抗率および厚さとの関係に基づ
いて決まる。いずれの例でも、Ｐ型半導体基板４４また
はＮ型半導体基板７４との間でパンチスルーまたはリー
チスルーが起こるような条件とすれば、動作抵抗が下が
り、単位面積あたりのＥＳＤ耐量がより向上する（図１
７参照）。
ＮＰバイポーラトランジスタ５８および縦型ツェナーダ
イオード５６の降伏耐圧を決める条件は、第２のＮウェ
ル領域４２の接合深さおよび不純物濃度と、Ｐ型エピタ
キシャル成長層４３の抵抗率および厚さとの関係に基づ
いて決まる。同様に、実施例５においては、前記縦型Ｎ
ＰＮバイポーラトランジスタ８８および縦型ツェナーダ
イオード８６の降伏耐圧を決める条件は、第２のＰウェ
ル領域７２の接合深さおよび不純物濃度と、Ｎ型エピタ
キシャル成長層７３の抵抗率および厚さとの関係に基づ
いて決まる。いずれの例でも、Ｐ型半導体基板４４また
はＮ型半導体基板７４との間でパンチスルーまたはリー
チスルーが起こるような条件とすれば、動作抵抗が下が
り、単位面積あたりのＥＳＤ耐量がより向上する（図１
７参照）。
【００４０】具体的には、前記縦型ＰＮＰバイポーラト
ランジスタ５８および前記第２の縦型ツェナーダイオー
ド５６の降伏耐圧は、横型ＭＯＳＦＥＴが形成されてい
る第１のＮウェル領域４１とＰ型エピタキシャル成長層
４３との接合降伏耐圧以下である。また、前記縦型ＮＰ
Ｎバイポーラトランジスタ８８および前記縦型ツェナー
ダイオード８６の降伏耐圧は、横型ＭＯＳＦＥＴが形成
されているＰウェル領域４９とＮ型エピタキシャル成長
層７３との接合降伏耐圧以下である。そして、Ｐ型エピ
タキシャル成長層４３またはＮ型エピタキシャル成長層
７３の抵抗率は０．３〜１０Ωｃｍであり、Ｐ型半導体
基板４４またはＮ型半導体基板７４の抵抗率は０．１Ω
ｃｍ以下である。
ランジスタ５８および前記第２の縦型ツェナーダイオー
ド５６の降伏耐圧は、横型ＭＯＳＦＥＴが形成されてい
る第１のＮウェル領域４１とＰ型エピタキシャル成長層
４３との接合降伏耐圧以下である。また、前記縦型ＮＰ
Ｎバイポーラトランジスタ８８および前記縦型ツェナー
ダイオード８６の降伏耐圧は、横型ＭＯＳＦＥＴが形成
されているＰウェル領域４９とＮ型エピタキシャル成長
層７３との接合降伏耐圧以下である。そして、Ｐ型エピ
タキシャル成長層４３またはＮ型エピタキシャル成長層
７３の抵抗率は０．３〜１０Ωｃｍであり、Ｐ型半導体
基板４４またはＮ型半導体基板７４の抵抗率は０．１Ω
ｃｍ以下である。
【００４１】図７は、実施例１〜６の半導体装置におい
て、チップレイアウトにおける無駄をもっとも回避する
ことができる配置例を示す図であり、同図（ａ）は平面
レイアウト図、（ｂ）および（ｃ）は（ａ）のＡ−Ａ線
における断面構造の要部を模式的に示す図である。図７
（ａ）に示すように、横型ＭＯＳＦＥＴ９１では、通
常、ドレイン電極およびソース電極をそれぞれパッド領
域まで配線するための電極配線９２，９３とワイヤーボ
ンディングパッド９４，９５の領域が必要となる。これ
ら電極配線９２，９３の直下またはワイヤーボンディン
グパッド９４，９５の領域の直下に、上述した構成の縦
型サージ吸収素子を形成することにより、チップ面積全
体に対するサージ吸収素子面積の割合を小さくすること
ができる。図７（ｂ）は、たとえば実施例１の断面図で
あり、図７（ｃ）はたとえば実施例４の断面図である。
て、チップレイアウトにおける無駄をもっとも回避する
ことができる配置例を示す図であり、同図（ａ）は平面
レイアウト図、（ｂ）および（ｃ）は（ａ）のＡ−Ａ線
における断面構造の要部を模式的に示す図である。図７
（ａ）に示すように、横型ＭＯＳＦＥＴ９１では、通
常、ドレイン電極およびソース電極をそれぞれパッド領
域まで配線するための電極配線９２，９３とワイヤーボ
ンディングパッド９４，９５の領域が必要となる。これ
ら電極配線９２，９３の直下またはワイヤーボンディン
グパッド９４，９５の領域の直下に、上述した構成の縦
型サージ吸収素子を形成することにより、チップ面積全
体に対するサージ吸収素子面積の割合を小さくすること
ができる。図７（ｂ）は、たとえば実施例１の断面図で
あり、図７（ｃ）はたとえば実施例４の断面図である。
【００４２】上述した実施の形態１によれば、縦型サー
ジ吸収素子として縦型バイポーラトランジスタ５８，８
８を用いた場合、高ＥＳＤ電圧や高サージ電圧が印加さ
れると、縦型バイポーラトランジスタ５８，８８が動作
して、ＥＳＤおよびサージエネルギーを吸収するととも
に、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧
に制限するため、横型ＭＯＳＦＥＴの破壊を防ぐことが
できる。通常のＭＯＳＦＥＴ動作時には、縦型バイポー
ラトランジスタ５８，８８は縦型ツェナーダイオード５
６，８６として働くため、動作になんら影響を与えな
い。縦型サージ吸収素子として縦型ツェナーダイオード
５６を用いた場合も同様に、高ＥＳＤ電圧や高サージ電
圧が印加されたときに、ＥＳＤおよびサージエネルギー
を吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降
伏耐圧以下の電圧に制限するため、横型ＭＯＳＦＥＴの
破壊を防ぐことができる。また、横方向の寄生動作を誘
発しない縦型サージ吸収素子は、従来の横型サージ吸収
素子よりも十分小さい素子領域で安定して高ＥＳＤ耐
量、高サージ耐量が得られるため、チップ面積を小さく
することができる。
ジ吸収素子として縦型バイポーラトランジスタ５８，８
８を用いた場合、高ＥＳＤ電圧や高サージ電圧が印加さ
れると、縦型バイポーラトランジスタ５８，８８が動作
して、ＥＳＤおよびサージエネルギーを吸収するととも
に、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧
に制限するため、横型ＭＯＳＦＥＴの破壊を防ぐことが
できる。通常のＭＯＳＦＥＴ動作時には、縦型バイポー
ラトランジスタ５８，８８は縦型ツェナーダイオード５
６，８６として働くため、動作になんら影響を与えな
い。縦型サージ吸収素子として縦型ツェナーダイオード
５６を用いた場合も同様に、高ＥＳＤ電圧や高サージ電
圧が印加されたときに、ＥＳＤおよびサージエネルギー
を吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降
伏耐圧以下の電圧に制限するため、横型ＭＯＳＦＥＴの
破壊を防ぐことができる。また、横方向の寄生動作を誘
発しない縦型サージ吸収素子は、従来の横型サージ吸収
素子よりも十分小さい素子領域で安定して高ＥＳＤ耐
量、高サージ耐量が得られるため、チップ面積を小さく
することができる。
【００４３】実施の形態２．本発明の実施の形態２にか
かる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収
素子とを、特別な素子分離構造を形成せずに、同一半導
体基板上に形成し、横型ＭＯＳＦＥＴのゲート電極と縦
型サージ吸収素子の表面電極とを導電型半導体抵抗を介
して電気的に接続した構成となっている。以下、具体的
に実施例７〜９を挙げ、図面を参照しつつ説明する。な
お、実施例８〜９において、実施例７と同じ構成につい
ては、実施例７と同一の符号を付して説明を省略する。
かる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収
素子とを、特別な素子分離構造を形成せずに、同一半導
体基板上に形成し、横型ＭＯＳＦＥＴのゲート電極と縦
型サージ吸収素子の表面電極とを導電型半導体抵抗を介
して電気的に接続した構成となっている。以下、具体的
に実施例７〜９を挙げ、図面を参照しつつ説明する。な
お、実施例８〜９において、実施例７と同じ構成につい
ては、実施例７と同一の符号を付して説明を省略する。
【００４４】［実施例７］図８は、実施例７の半導体装
置の要部の構成を示す断面図であり、図９は、図８に示
す半導体装置の等価回路図である。図８に示すように、
高不純物濃度のＰ型半導体基板１４４上に、それよりも
不純物濃度が低いＰ型半導体よりなるエピタキシャル成
長層１４３が設けられている。このＰ型エピタキシャル
成長層１４３の表面層には、Ｎ型半導体よりなる第１の
Ｎウェル領域１４１とＮ型半導体よりなる第２のＮウェ
ル領域１４２とが離れて設けられている。
置の要部の構成を示す断面図であり、図９は、図８に示
す半導体装置の等価回路図である。図８に示すように、
高不純物濃度のＰ型半導体基板１４４上に、それよりも
不純物濃度が低いＰ型半導体よりなるエピタキシャル成
長層１４３が設けられている。このＰ型エピタキシャル
成長層１４３の表面層には、Ｎ型半導体よりなる第１の
Ｎウェル領域１４１とＮ型半導体よりなる第２のＮウェ
ル領域１４２とが離れて設けられている。
【００４５】第１のＮウェル領域１４１には横型ＭＯＳ
ＦＥＴよりなるＣＭＯＳ回路１０１および内部電圧クラ
ンプツェナーダイオード１０２が形成されている。第２
のＮウェル領域１４２の表面層には、Ｎ型半導体よりな
るベース領域１４６と、Ｐ型半導体よりなるエミッタ領
域１４７が設けられている。これらベース領域１４６と
エミッタ領域１４７、および基板をコレクタ領域とし
て、縦型サージ吸収素子となる縦型ＰＮＰバイポーラト
ランジスタが構成されている。図８に、縦型ＰＮＰバイ
ポーラトランジスタの回路図を、符号１５８を付して示
す。これらＣＭＯＳ回路１０１および内部電圧クランプ
ツェナーダイオード１０２と、縦型ＰＮＰバイポーラト
ランジスタ１５８とは、ＬＯＣＯＳ酸化膜を介して素子
分離されている。
ＦＥＴよりなるＣＭＯＳ回路１０１および内部電圧クラ
ンプツェナーダイオード１０２が形成されている。第２
のＮウェル領域１４２の表面層には、Ｎ型半導体よりな
るベース領域１４６と、Ｐ型半導体よりなるエミッタ領
域１４７が設けられている。これらベース領域１４６と
エミッタ領域１４７、および基板をコレクタ領域とし
て、縦型サージ吸収素子となる縦型ＰＮＰバイポーラト
ランジスタが構成されている。図８に、縦型ＰＮＰバイ
ポーラトランジスタの回路図を、符号１５８を付して示
す。これらＣＭＯＳ回路１０１および内部電圧クランプ
ツェナーダイオード１０２と、縦型ＰＮＰバイポーラト
ランジスタ１５８とは、ＬＯＣＯＳ酸化膜を介して素子
分離されている。
【００４６】縦型ＰＮＰバイポーラトランジスタ１５８
の基板表面には、ＣＭＯＳ回路１０１へのアナログ・デ
ジタル信号入力端子となる表面電極１４８が形成されて
いる。この表面電極１４８は、ベース領域１４６とエミ
ッタ領域１４７の両方に接触しており、ベースとエミッ
タがショートした構造となっている。表面電極１４８
は、金属電極配線１０４を介して、ポリシリコン半導体
抵抗１０３の一端に電気的に接続されている。
の基板表面には、ＣＭＯＳ回路１０１へのアナログ・デ
ジタル信号入力端子となる表面電極１４８が形成されて
いる。この表面電極１４８は、ベース領域１４６とエミ
ッタ領域１４７の両方に接触しており、ベースとエミッ
タがショートした構造となっている。表面電極１４８
は、金属電極配線１０４を介して、ポリシリコン半導体
抵抗１０３の一端に電気的に接続されている。
【００４７】ポリシリコン半導体抵抗１０３の他端は、
金属電極配線１０５を介して、内部電圧クランプツェナ
ーダイオード１０２のカソード電極１０６に電気的に接
続されている。このカソード電極１０６は、ＣＭＯＳ回
路１０１のゲート電極に電気的に接続されている。内部
電圧クランプツェナーダイオード１０２のアノード電極
１０７は、ＣＭＯＳ回路１０１のＮＭＯＳトランジスタ
のソース電極とともに、接地電位が印加される。なお、
ＣＭＯＳ回路１０１のＰＭＯＳトランジスタのソース電
極には、電源電位ＶＤＤが印加される。ＣＭＯＳ回路１
０１の出力は、ＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタの共通ドレインから得られる。また、基板裏
面に設けられた裏面電極１４５には、たとえば接地電位
が印加される。
金属電極配線１０５を介して、内部電圧クランプツェナ
ーダイオード１０２のカソード電極１０６に電気的に接
続されている。このカソード電極１０６は、ＣＭＯＳ回
路１０１のゲート電極に電気的に接続されている。内部
電圧クランプツェナーダイオード１０２のアノード電極
１０７は、ＣＭＯＳ回路１０１のＮＭＯＳトランジスタ
のソース電極とともに、接地電位が印加される。なお、
ＣＭＯＳ回路１０１のＰＭＯＳトランジスタのソース電
極には、電源電位ＶＤＤが印加される。ＣＭＯＳ回路１
０１の出力は、ＮＭＯＳトランジスタおよびＰＭＯＳト
ランジスタの共通ドレインから得られる。また、基板裏
面に設けられた裏面電極１４５には、たとえば接地電位
が印加される。
【００４８】上述した構成の半導体装置では、図８に示
すように、Ｐ型エピタキシャル成長層１４３と第１のＮ
ウェル領域１４１とのＰＮ接合面には、第１の縦型ツェ
ナーダイオード１５５が構成される。また、Ｐ型エピタ
キシャル成長層１４３と第２のＮウェル領域１４２との
ＰＮ接合面には、第２の縦型ツェナーダイオード１５６
が構成される。
すように、Ｐ型エピタキシャル成長層１４３と第１のＮ
ウェル領域１４１とのＰＮ接合面には、第１の縦型ツェ
ナーダイオード１５５が構成される。また、Ｐ型エピタ
キシャル成長層１４３と第２のＮウェル領域１４２との
ＰＮ接合面には、第２の縦型ツェナーダイオード１５６
が構成される。
【００４９】ここで、上述した実施の形態１と同様に、
縦型ＰＮＰバイポーラトランジスタ１５８および第２の
縦型ツェナーダイオード１５６の動作および条件は、Ｅ
ＳＤ印加時においてポリシリコン半導体抵抗１０３、Ｃ
ＭＯＳ回路１０１の横型ＭＯＳＦＥＴおよび内部電圧ク
ランプツェナーダイオード１０２が破壊に至るような降
伏電圧にさせないように調整される。また、よりＥＳＤ
耐量を確保するように、半導体基板の不純物濃度や厚さ
が適宜調整される。
縦型ＰＮＰバイポーラトランジスタ１５８および第２の
縦型ツェナーダイオード１５６の動作および条件は、Ｅ
ＳＤ印加時においてポリシリコン半導体抵抗１０３、Ｃ
ＭＯＳ回路１０１の横型ＭＯＳＦＥＴおよび内部電圧ク
ランプツェナーダイオード１０２が破壊に至るような降
伏電圧にさせないように調整される。また、よりＥＳＤ
耐量を確保するように、半導体基板の不純物濃度や厚さ
が適宜調整される。
【００５０】［実施例８］図１０は、実施例８の半導体
装置の要部の構成を示す断面図であり、図１１は、図１
０に示す半導体装置の等価回路図である。図１０に示す
ように、実施例８の半導体装置では、縦型サージ吸収素
子として縦型ツェナーダイオード１５６が用いられてい
る。したがって、実施例８では、図８において符号１５
８で示した縦型バイポーラトランジスタは存在しないた
め、図８においてそれぞれ符号１４６および符号１４７
で示したベース領域およびエミッタ領域はない。その代
わり、第２のＮウェル領域１４２の表面層には、表面電
極１４８に接触する高不純物濃度のＮ型半導体領域１６
３が設けられている。
装置の要部の構成を示す断面図であり、図１１は、図１
０に示す半導体装置の等価回路図である。図１０に示す
ように、実施例８の半導体装置では、縦型サージ吸収素
子として縦型ツェナーダイオード１５６が用いられてい
る。したがって、実施例８では、図８において符号１５
８で示した縦型バイポーラトランジスタは存在しないた
め、図８においてそれぞれ符号１４６および符号１４７
で示したベース領域およびエミッタ領域はない。その代
わり、第２のＮウェル領域１４２の表面層には、表面電
極１４８に接触する高不純物濃度のＮ型半導体領域１６
３が設けられている。
【００５１】［実施例９］図１２は、実施例９の半導体
装置の要部の構成を示す断面図であり、図１３は、図１
２に示す半導体装置の等価回路図である。図１２に示す
ように、実施例９の半導体装置では、高不純物濃度のＮ
型半導体基板１７４上に、それよりも不純物濃度が低い
Ｎ型半導体よりなるエピタキシャル成長層１７３が設け
られている。また、実施例９では、Ｎ型エピタキシャル
成長層１７３の表面層に形成された第１のＰウェル領域
１４９には、横型ＭＯＳＦＥＴよりなるＮＭＯＳ回路１
０８および内部電圧クランプツェナーダイオード１０２
が形成されている。
装置の要部の構成を示す断面図であり、図１３は、図１
２に示す半導体装置の等価回路図である。図１２に示す
ように、実施例９の半導体装置では、高不純物濃度のＮ
型半導体基板１７４上に、それよりも不純物濃度が低い
Ｎ型半導体よりなるエピタキシャル成長層１７３が設け
られている。また、実施例９では、Ｎ型エピタキシャル
成長層１７３の表面層に形成された第１のＰウェル領域
１４９には、横型ＭＯＳＦＥＴよりなるＮＭＯＳ回路１
０８および内部電圧クランプツェナーダイオード１０２
が形成されている。
【００５２】第２のＰウェル領域１７２とＮ型エピタキ
シャル成長層１７３とのＰＮ接合面には、縦型サージ吸
収素子として縦型ツェナーダイオード１８６が構成され
る。第２のＰウェル領域１７２の表面層には、ＮＭＯＳ
回路１０８へのアナログ・デジタル信号入力端子となる
表面電極１４８に接触する高不純物濃度のＰ型半導体領
域１６４が設けられている。これらＮＭＯＳ回路１０８
および内部電圧クランプツェナーダイオード１０２と、
縦型ツェナーダイオード１８６とは、ＬＯＣＯＳ酸化膜
を介して素子分離されている。
シャル成長層１７３とのＰＮ接合面には、縦型サージ吸
収素子として縦型ツェナーダイオード１８６が構成され
る。第２のＰウェル領域１７２の表面層には、ＮＭＯＳ
回路１０８へのアナログ・デジタル信号入力端子となる
表面電極１４８に接触する高不純物濃度のＰ型半導体領
域１６４が設けられている。これらＮＭＯＳ回路１０８
および内部電圧クランプツェナーダイオード１０２と、
縦型ツェナーダイオード１８６とは、ＬＯＣＯＳ酸化膜
を介して素子分離されている。
【００５３】表面電極１４８は、金属電極配線１０４を
介して、ポリシリコン半導体抵抗１０３の一端に電気的
に接続されている。ポリシリコン半導体抵抗１０３の他
端は、金属電極配線１０５を介して、内部電圧クランプ
ツェナーダイオード１０２のカソード電極１０６に電気
的に接続されている。このカソード電極１０６は、ＮＭ
ＯＳ回路１０８のゲート電極に電気的に接続されてい
る。内部電圧クランプツェナーダイオード１０２のアノ
ード電極１０７は、ＮＭＯＳ回路１０８のＮＭＯＳトラ
ンジスタのソース電極とともに、接地電位が印加され
る。また、基板裏面に設けられた裏面電極１４５には、
たとえば電源電位が印加される。
介して、ポリシリコン半導体抵抗１０３の一端に電気的
に接続されている。ポリシリコン半導体抵抗１０３の他
端は、金属電極配線１０５を介して、内部電圧クランプ
ツェナーダイオード１０２のカソード電極１０６に電気
的に接続されている。このカソード電極１０６は、ＮＭ
ＯＳ回路１０８のゲート電極に電気的に接続されてい
る。内部電圧クランプツェナーダイオード１０２のアノ
ード電極１０７は、ＮＭＯＳ回路１０８のＮＭＯＳトラ
ンジスタのソース電極とともに、接地電位が印加され
る。また、基板裏面に設けられた裏面電極１４５には、
たとえば電源電位が印加される。
【００５４】上述した構成の半導体装置では、図１２に
示すように、第１のＰウェル領域１４９とＮ型エピタキ
シャル成長層１７３とのＰＮ接合面には、第１の縦型ツ
ェナーダイオード１５７が構成される。第２の縦型ツェ
ナーダイオード１８６の動作および条件は、ＥＳＤ印加
時においてポリシリコン半導体抵抗１０３、ＮＭＯＳ回
路１０８の横型ＭＯＳＦＥＴおよび内部電圧クランプツ
ェナーダイオード１０２が破壊に至るような降伏電圧に
させないように調整される。また、よりＥＳＤ耐量を確
保するように、半導体基板の不純物濃度や厚さが適宜調
整される。
示すように、第１のＰウェル領域１４９とＮ型エピタキ
シャル成長層１７３とのＰＮ接合面には、第１の縦型ツ
ェナーダイオード１５７が構成される。第２の縦型ツェ
ナーダイオード１８６の動作および条件は、ＥＳＤ印加
時においてポリシリコン半導体抵抗１０３、ＮＭＯＳ回
路１０８の横型ＭＯＳＦＥＴおよび内部電圧クランプツ
ェナーダイオード１０２が破壊に至るような降伏電圧に
させないように調整される。また、よりＥＳＤ耐量を確
保するように、半導体基板の不純物濃度や厚さが適宜調
整される。
【００５５】上述した実施の形態２によれば、入力端子
ＩＮにＥＳＤが印加された場合、縦型ＰＮＰバイポーラ
トランジスタ１５８および第２の縦型ツェナーダイオー
ド１５６，１８６によりＥＳＤエネルギーを吸収し、小
さい電圧に制限するとともに、内部電圧クランプツェナ
ーダイオード１０２により電圧を制限して、ＣＭＯＳ回
路１０１またはＮＭＯＳ回路１０８の横型ＭＯＳＦＥＴ
のゲート電極に過大な電圧が印加されるのを防ぐため、
ＣＭＯＳ回路１０１またはＮＭＯＳ回路１０８の横型Ｍ
ＯＳＦＥＴの破壊を防ぐことができる。また、縦型サー
ジ吸収素子をワイヤーボンディングパッドとなる表面電
極１４８の直下に形成することができ、それによって従
来の横型サージ吸収素子に対して半分以下の素子面積で
同等のＥＳＤ耐量を確保することができる。
ＩＮにＥＳＤが印加された場合、縦型ＰＮＰバイポーラ
トランジスタ１５８および第２の縦型ツェナーダイオー
ド１５６，１８６によりＥＳＤエネルギーを吸収し、小
さい電圧に制限するとともに、内部電圧クランプツェナ
ーダイオード１０２により電圧を制限して、ＣＭＯＳ回
路１０１またはＮＭＯＳ回路１０８の横型ＭＯＳＦＥＴ
のゲート電極に過大な電圧が印加されるのを防ぐため、
ＣＭＯＳ回路１０１またはＮＭＯＳ回路１０８の横型Ｍ
ＯＳＦＥＴの破壊を防ぐことができる。また、縦型サー
ジ吸収素子をワイヤーボンディングパッドとなる表面電
極１４８の直下に形成することができ、それによって従
来の横型サージ吸収素子に対して半分以下の素子面積で
同等のＥＳＤ耐量を確保することができる。
【００５６】実施の形態３．図１４は、本発明にかかる
統合型のパワーＩＣの基本的な組み合わせ回路の一例を
示すブロック図である。図１４に示すように、この統合
型のパワーＩＣ２２０では、たとえばシリアル通信回路
２０３、デジタル信号入力・伝達回路２０４、アナログ
信号入力・伝達回路２０５、ハイサイド型インテリジェ
ントスイッチデバイス２０６およびローサイド型インテ
リジェントスイッチデバイス２０７が組み合わされてい
る。各回路２０３，２０４，２０５および各スイッチデ
バイス２０６，２０７は、高ＥＳＤ耐量入出力端子部２
０１を介して外部と接続され、またマイコン信号接続端
子２０２を介してマイクロコンピュータ２２１に接続さ
れる。
統合型のパワーＩＣの基本的な組み合わせ回路の一例を
示すブロック図である。図１４に示すように、この統合
型のパワーＩＣ２２０では、たとえばシリアル通信回路
２０３、デジタル信号入力・伝達回路２０４、アナログ
信号入力・伝達回路２０５、ハイサイド型インテリジェ
ントスイッチデバイス２０６およびローサイド型インテ
リジェントスイッチデバイス２０７が組み合わされてい
る。各回路２０３，２０４，２０５および各スイッチデ
バイス２０６，２０７は、高ＥＳＤ耐量入出力端子部２
０１を介して外部と接続され、またマイコン信号接続端
子２０２を介してマイクロコンピュータ２２１に接続さ
れる。
【００５７】図１５は、図１４に示す統合型のパワーＩ
Ｃにおける縦型サージ吸収素子の接続例を示す回路図で
ある。図１５に示すように、シリアル通信回路２０３で
は、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐
量入出力端子部２０１のシリアル通信入出力端子部２０
８に接続されたＰチャネル横型ＭＯＳＦＥＴ２０９およ
びＮチャネル横型ＭＯＳＦＥＴ２１０の各ソース・ドレ
イン間に接続されている。また、デジタル信号入力・伝
達回路２０４では、縦型サージ吸収素子２１９は、たと
えば高ＥＳＤ耐量入出力端子部２０１のデジタル信号入
力部２１１に接続されたポリシリコン半導体抵抗２１２
および内部電圧クランプツェナーダイオード２２２に接
続されている。
Ｃにおける縦型サージ吸収素子の接続例を示す回路図で
ある。図１５に示すように、シリアル通信回路２０３で
は、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ耐
量入出力端子部２０１のシリアル通信入出力端子部２０
８に接続されたＰチャネル横型ＭＯＳＦＥＴ２０９およ
びＮチャネル横型ＭＯＳＦＥＴ２１０の各ソース・ドレ
イン間に接続されている。また、デジタル信号入力・伝
達回路２０４では、縦型サージ吸収素子２１９は、たと
えば高ＥＳＤ耐量入出力端子部２０１のデジタル信号入
力部２１１に接続されたポリシリコン半導体抵抗２１２
および内部電圧クランプツェナーダイオード２２２に接
続されている。
【００５８】また、アナログ信号入力・伝達回路２０５
では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ
耐量入出力端子部２０１のアナログ信号差動入力部２１
３に接続されたポリシリコン半導体抵抗２１４に接続さ
れている。アナログ信号入力・伝達回路２０５および上
述したデジタル信号入力・伝達回路２０４の各縦型サー
ジ吸収素子２１９は、ポリシリコン半導体抵抗２１２，
２１４および内部電圧クランプツェナーダイオード２２
２を経由して、回路素子が形成された離れたＮウェル領
域またはＰウェル領域に結ばれている。
では、縦型サージ吸収素子２１９は、たとえば高ＥＳＤ
耐量入出力端子部２０１のアナログ信号差動入力部２１
３に接続されたポリシリコン半導体抵抗２１４に接続さ
れている。アナログ信号入力・伝達回路２０５および上
述したデジタル信号入力・伝達回路２０４の各縦型サー
ジ吸収素子２１９は、ポリシリコン半導体抵抗２１２，
２１４および内部電圧クランプツェナーダイオード２２
２を経由して、回路素子が形成された離れたＮウェル領
域またはＰウェル領域に結ばれている。
【００５９】ハイサイド型インテリジェントスイッチデ
バイス２０６では、縦型サージ吸収素子２１９は、たと
えば高ＥＳＤ耐量入出力端子部２０１のハイサイド型出
力端子部２１５に接続された横型ＭＯＳＦＥＴ２１６の
ソース・ドレイン間およびドレインと接地端子（ＧＮＤ
Ｐ）との間に並列に接続されている。ローサイド型イン
テリジェントスイッチデバイス２０７では、縦型サージ
吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部
２０１のローサイド型出力端子部２１７に接続された横
型ＭＯＳＦＥＴ２１８のソース・ドレイン間に接続され
ている。
バイス２０６では、縦型サージ吸収素子２１９は、たと
えば高ＥＳＤ耐量入出力端子部２０１のハイサイド型出
力端子部２１５に接続された横型ＭＯＳＦＥＴ２１６の
ソース・ドレイン間およびドレインと接地端子（ＧＮＤ
Ｐ）との間に並列に接続されている。ローサイド型イン
テリジェントスイッチデバイス２０７では、縦型サージ
吸収素子２１９は、たとえば高ＥＳＤ耐量入出力端子部
２０１のローサイド型出力端子部２１７に接続された横
型ＭＯＳＦＥＴ２１８のソース・ドレイン間に接続され
ている。
【００６０】これら高ＥＳＤ耐量および高サージ耐量が
要求されるシリアル通信入出力端子部２０８、デジタル
信号入力部２１１、アナログ信号差動入力部２１３、ハ
イサイド型出力端子部２１５およびローサイド型出力端
子部２１７は、それぞれ図示しない外部機器、外部素
子、リレーまたはモータ等に図示しない外部配線を経由
して結ばれている。
要求されるシリアル通信入出力端子部２０８、デジタル
信号入力部２１１、アナログ信号差動入力部２１３、ハ
イサイド型出力端子部２１５およびローサイド型出力端
子部２１７は、それぞれ図示しない外部機器、外部素
子、リレーまたはモータ等に図示しない外部配線を経由
して結ばれている。
【００６１】上述した実施の形態３によれば、シリアル
通信回路２０３、デジタル信号入力・伝達回路２０４、
アナログ信号入力・伝達回路２０５、ハイサイド型イン
テリジェントスイッチデバイス２０６およびローサイド
型インテリジェントスイッチデバイス２０７のそれぞれ
が高ＥＳＤ耐量および高サージ耐量を具えるため、統合
型のパワーＩＣ２２０において高ＥＳＤ耐量および高サ
ージ耐量を実現することができる。また、実施の形態３
によれば、よりサージ電圧に弱いマイクロコンピュータ
２２１とサージの発生要因を多数有する外部機器、外部
素子、リレーまたはモータ等の中継としての統合ＩＣの
基本的な役割、すなわち情報伝達、信号検出、外部信号
およびパワー出力を網羅することができる。
通信回路２０３、デジタル信号入力・伝達回路２０４、
アナログ信号入力・伝達回路２０５、ハイサイド型イン
テリジェントスイッチデバイス２０６およびローサイド
型インテリジェントスイッチデバイス２０７のそれぞれ
が高ＥＳＤ耐量および高サージ耐量を具えるため、統合
型のパワーＩＣ２２０において高ＥＳＤ耐量および高サ
ージ耐量を実現することができる。また、実施の形態３
によれば、よりサージ電圧に弱いマイクロコンピュータ
２２１とサージの発生要因を多数有する外部機器、外部
素子、リレーまたはモータ等の中継としての統合ＩＣの
基本的な役割、すなわち情報伝達、信号検出、外部信号
およびパワー出力を網羅することができる。
【００６２】以上において本発明は、上述した各実施の
形態および各実施例に限らず、種々変更可能である。ま
た、本発明は、Ｐ型およびＮ型の導電型を逆にしても同
様に成り立つ。
形態および各実施例に限らず、種々変更可能である。ま
た、本発明は、Ｐ型およびＮ型の導電型を逆にしても同
様に成り立つ。
【００６３】
【発明の効果】本発明によれば、通常ＭＯＳＦＥＴ動作
にはなんら影響を与えず、ＥＳＤやサージ等の印加時に
のみ、縦方向サージ吸収および電圧制限動作をおこなう
ため、横方向の寄生破壊動作を気にせずに、従来の横方
向サージ吸収デバイスに比べて十分小さい面積で高ＥＳ
Ｄ耐量および高サージ耐量を有する半導体装置を得るこ
とができる。したがって、半導体装置の微細集積化に伴
うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制
し、チップ面積の大幅な増加を招くことなく、より低コ
ストな半導体基板を用いて高ＥＳＤ耐量および高サージ
・ノイズ耐量を有する、より低価格の統合型のパワーＩ
Ｃおよび統合型の通信ＩＣ等を実現することができる。
にはなんら影響を与えず、ＥＳＤやサージ等の印加時に
のみ、縦方向サージ吸収および電圧制限動作をおこなう
ため、横方向の寄生破壊動作を気にせずに、従来の横方
向サージ吸収デバイスに比べて十分小さい面積で高ＥＳ
Ｄ耐量および高サージ耐量を有する半導体装置を得るこ
とができる。したがって、半導体装置の微細集積化に伴
うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制
し、チップ面積の大幅な増加を招くことなく、より低コ
ストな半導体基板を用いて高ＥＳＤ耐量および高サージ
・ノイズ耐量を有する、より低価格の統合型のパワーＩ
Ｃおよび統合型の通信ＩＣ等を実現することができる。
【図１】本発明の実施例１の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図２】本発明の実施例２の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図３】本発明の実施例３の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図４】本発明の実施例４の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図５】本発明の実施例５の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図６】本発明の実施例６の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図７】本発明の実施例１〜６の半導体装置の配置例を
模式的に示す平面図および断面図である。
模式的に示す平面図および断面図である。
【図８】本発明の実施例７の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図９】図８に示す半導体装置の等価回路図である。
【図１０】本発明の実施例８の半導体装置の要部の構成
を示す断面図である。
を示す断面図である。
【図１１】図１０に示す半導体装置の等価回路図であ
る。
る。
【図１２】本発明の実施例９の半導体装置の要部の構成
を示す断面図である。
を示す断面図である。
【図１３】図１２に示す半導体装置の等価回路図であ
る。
る。
【図１４】本発明にかかる統合型のパワーＩＣの基本的
な組み合わせ回路の一例を示すブロック図である。
な組み合わせ回路の一例を示すブロック図である。
【図１５】本発明にかかる統合型のパワーＩＣにおける
縦型サージ吸収素子の接続例を示す回路図である。
縦型サージ吸収素子の接続例を示す回路図である。
【図１６】６０Ｖ定格の横型ＭＯＳＦＥＴ、縦型ＭＯＳ
ＦＥＴ、縦型ツェナーダイオードおよび高ＥＳＤ耐量を
備えた横型ＭＯＳＦＥＴについて、素子面積に対するＥ
ＳＤ耐量の実験結果を示す特性図である。
ＦＥＴ、縦型ツェナーダイオードおよび高ＥＳＤ耐量を
備えた横型ＭＯＳＦＥＴについて、素子面積に対するＥ
ＳＤ耐量の実験結果を示す特性図である。
【図１７】６０Ｖ定格の縦型ツェナーダイオードの動作
抵抗に対するＥＳＤ耐量の実験結果を示す特性図であ
る。
抵抗に対するＥＳＤ耐量の実験結果を示す特性図であ
る。
【図１８】横型ＭＯＳＦＥＴ、横型ツェナーダイオー
ド、縦型ツェナーダイオードおよび縦型バイポーラトラ
ンジスタについて、ＥＳＤ印加時におけるサージ吸収素
子の動作電圧に対する電流波形を概念的に示す特性図で
ある。
ド、縦型ツェナーダイオードおよび縦型バイポーラトラ
ンジスタについて、ＥＳＤ印加時におけるサージ吸収素
子の動作電圧に対する電流波形を概念的に示す特性図で
ある。
【図１９】従来の統合型のインテリジェントスイッチデ
バイスの構成を示す断面図である。
バイスの構成を示す断面図である。
【図２０】従来の統合型のインテリジェントスイッチデ
バイスの他の構成を示す断面図である。
バイスの他の構成を示す断面図である。
４１，１４１ 第１のＮウェル領域
４２，１４２ 第２のＮウェル領域
４３，１４３ Ｐ型半導体基板（エピタキシャル成長
層） ４４，１４４ 基板裏面のＰ型半導体層（半導体基板） ４８，１４８ 表面電極 ４９，１４９ 第１のＰウェル領域 ５２ ドレイン電極 ５３ ソース電極 ５４ 金属電極配線 ５６，１５６，１８６ 縦型サージ吸収素子（縦型ツェ
ナーダイオード） ５８，８８，１５８ 縦型サージ吸収素子（縦型バイポ
ーラトランジスタ） ７２，１７２ 第２のＰウェル領域 ７３，１７３ Ｎ型半導体基板（エピタキシャル成長
層） ７４，１７４ 基板裏面のＮ型半導体層（半導体基板） ９２，９３ 電極配線 ９４，９５ ワイヤーボンディングパッド １０３ 導電型半導体抵抗（ポリシリコン半導体抵抗） ２２０ 統合型のパワーＩＣ ２０３ シリアル通信回路 ２０４ デジタル信号入力・伝達回路 ２０５ アナログ信号入力・伝達回路 ２０６ ハイサイド型インテリジェントスイッチデバイ
ス ２０７ ローサイド型インテリジェントスイッチデバイ
ス
層） ４４，１４４ 基板裏面のＰ型半導体層（半導体基板） ４８，１４８ 表面電極 ４９，１４９ 第１のＰウェル領域 ５２ ドレイン電極 ５３ ソース電極 ５４ 金属電極配線 ５６，１５６，１８６ 縦型サージ吸収素子（縦型ツェ
ナーダイオード） ５８，８８，１５８ 縦型サージ吸収素子（縦型バイポ
ーラトランジスタ） ７２，１７２ 第２のＰウェル領域 ７３，１７３ Ｎ型半導体基板（エピタキシャル成長
層） ７４，１７４ 基板裏面のＮ型半導体層（半導体基板） ９２，９３ 電極配線 ９４，９５ ワイヤーボンディングパッド １０３ 導電型半導体抵抗（ポリシリコン半導体抵抗） ２２０ 統合型のパワーＩＣ ２０３ シリアル通信回路 ２０４ デジタル信号入力・伝達回路 ２０５ アナログ信号入力・伝達回路 ２０６ ハイサイド型インテリジェントスイッチデバイ
ス ２０７ ローサイド型インテリジェントスイッチデバイ
ス
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 29/78 ３０１Ｋ
27/04 ３０１Ｄ
29/78 27/04 Ｈ
Ｅ
Ｆ
(72)発明者 藤平 龍彦
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(72)発明者 熊谷 直樹
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
Ｆターム(参考） 5F038 AR09 AV06 BH05 BH06 BH13
CA10 CA12 CD04 DF02 DF04
DF12 EZ12 EZ13 EZ14 EZ20
5F048 AA02 AA05 AA10 AC07 BA02
BB01 BB05 BC01 BE02 BE09
BG12 CA03 CA14 CC06 CC10
CC13 CC15 CC18
5F082 AA31 BA04 BA26 BA31 BA41
BA47 BC01 BC09 BC11 DA09
FA16
5F140 AA31 AA38 AB03 AB06 AB07
AB10 AC21 BA01 BC12 BF44
BH17 CA10 CB01 CB08 DA01
DA08
Claims (16)
- 【請求項１】 半導体基板上に形成された第１のウェル
領域および第２のウェル領域と、 前記第１のウェル領域に形成された横型ＭＯＳＦＥＴ
と、 前記第２のウェル領域に形成された縦型サージ吸収素子
と、 前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極
と前記縦型サージ吸収素子の表面電極とを電気的に接続
する金属電極配線と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された第１のウェル
領域および第２のウェル領域と、 前記第１のウェル領域に形成された横型ＭＯＳＦＥＴ
と、 前記第２のウェル領域に形成された縦型サージ吸収素子
と、 前記横型ＭＯＳＦＥＴのゲート電極と前記縦型サージ吸
収素子の表面電極とを電気的に接続する導電型半導体抵
抗と、 を具備することを特徴とする半導体装置。 - 【請求項３】 前記第１のウェル領域と前記第２のウェ
ル領域とは接触していることを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項４】 前記第１のウェル領域と前記第２のウェ
ル領域とは離れていることを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項５】 前記縦型サージ吸収素子は、前記横型Ｍ
ＯＳＦＥＴのソース電極またはドレイン電極をパッド領
域まで配線するための電極配線の直下に配置されている
ことを特徴とする請求項１〜４のいずれか一つに記載の
半導体装置。 - 【請求項６】 前記縦型サージ吸収素子は、前記横型Ｍ
ＯＳＦＥＴのソース電極またはドレイン電極をパッド領
域まで配線するための電極配線の、ワイヤーボンディン
グパッド領域の直下に配置されていることを特徴とする
請求項１〜４のいずれか一つに記載の半導体装置。 - 【請求項７】 前記縦型サージ吸収素子の降伏耐圧は、
前記第１のウェル領域と前記半導体基板との接合降伏耐
圧以下であることを特徴とする請求項１〜６のいずれか
一つに記載の半導体装置。 - 【請求項８】 前記半導体基板の裏面に、同一導電型で
より不純物濃度が高い半導体層を有することを特徴とす
る請求項１〜７のいずれか一つに記載の半導体装置。 - 【請求項９】 前記半導体基板の抵抗率は０．３〜１０
Ωｃｍであることを特徴とする請求項１〜８のいずれか
一つに記載の半導体装置。 - 【請求項１０】 前記半導体基板の裏面の半導体層の抵
抗率は０．１Ωｃｍ以下であることを特徴とする請求項
１〜９のいずれか一つに記載の半導体装置。 - 【請求項１１】 前記縦型サージ吸収素子の降伏耐圧を
決める条件は、前記半導体基板の裏面の半導体層との間
でパンチスルーまたはリーチスルーが起こる条件で決定
される前記第２のウェル領域の接合深さおよび不純物濃
度と、前記半導体基板の抵抗率および厚さとの関係にあ
ることを特徴とする請求項８〜１０のいずれか一つに記
載の半導体装置。 - 【請求項１２】 前記縦型サージ吸収素子は、前記表面
電極によりベースとエミッタとがショートし、かつ前記
半導体基板をコレクタとする構造の縦型バイポーラトラ
ンジスタであることを特徴とする請求項１〜１１のいず
れか一つに記載の半導体装置。 - 【請求項１３】 前記縦型サージ吸収素子は、前記第２
のウェル領域と前記半導体基板とのＰＮ接合面により構
成される縦型ツェナーダイオードであることを特徴とす
る請求項１〜１１のいずれか一つに記載の半導体装置。 - 【請求項１４】 統合型のＩＣを構成する半導体装置で
あって、上記請求項１〜１３のいずれか一つに記載の半
導体装置よりなるデジタル信号またはアナログ信号の入
力・伝達回路を具備することを特徴とする半導体装置。 - 【請求項１５】 統合型のＩＣを構成する半導体装置で
あって、上記請求項１〜１３のいずれか一つに記載の半
導体装置よりなるシリアル通信回路を具備することを特
徴とする半導体装置。 - 【請求項１６】 統合型のＩＣを構成する半導体装置で
あって、上記請求項１〜１３のいずれか一つに記載の半
導体装置よりなるインテリジェントスイッチデバイスを
具備することを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145903A JP4228586B2 (ja) | 2002-05-21 | 2002-05-21 | 半導体装置 |
| DE10362264.0A DE10362264B4 (de) | 2002-05-21 | 2003-05-20 | Halbleiterbauteil und dieses verwendender integrierter Schaltkreis |
| DE10322593.5A DE10322593B4 (de) | 2002-05-21 | 2003-05-20 | Halbleiterbauteil und dieses verwendender integrierter Schaltkreis |
| US10/442,648 US6977425B2 (en) | 2002-05-21 | 2003-05-21 | Semiconductor device having a lateral MOSFET and combined IC using the same |
| US11/235,415 US7247923B2 (en) | 2002-05-21 | 2005-09-26 | Semiconductor device having a lateral MOSFET and combined IC using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145903A JP4228586B2 (ja) | 2002-05-21 | 2002-05-21 | 半導体装置 |
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|---|---|---|---|
| JP2008226831A Division JP4957686B2 (ja) | 2008-09-04 | 2008-09-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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