JP4106804B2 - 集積回路用保護装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部信号端子に静電気などのノイズが印加された場合に、半導体集積回路が破壊されないように保護するための集積回路用保護装置に関する。
【０００２】
【発明が解決しようとする課題】
このような集積回路用保護装置の従来技術として、例えば、図９に示すように、特開昭５９−１８１７２２号公報や特開平３−１５４３７４号公報に開示されているものがある。図９において、半導体集積回路の入力端子１には、ＮＰＮ型のトランジスタ２のコレクタ−エミッタを介してグランドに接続されており、トランジスタ２のベースとエミッタとの間には抵抗３が接続されている。また、入力端子１とグランドとの間には、ダイオード４が逆方向に接続されている。
【０００３】
そして、入力端子１に静電気などにより正極性のサージ電圧が印加されると、トランジスタ２におけるコレクタ−ベース間の接合がブレークダウンし、電流の一部は抵抗３を介してグランドに流れ、その他の電流はベースを介してエミッタからグランドへと流れる。また、入力端子１に負極性のサージ電圧が印加された場合は、ダイオード４がオンすることで半導体集積回路は保護される。
【０００４】
しかしながら、このような保護装置においては、正極性のサージ電圧が印加された場合には、トランジスタ２をブレークダウンさせることで半導体集積回路を保護するため、入力端子１に繋がる半導体集積回路の耐圧は、トランジスタ２よりも高くなれければならない。従って、半導体集積回路のチップサイズが増加するという問題がある。
【０００５】
また、これら保護装置を形成するプロセスとしては、接合分離工程を用いている。そのため、トランジスタ２をブレークダウンさせた場合に流れる電流は、保護装置が形成されている半導体基板を介して他の回路素子へと流れ込むおそれがあり、場合によっては、回路の誤動作やラッチアップが発生することも考えられる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体集積回路のチップサイズを増加させたり、保護動作によって流れた電流が他の回路素子に影響を及ぼすことを防止できる集積回路用保護装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって正極性のサージ電圧が印加されると、外部信号端子とグランドとの間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、外部信号端子とグランドとの間が導通する。その結果、外部信号端子からトランジスタを介してグランドへと至る経路により電流が流れる。また、外部信号端子に負極性のサージ電圧が印加された場合には、グランドからダイオードを介して外部信号端子側へと負の電流が流れる。
【０００８】
従って、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上において島状に絶縁分離された状態で一体に形成されるので、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを抑制し、誤動作やラッチアップなどの発生を確実に防止することができる。
また、トランジスタの耐圧を、半導体集積回路の耐圧よりも高くなるように設定する。この場合、トランジスタは、サージ電圧の印加によって接合がブレークダウンするよりも、接合部分に形成されている寄生容量を介して電流が流れることでオンする傾向がより強くなる。即ち、このように動作する傾向を高めることで、逆に言えば、半導体集積回路側の耐圧を相対的に低く設定することが可能となり、半導体集積回路のチップサイズをより小さくすることができる。
【０００９】
請求項２記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって負極性のサージ電圧が印加されると、電源端子と外部信号端子との間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、電源端子と外部信号端子との間が導通する。その結果、電源端子からトランジスタを介して外部信号端子へと至る経路により電流が流れる。また、外部信号端子に正極性のサージ電圧が印加された場合には、外部信号端子からダイオードを介して電源側に電流が流れる。
【００１０】
従って、請求項１と同様に、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上において島状に絶縁分離された状態で一体に形成されるので、請求項１と同様に、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを防止することができる。
また、トランジスタの耐圧を、半導体集積回路の耐圧よりも高くなるように設定する。この場合、トランジスタは、サージ電圧の印加によって接合がブレークダウンするよりも、接合部分に形成されている寄生容量を介して電流が流れることでオンする傾向がより強くなる。即ち、このように動作する傾向を高めることで、逆に言えば、半導体集積回路側の耐圧を相対的に低く設定することが可能となり、半導体集積回路のチップサイズをより小さくすることができる。
【００１４】
請求項３記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって正極性のサージ電圧が印加されると、外部信号端子とグランドとの間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、外部信号端子とグランドとの間が導通する。その結果、外部信号端子からトランジスタを介してグランドへと至る経路により電流が流れる。また、外部信号端子に負極性のサージ電圧が印加された場合には、グランドからダイオードを介して外部信号端子側へと負の電流が流れる。
従って、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上に絶縁分離された状態で一体に形成されるので、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを抑制し、誤動作やラッチアップなどの発生を確実に防止することができる。
また、トランジスタに対して並列に接続されるツェナーダイオードを備えるので、トランジスタ等と併せて保護機能を一層高めることができる。
請求項４記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって負極性のサージ電圧が印加されると、電源端子と外部信号端子との間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、電源端子と外部信号端子との間が導通する。その結果、電源端子からトランジスタを介して外部信号端子へと至る経路により電流が流れる。また、外部信号端子に正極性のサージ電圧が印加された場合には、外部信号端子からダイオードを介して電源側に電流が流れる。
従って、請求項１と同様に、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上に絶縁分離された状態で一体に形成されるので、請求項１と同様に、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを防止することができる。
また、トランジスタに対して並列に接続されるツェナーダイオードを備えるので、トランジスタ等と併せて保護機能を一層高めることができる。
【００１５】
請求項５記載の集積回路用保護装置によれば、ツェナーダイオードのツェナー電圧を半導体集積回路の耐圧よりも低くなるように設定する。即ち、ツェナーダイオードは、サージ電圧が印加されてからツェナー降伏が生じるまでの時間が比較的遅いため、先にトランジスタが保護動作を開始することになる。従って、ツェナー電圧を低く設定することで、トランジスタの動作開始後に続いてツェナー降伏をスムーズに発生させることができ、両者の保護動作の連携を適切に行うことで総じて半導体集積回路の保護機能を高めることができる。
【００１６】
請求項６記載の集積回路用保護装置によれば、トランジスタ及びツェナーダイオードを、半導体基板上に、半導体集積回路の外部信号端子，トランジスタ，ツェナーダイオード及び半導体集積回路の順序で配置するので、各素子間を電気的に接続する例えばアルミニュウムからなる配線などが有する抵抗分が作用することによって、サージ電圧に対する耐量をより向上させることができる。
【００１７】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。電気的構成を示す図１において、ＮチャネルＭＯＳＦＥＴ（以下、単にＦＥＴと称す）１１は、半導体集積回路の出力段に配置されており、そのドレインは、半導体集積回路の出力端子（外部信号端子）１２となっている。ＦＥＴ１１は、ＬＤＭＯＳ(Lateral Double-diffused MOS：横型二重拡散ＭＯＳトランジスタ) として構成されている。そして、出力端子１２は、負荷１３を介して電源端子１４に接続されており、ＦＥＴ１１のソースはグランド１５に接続されている。
【００１８】
また、ＦＥＴ１１のドレインとゲートとの間には、ダイオード１６（順），ツェナーダイオード１７ａ及び１７ｂ（逆）の直列回路が接続されている。これらのダイオードは、ＦＥＴ１１がオンからオフに切り替わった場合に、負荷１３が有するインダクタンスによって発生する遅れ電流をゲートへとバイパスさせることで、ＦＥＴ１１を保護するために設けられている。尚、ＦＥＴ１１，ダイオード１６，ツェナーダイオード１７ａ及び１７ｂは、半導体集積回路を構成している。
【００１９】
ＦＥＴ１１は、半導体集積回路の図示しない駆動制御回路によってハイレベルのゲート信号が与えられるとオン状態となり、電源端子１４，負荷１３，ＦＥＴ１１及びグランド１５の経路でシンク電流を流すことで負荷１３を駆動するようになっている。
【００２０】
一方、出力端子１２には、ＮＰＮ型のトランジスタ１８のコレクタが接続されており、トランジスタ１８のエミッタはグランド１５に接続されている。また、トランジスタ１８のベース−エミッタ間には抵抗１９が接続されており、コレクタ−エミッタ間には、ダイオード２０が逆並列に接続されている。
【００２１】
図２は、図１の集積回路用保護装置を半導体基板２１に形成した場合の模式的な平面図（ａ）及び断面図（ｂ）である。この図２において、例えば、ＳＯＩ(Silicon On Insulator)基板などからなる半導体基板２１は、例えばＰ型シリコン基板からなるベース基板２２上に、絶縁分離用のシリコン酸化膜（ＳｉＯ２）２３を介して単結晶シリコン層２４が設けられている。この単結晶シリコン層２４には、枠状をなす絶縁用トレンチ２５によって絶縁分離された島状の形成領域２６に、集積回路用保護装置が形成されている。尚、絶縁用トレンチ２５は、シリコン酸化膜２７及びポリシリコン２８によって埋め戻されている。
【００２２】
形成領域２６において、単結晶シリコン層２４の内、シリコン酸化膜２３に接する下層領域にはＮ＋拡散層２９があり、その上層はＮ−拡散層３０となっている。枠状のＰ＋拡散層からなるＰウェル３１は、形成領域２６の再外周に配置されている。そのＰウェル３１の内周部には、Ｐ＋拡散層からなるＰウェル３２が比較的広い略矩形の領域として形成されていると共に、Ｎ＋拡散層からなるＮウェル３３が比較的狭い略矩形の領域として形成されている。Ｐウェル３２の内部には、Ｎ＋拡散層からなるＮウェル３４が矩形の領域として形成されている。また、Ｎウェル３３の拡散深さは、Ｎ＋拡散層２９に達するように設定されている。
【００２３】
そして、Ｎウェル３３，Ｐウェル３２及びＮウェル３４が、トランジスタ１８のコレクタ（Ｃ），ベース（Ｂ）及びエミッタ（Ｅ）に夫々対応している。また、Ｐウェル３１及びＮウェル３３は、ダイオード２０のアノード（Ａ）及びカソード（Ｋ）に夫々対応している。
【００２４】
また、トランジスタ１８のコレクタたるＮウェル３３は出力端子１２と、エミッタたるＮウェル３４はグランド１５と、ベースたるＰウェル３２及びＮウェル３４は抵抗１９（半導体基板２１の図示しない領域に形成されている）と、図示しないアルミニュウム配線を介して夫々接続されている。尚、トランジスタ１８の耐圧は、半導体集積回路の耐圧よりも高くなるように（例えば、２倍程度）各半導体領域の不純物濃度が設定されている。
【００２５】
ここで、Ｎウェル３３には、サージ電圧が出力端子１２を介して直接印加されるため、領域のコーナー部分３３ａは、電界が集中することを避けるために所謂“面取り”を施した形状をなすように形成されている。または、コーナー部分３３ａを所謂Ｒを付けるように形成しても良い。
【００２６】
次に、本実施例の作用について図３及び図４をも参照して説明する。トランジスタ１８のベースは、抵抗１９を介してグランド１５に接続されているため、ＦＥＴ１１のオンオフにかかわらず通常はオフ状態である。ここで、トランジスタ１８の耐圧は、半導体集積回路の耐圧よりも高くなるように設定されているので、ＦＥＴ１１がオンからオフに切り替わった場合に負荷１３に流れている負荷電流の減少時間をより短縮することができるという効果もある。
【００２７】
以降は、出力端子１２にサージ電圧が印加された場合について説明する。
（１）出力端子１２に正極性のサージ電圧が印加された場合
例えば、ＥＳＤ(Electric Static Discharge: 静電気放電) によって、出力端子１２に正極性のサージ電圧が印加された場合を想定する。すると、出力端子１２の電位は急激に上昇する。一般に、トランジスタ１８のコレクタ−ベース間には、図１において破線で示すように寄生容量３５が存在している（その容量分のほとんどは、Ｐウェル３２−Ｎウェル３３のＰＮ接合容量である）。従って、出力端子１２の電位が急激に上昇すると、寄生容量３５及び抵抗１９の経路を介してグランド１５へと電流が流れる。
【００２８】
すると、トランジスタ１８のベース電位が上昇し、ベース電流が流れることによりトランジスタ１８がオンとなり、トランジスタ１８は、ベース電流のｈFE倍のコレクタ電流をエミッタを介してグランド１５へと流す。従って、図３に示すように、本来破線で示すレベルで出力端子１２に印加されるサージ電圧を、実線で示すレベルのように減少させることができる。
【００２９】
（２）出力端子１２に負極性のサージ電圧が印加された場合
この場合は、グランド１５からダイオード２０を介して出力端子１２へと負の電流が流れる経路が形成される。また、ＦＥＴ１１がパワーＭＯＳＦＥＴである場合は、ソース−ドレイン間に寄生ダイオードが形成されているため、グランド１５からその寄生ダイオードを介しても負の電流が流れる。加えて、出力端子１２の電位が−Ｖf （Ｖf ：ＰＮ接合の順方向降下電圧）に低下すると、トランジスタ１８のベース−コレクタ間が順バイアスされ、トランジスタ１８が逆方向のＮＰＮトランジスタとしてオン状態となり、グランド１５から出力端子１２へと負の電流を流す。
【００３０】
これらの作用によって、図４に示すように、本来破線で示すレベルで出力端子１２に印加される負極性のサージ電圧を、実線で示すレベルのように減少させることができる。
【００３１】
以上のように本実施例によれば、半導体集積回路の出力端子１２とグランド１５との間に、ベース−エミッタ間を抵抗１９が接続されたトランジスタ１８を配置すると共に、そのトランジスタ１８に対して逆並列にダイオード２０を接続した。従って、出力端子１２に正極性のサージ電圧が印加された場合には、トランジスタ１８がオンしてグランド１５に電流を流し、負極性のサージ電圧が印加された場合には、ダイオード２０を介してグランド１５から出力端子１２に負の電流を流すことで半導体集積回路を保護することができる（ロウサイド保護）。
【００３２】
そして、トランジスタ１８及びダイオード２０を、半導体基板２１上において絶縁用トレンチ２５により絶縁分離された島状の形成領域２６に形成したので、保護装置が動作したことによってグランド１５に流入またはグランド１５から流出した電流が、半導体基板２１を介して他の回路素子に流れ込むことを抑制し得て、誤動作やラッチアップなどが発生することを確実に防止できる。
【００３３】
また、本実施例によれば、トランジスタ１８の耐圧を、半導体集積回路の耐圧よりも高くなるように設定したことで、サージ電圧が印加された場合に、トランジスタ１８が接合部分に形成されている寄生容量３５を介して流れる電流によってオンする傾向をより強めることで、換言すれば半導体集積回路側の耐圧を相対的に低く設定することができ、チップサイズの増加を抑制することができる。加えて、半導体集積回路のＦＥＴ１１がオンからオフに切り替わった場合に、負荷１３に流れている負荷電流の減少時間をより短縮することができる。
【００３４】
更に、本実施例によれば、ダイオード２０を、トランジスタ１８のコレクタを構成する半導体領域であるＮウェル３３と、トランジスタ１８の外周部に形成され、Ｎウェル３３とは逆の伝導型を有する半導体領域であるＰウェル３１との接合により構成したので、ダイオード２０をトランジスタ１８と一体にして効率良く形成することができる。また、Ｐウェル３１を、トランジスタ１８が形成されている領域の外周部を取り囲むように形成したので、ダイオード２０の電流容量がより大きくなり、ダイオード２０による保護機能を高めることができる。
【００３５】
（第２実施例）
図５及び図６は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。電気的構成を示す図５において、第２実施例では、出力端子１２とグランド１５との間に、ツェナーダイオード３６が接続されている。
【００３６】
また、図６は、ＦＥＴ１１，トランジスタ１８（及びダイオード２０），ツェナーダイオード３６等を半導体基板２１上に形成した場合の、各素子の配置を概略的に示す平面図である。即ち、図６中左端側から右方向にかけて、出力端子１２となるパッド，トランジスタ１８（及びダイオード２０），ツェナーダイオード３６，ＦＥＴ１１の順で配置されている。尚、ツェナーダイオード３６のツェナー電圧は、半導体集積回路の耐圧よりも低くなるように設定されている。
【００３７】
従って、出力端子１２に正極性のサージ電圧が印加された場合は、第１実施例のように、電位が急激に上昇する過渡的な初期状態においてはトランジスタ１８がオンするのが速いため、そのトランジスタ１８によって電流経路が形成される。そして、トランジスタ１８がオンした後は、ツェナーダイオード３６も作用してグランド１５へと電流を流す。
【００３８】
そして、図６では図示しないが、実際には図５に示すように、出力端子１２とトランジスタ１８との間，トランジスタ１８とツェナーダイオード３６との間，ツェナーダイオード３６とＦＥＴ１１との間を夫々アルミニュウム配線３７ａ，３７ｂ，３７ｃで接続することになる。これらの配線３７ａ〜３７ｃは、例えば数十ｍΩ程度の抵抗分を有しているので、これらの抵抗分が出力端子１２に印加されたサージ電圧をダンピングすることになり、サージ電圧に対する耐量を一層向上させることができる。
【００３９】
以上のように第２実施例によれば、保護装置にツェナーダイオード３６を加えると共に、半導体基板２１上における各素子の配置を最適化することによって、総体的にサージ電圧に対する耐量を向上させることができる。
【００４０】
（第３実施例）
図７は、本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。第３実施例は、第１実施例におけるＮＰＮ型のトランジスタ１８を、ＰＮＰ型のトランジスタ３８に置き換えたものである。即ち、トランジスタ３８のエミッタは、出力端子１２に接続されており、コレクタはグランド１５に接続されている。そして、エミッタ−ベース間には、抵抗３９が接続されている。また、トランジスタ３８のエミッタ−コレクタ間には、ダイオード４０が逆並列に接続されている。
【００４１】
以上のように構成された第３実施例によれば、出力端子１２に正極性のサージ電圧が印加されると、抵抗３９を介してトランジスタ３８のベース電位が上昇し、トランジスタ３８のベース−コレクタ間に存在する浮遊容量４１を介してベースからコレクタへと電流が流れる。すると、ベース電流が流れてトランジスタ３８がオンすることによりエミッタからコレクタ，グランド１５へと電流が流れてサージ電圧は吸収される。
【００４２】
また、出力端子１２に負極性のサージ電圧が印加された場合には、第１実施例と同様に、グランド１５からダイオード４０を介して出力端子へ負の電流が流れ、サージ電圧が吸収される。従って、第１実施例と同様の効果が得られる。
【００４３】
（第４実施例）
図８は、本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。第４実施例では、ＦＥＴ１１のドレインは電源端子１４に接続されており、ソースは出力端子（外部信号端子）４２及び負荷４３を介してグランド１５に接続されている。
【００４４】
この場合、ＦＥＴ１１は、自身がオンすることにより、出力端子４２とグランド１５との間に接続されている負荷４３に対してソース電流を供給するようにドライブするようになっている。そして、ＦＥＴ１１のソース−ドレイン間には、第１実施例と同様に、コレクタ−ベース間に抵抗１９が接続されたトランジスタ１８と、ダイオード２０とが接続されている。
【００４５】
第４実施例における保護装置の機能は、第１実施例の場合とサージ電圧の極性を逆にした場合に応じて作用する。
即ち、出力端子１２に負極性のサージ電圧が印加されると、出力端子４２の電位が急激に下降し、トランジスタ１８のコレクタ−ベース間に存在する寄生容量３５及び抵抗１９の経路を介してエミッタへと電流が流れる。すると、トランジスタ１８のベース電位が上昇し、ベース電流が流れることによりトランジスタ１８がオンとなり、コレクタ電流がエミッタへと流れてサージ電圧は吸収される。また、出力端子４２に正極性のサージ電圧が印加されると、ダイオード２０を介して電源端子１４側に電流が流れてサージ電圧は吸収される。
【００４６】
従って、以上のように構成された第４実施例によれば、出力段においてＦＥＴ１１が負荷４３に対してソース電流を供給するようにドライブを行う構成の半導体集積回路についても、第１実施例と同様に保護（ハイサイド保護）することが可能である。
【００４７】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
ツェナーダイオード３６のツェナー電圧は、必ずしも半導体集積回路の耐圧より低く設定する必要はない。
第３及び第４実施例においても、第１実施例と同様ツェナーダイオードを設けても良い。
第４実施例のようにハイサイド保護を行う場合にも、トランジスタにＰＮＰ型のものを用いても良い。
【００４８】
半導体集積回路の出力段に配置される素子は、ＮチャネルＭＯＳＦＥＴ１１に限ることなく、その他のＭＯＳＦＥＴやトランジスタなどでも良い。
Ｐウェル３１は、必ずしもトランジスタ１８が形成されている領域の外周部を取り囲むように形成する必要はない。
ダイオードは、必ずしもトランジスタと一体に形成する必要はなく、独立した素子として構成しても良い。
保護装置を配置する半導体集積回路の外部信号端子としては、出力端子１２，４２に限らず、入力端子或いは入出力端子に配置しても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例における集積回路用保護装置の電気的構成を示す図
【図２】（ａ）は、集積回路用保護装置を半導体基板に形成した場合の模式的な平面図、（ｂ）は模式的な断面図
【図３】半導体集積回路の出力端子に正極性のサージ電圧が印加された場合の波形を示す図
【図４】半導体集積回路の出力端子に負極性のサージ電圧が印加された場合の波形を示す図
【図５】本発明の第２実施例を示す図１相当図
【図６】保護装置及びＦＥＴなどを半導体基板上に形成した場合の模式的な平面図
【図７】本発明の第３施例を示す図１相当図
【図８】本発明の第４施例を示す図１相当図
【図９】従来技術を示す図１相当図
【符号の説明】
１１はＮチャネルＭＯＳＦＥＴ（半導体集積回路装置）、１２は出力端子（外部信号端子）、１５はグランド、１６はダイオード（半導体集積回路装置）、１７ａ及び１７ｂはツェナーダイオード（半導体集積回路装置）、１８はトランジスタ、１９は抵抗、２０はダイオード、２１は半導体基板、２５は絶縁用トレンチ、２６は形成領域、３１はＰウェル（半導体領域）、３３はＮウェル（半導体領域）、３６はツェナーダイオード、３８はトランジスタ、３９は抵抗、４０はダイオード、４２は出力端子（外部信号端子）を示す。
【発明の属する技術分野】
本発明は、外部信号端子に静電気などのノイズが印加された場合に、半導体集積回路が破壊されないように保護するための集積回路用保護装置に関する。
【０００２】
【発明が解決しようとする課題】
このような集積回路用保護装置の従来技術として、例えば、図９に示すように、特開昭５９−１８１７２２号公報や特開平３−１５４３７４号公報に開示されているものがある。図９において、半導体集積回路の入力端子１には、ＮＰＮ型のトランジスタ２のコレクタ−エミッタを介してグランドに接続されており、トランジスタ２のベースとエミッタとの間には抵抗３が接続されている。また、入力端子１とグランドとの間には、ダイオード４が逆方向に接続されている。
【０００３】
そして、入力端子１に静電気などにより正極性のサージ電圧が印加されると、トランジスタ２におけるコレクタ−ベース間の接合がブレークダウンし、電流の一部は抵抗３を介してグランドに流れ、その他の電流はベースを介してエミッタからグランドへと流れる。また、入力端子１に負極性のサージ電圧が印加された場合は、ダイオード４がオンすることで半導体集積回路は保護される。
【０００４】
しかしながら、このような保護装置においては、正極性のサージ電圧が印加された場合には、トランジスタ２をブレークダウンさせることで半導体集積回路を保護するため、入力端子１に繋がる半導体集積回路の耐圧は、トランジスタ２よりも高くなれければならない。従って、半導体集積回路のチップサイズが増加するという問題がある。
【０００５】
また、これら保護装置を形成するプロセスとしては、接合分離工程を用いている。そのため、トランジスタ２をブレークダウンさせた場合に流れる電流は、保護装置が形成されている半導体基板を介して他の回路素子へと流れ込むおそれがあり、場合によっては、回路の誤動作やラッチアップが発生することも考えられる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体集積回路のチップサイズを増加させたり、保護動作によって流れた電流が他の回路素子に影響を及ぼすことを防止できる集積回路用保護装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって正極性のサージ電圧が印加されると、外部信号端子とグランドとの間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、外部信号端子とグランドとの間が導通する。その結果、外部信号端子からトランジスタを介してグランドへと至る経路により電流が流れる。また、外部信号端子に負極性のサージ電圧が印加された場合には、グランドからダイオードを介して外部信号端子側へと負の電流が流れる。
【０００８】
従って、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上において島状に絶縁分離された状態で一体に形成されるので、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを抑制し、誤動作やラッチアップなどの発生を確実に防止することができる。
また、トランジスタの耐圧を、半導体集積回路の耐圧よりも高くなるように設定する。この場合、トランジスタは、サージ電圧の印加によって接合がブレークダウンするよりも、接合部分に形成されている寄生容量を介して電流が流れることでオンする傾向がより強くなる。即ち、このように動作する傾向を高めることで、逆に言えば、半導体集積回路側の耐圧を相対的に低く設定することが可能となり、半導体集積回路のチップサイズをより小さくすることができる。
【０００９】
請求項２記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって負極性のサージ電圧が印加されると、電源端子と外部信号端子との間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、電源端子と外部信号端子との間が導通する。その結果、電源端子からトランジスタを介して外部信号端子へと至る経路により電流が流れる。また、外部信号端子に正極性のサージ電圧が印加された場合には、外部信号端子からダイオードを介して電源側に電流が流れる。
【００１０】
従って、請求項１と同様に、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上において島状に絶縁分離された状態で一体に形成されるので、請求項１と同様に、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを防止することができる。
また、トランジスタの耐圧を、半導体集積回路の耐圧よりも高くなるように設定する。この場合、トランジスタは、サージ電圧の印加によって接合がブレークダウンするよりも、接合部分に形成されている寄生容量を介して電流が流れることでオンする傾向がより強くなる。即ち、このように動作する傾向を高めることで、逆に言えば、半導体集積回路側の耐圧を相対的に低く設定することが可能となり、半導体集積回路のチップサイズをより小さくすることができる。
【００１４】
請求項３記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって正極性のサージ電圧が印加されると、外部信号端子とグランドとの間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、外部信号端子とグランドとの間が導通する。その結果、外部信号端子からトランジスタを介してグランドへと至る経路により電流が流れる。また、外部信号端子に負極性のサージ電圧が印加された場合には、グランドからダイオードを介して外部信号端子側へと負の電流が流れる。
従って、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上に絶縁分離された状態で一体に形成されるので、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを抑制し、誤動作やラッチアップなどの発生を確実に防止することができる。
また、トランジスタに対して並列に接続されるツェナーダイオードを備えるので、トランジスタ等と併せて保護機能を一層高めることができる。
請求項４記載の集積回路用保護装置によれば、半導体集積回路の外部信号端子に静電気などによって負極性のサージ電圧が印加されると、電源端子と外部信号端子との間には、コレクタとベースとの間に存在する寄生容量及びベースとエミッタとの間に接続される抵抗を介した経路で電流が流れる。すると、トランジスタにもベース電流が流れてオンとなるので、電源端子と外部信号端子との間が導通する。その結果、電源端子からトランジスタを介して外部信号端子へと至る経路により電流が流れる。また、外部信号端子に正極性のサージ電圧が印加された場合には、外部信号端子からダイオードを介して電源側に電流が流れる。
従って、請求項１と同様に、半導体集積回路を、正，負何れの極性を有するサージ電圧からも保護することができる。そして、これらのトランジスタ及びダイオードは半導体基板上に絶縁分離された状態で一体に形成されるので、請求項１と同様に、上記保護動作において流れた電流が半導体基板を介して他の回路素子に流れ込むことを防止することができる。
また、トランジスタに対して並列に接続されるツェナーダイオードを備えるので、トランジスタ等と併せて保護機能を一層高めることができる。
【００１５】
請求項５記載の集積回路用保護装置によれば、ツェナーダイオードのツェナー電圧を半導体集積回路の耐圧よりも低くなるように設定する。即ち、ツェナーダイオードは、サージ電圧が印加されてからツェナー降伏が生じるまでの時間が比較的遅いため、先にトランジスタが保護動作を開始することになる。従って、ツェナー電圧を低く設定することで、トランジスタの動作開始後に続いてツェナー降伏をスムーズに発生させることができ、両者の保護動作の連携を適切に行うことで総じて半導体集積回路の保護機能を高めることができる。
【００１６】
請求項６記載の集積回路用保護装置によれば、トランジスタ及びツェナーダイオードを、半導体基板上に、半導体集積回路の外部信号端子，トランジスタ，ツェナーダイオード及び半導体集積回路の順序で配置するので、各素子間を電気的に接続する例えばアルミニュウムからなる配線などが有する抵抗分が作用することによって、サージ電圧に対する耐量をより向上させることができる。
【００１７】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。電気的構成を示す図１において、ＮチャネルＭＯＳＦＥＴ（以下、単にＦＥＴと称す）１１は、半導体集積回路の出力段に配置されており、そのドレインは、半導体集積回路の出力端子（外部信号端子）１２となっている。ＦＥＴ１１は、ＬＤＭＯＳ(Lateral Double-diffused MOS：横型二重拡散ＭＯＳトランジスタ) として構成されている。そして、出力端子１２は、負荷１３を介して電源端子１４に接続されており、ＦＥＴ１１のソースはグランド１５に接続されている。
【００１８】
また、ＦＥＴ１１のドレインとゲートとの間には、ダイオード１６（順），ツェナーダイオード１７ａ及び１７ｂ（逆）の直列回路が接続されている。これらのダイオードは、ＦＥＴ１１がオンからオフに切り替わった場合に、負荷１３が有するインダクタンスによって発生する遅れ電流をゲートへとバイパスさせることで、ＦＥＴ１１を保護するために設けられている。尚、ＦＥＴ１１，ダイオード１６，ツェナーダイオード１７ａ及び１７ｂは、半導体集積回路を構成している。
【００１９】
ＦＥＴ１１は、半導体集積回路の図示しない駆動制御回路によってハイレベルのゲート信号が与えられるとオン状態となり、電源端子１４，負荷１３，ＦＥＴ１１及びグランド１５の経路でシンク電流を流すことで負荷１３を駆動するようになっている。
【００２０】
一方、出力端子１２には、ＮＰＮ型のトランジスタ１８のコレクタが接続されており、トランジスタ１８のエミッタはグランド１５に接続されている。また、トランジスタ１８のベース−エミッタ間には抵抗１９が接続されており、コレクタ−エミッタ間には、ダイオード２０が逆並列に接続されている。
【００２１】
図２は、図１の集積回路用保護装置を半導体基板２１に形成した場合の模式的な平面図（ａ）及び断面図（ｂ）である。この図２において、例えば、ＳＯＩ(Silicon On Insulator)基板などからなる半導体基板２１は、例えばＰ型シリコン基板からなるベース基板２２上に、絶縁分離用のシリコン酸化膜（ＳｉＯ２）２３を介して単結晶シリコン層２４が設けられている。この単結晶シリコン層２４には、枠状をなす絶縁用トレンチ２５によって絶縁分離された島状の形成領域２６に、集積回路用保護装置が形成されている。尚、絶縁用トレンチ２５は、シリコン酸化膜２７及びポリシリコン２８によって埋め戻されている。
【００２２】
形成領域２６において、単結晶シリコン層２４の内、シリコン酸化膜２３に接する下層領域にはＮ＋拡散層２９があり、その上層はＮ−拡散層３０となっている。枠状のＰ＋拡散層からなるＰウェル３１は、形成領域２６の再外周に配置されている。そのＰウェル３１の内周部には、Ｐ＋拡散層からなるＰウェル３２が比較的広い略矩形の領域として形成されていると共に、Ｎ＋拡散層からなるＮウェル３３が比較的狭い略矩形の領域として形成されている。Ｐウェル３２の内部には、Ｎ＋拡散層からなるＮウェル３４が矩形の領域として形成されている。また、Ｎウェル３３の拡散深さは、Ｎ＋拡散層２９に達するように設定されている。
【００２３】
そして、Ｎウェル３３，Ｐウェル３２及びＮウェル３４が、トランジスタ１８のコレクタ（Ｃ），ベース（Ｂ）及びエミッタ（Ｅ）に夫々対応している。また、Ｐウェル３１及びＮウェル３３は、ダイオード２０のアノード（Ａ）及びカソード（Ｋ）に夫々対応している。
【００２４】
また、トランジスタ１８のコレクタたるＮウェル３３は出力端子１２と、エミッタたるＮウェル３４はグランド１５と、ベースたるＰウェル３２及びＮウェル３４は抵抗１９（半導体基板２１の図示しない領域に形成されている）と、図示しないアルミニュウム配線を介して夫々接続されている。尚、トランジスタ１８の耐圧は、半導体集積回路の耐圧よりも高くなるように（例えば、２倍程度）各半導体領域の不純物濃度が設定されている。
【００２５】
ここで、Ｎウェル３３には、サージ電圧が出力端子１２を介して直接印加されるため、領域のコーナー部分３３ａは、電界が集中することを避けるために所謂“面取り”を施した形状をなすように形成されている。または、コーナー部分３３ａを所謂Ｒを付けるように形成しても良い。
【００２６】
次に、本実施例の作用について図３及び図４をも参照して説明する。トランジスタ１８のベースは、抵抗１９を介してグランド１５に接続されているため、ＦＥＴ１１のオンオフにかかわらず通常はオフ状態である。ここで、トランジスタ１８の耐圧は、半導体集積回路の耐圧よりも高くなるように設定されているので、ＦＥＴ１１がオンからオフに切り替わった場合に負荷１３に流れている負荷電流の減少時間をより短縮することができるという効果もある。
【００２７】
以降は、出力端子１２にサージ電圧が印加された場合について説明する。
（１）出力端子１２に正極性のサージ電圧が印加された場合
例えば、ＥＳＤ(Electric Static Discharge: 静電気放電) によって、出力端子１２に正極性のサージ電圧が印加された場合を想定する。すると、出力端子１２の電位は急激に上昇する。一般に、トランジスタ１８のコレクタ−ベース間には、図１において破線で示すように寄生容量３５が存在している（その容量分のほとんどは、Ｐウェル３２−Ｎウェル３３のＰＮ接合容量である）。従って、出力端子１２の電位が急激に上昇すると、寄生容量３５及び抵抗１９の経路を介してグランド１５へと電流が流れる。
【００２８】
すると、トランジスタ１８のベース電位が上昇し、ベース電流が流れることによりトランジスタ１８がオンとなり、トランジスタ１８は、ベース電流のｈFE倍のコレクタ電流をエミッタを介してグランド１５へと流す。従って、図３に示すように、本来破線で示すレベルで出力端子１２に印加されるサージ電圧を、実線で示すレベルのように減少させることができる。
【００２９】
（２）出力端子１２に負極性のサージ電圧が印加された場合
この場合は、グランド１５からダイオード２０を介して出力端子１２へと負の電流が流れる経路が形成される。また、ＦＥＴ１１がパワーＭＯＳＦＥＴである場合は、ソース−ドレイン間に寄生ダイオードが形成されているため、グランド１５からその寄生ダイオードを介しても負の電流が流れる。加えて、出力端子１２の電位が−Ｖf （Ｖf ：ＰＮ接合の順方向降下電圧）に低下すると、トランジスタ１８のベース−コレクタ間が順バイアスされ、トランジスタ１８が逆方向のＮＰＮトランジスタとしてオン状態となり、グランド１５から出力端子１２へと負の電流を流す。
【００３０】
これらの作用によって、図４に示すように、本来破線で示すレベルで出力端子１２に印加される負極性のサージ電圧を、実線で示すレベルのように減少させることができる。
【００３１】
以上のように本実施例によれば、半導体集積回路の出力端子１２とグランド１５との間に、ベース−エミッタ間を抵抗１９が接続されたトランジスタ１８を配置すると共に、そのトランジスタ１８に対して逆並列にダイオード２０を接続した。従って、出力端子１２に正極性のサージ電圧が印加された場合には、トランジスタ１８がオンしてグランド１５に電流を流し、負極性のサージ電圧が印加された場合には、ダイオード２０を介してグランド１５から出力端子１２に負の電流を流すことで半導体集積回路を保護することができる（ロウサイド保護）。
【００３２】
そして、トランジスタ１８及びダイオード２０を、半導体基板２１上において絶縁用トレンチ２５により絶縁分離された島状の形成領域２６に形成したので、保護装置が動作したことによってグランド１５に流入またはグランド１５から流出した電流が、半導体基板２１を介して他の回路素子に流れ込むことを抑制し得て、誤動作やラッチアップなどが発生することを確実に防止できる。
【００３３】
また、本実施例によれば、トランジスタ１８の耐圧を、半導体集積回路の耐圧よりも高くなるように設定したことで、サージ電圧が印加された場合に、トランジスタ１８が接合部分に形成されている寄生容量３５を介して流れる電流によってオンする傾向をより強めることで、換言すれば半導体集積回路側の耐圧を相対的に低く設定することができ、チップサイズの増加を抑制することができる。加えて、半導体集積回路のＦＥＴ１１がオンからオフに切り替わった場合に、負荷１３に流れている負荷電流の減少時間をより短縮することができる。
【００３４】
更に、本実施例によれば、ダイオード２０を、トランジスタ１８のコレクタを構成する半導体領域であるＮウェル３３と、トランジスタ１８の外周部に形成され、Ｎウェル３３とは逆の伝導型を有する半導体領域であるＰウェル３１との接合により構成したので、ダイオード２０をトランジスタ１８と一体にして効率良く形成することができる。また、Ｐウェル３１を、トランジスタ１８が形成されている領域の外周部を取り囲むように形成したので、ダイオード２０の電流容量がより大きくなり、ダイオード２０による保護機能を高めることができる。
【００３５】
（第２実施例）
図５及び図６は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。電気的構成を示す図５において、第２実施例では、出力端子１２とグランド１５との間に、ツェナーダイオード３６が接続されている。
【００３６】
また、図６は、ＦＥＴ１１，トランジスタ１８（及びダイオード２０），ツェナーダイオード３６等を半導体基板２１上に形成した場合の、各素子の配置を概略的に示す平面図である。即ち、図６中左端側から右方向にかけて、出力端子１２となるパッド，トランジスタ１８（及びダイオード２０），ツェナーダイオード３６，ＦＥＴ１１の順で配置されている。尚、ツェナーダイオード３６のツェナー電圧は、半導体集積回路の耐圧よりも低くなるように設定されている。
【００３７】
従って、出力端子１２に正極性のサージ電圧が印加された場合は、第１実施例のように、電位が急激に上昇する過渡的な初期状態においてはトランジスタ１８がオンするのが速いため、そのトランジスタ１８によって電流経路が形成される。そして、トランジスタ１８がオンした後は、ツェナーダイオード３６も作用してグランド１５へと電流を流す。
【００３８】
そして、図６では図示しないが、実際には図５に示すように、出力端子１２とトランジスタ１８との間，トランジスタ１８とツェナーダイオード３６との間，ツェナーダイオード３６とＦＥＴ１１との間を夫々アルミニュウム配線３７ａ，３７ｂ，３７ｃで接続することになる。これらの配線３７ａ〜３７ｃは、例えば数十ｍΩ程度の抵抗分を有しているので、これらの抵抗分が出力端子１２に印加されたサージ電圧をダンピングすることになり、サージ電圧に対する耐量を一層向上させることができる。
【００３９】
以上のように第２実施例によれば、保護装置にツェナーダイオード３６を加えると共に、半導体基板２１上における各素子の配置を最適化することによって、総体的にサージ電圧に対する耐量を向上させることができる。
【００４０】
（第３実施例）
図７は、本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。第３実施例は、第１実施例におけるＮＰＮ型のトランジスタ１８を、ＰＮＰ型のトランジスタ３８に置き換えたものである。即ち、トランジスタ３８のエミッタは、出力端子１２に接続されており、コレクタはグランド１５に接続されている。そして、エミッタ−ベース間には、抵抗３９が接続されている。また、トランジスタ３８のエミッタ−コレクタ間には、ダイオード４０が逆並列に接続されている。
【００４１】
以上のように構成された第３実施例によれば、出力端子１２に正極性のサージ電圧が印加されると、抵抗３９を介してトランジスタ３８のベース電位が上昇し、トランジスタ３８のベース−コレクタ間に存在する浮遊容量４１を介してベースからコレクタへと電流が流れる。すると、ベース電流が流れてトランジスタ３８がオンすることによりエミッタからコレクタ，グランド１５へと電流が流れてサージ電圧は吸収される。
【００４２】
また、出力端子１２に負極性のサージ電圧が印加された場合には、第１実施例と同様に、グランド１５からダイオード４０を介して出力端子へ負の電流が流れ、サージ電圧が吸収される。従って、第１実施例と同様の効果が得られる。
【００４３】
（第４実施例）
図８は、本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し以下異なる部分についてのみ説明する。第４実施例では、ＦＥＴ１１のドレインは電源端子１４に接続されており、ソースは出力端子（外部信号端子）４２及び負荷４３を介してグランド１５に接続されている。
【００４４】
この場合、ＦＥＴ１１は、自身がオンすることにより、出力端子４２とグランド１５との間に接続されている負荷４３に対してソース電流を供給するようにドライブするようになっている。そして、ＦＥＴ１１のソース−ドレイン間には、第１実施例と同様に、コレクタ−ベース間に抵抗１９が接続されたトランジスタ１８と、ダイオード２０とが接続されている。
【００４５】
第４実施例における保護装置の機能は、第１実施例の場合とサージ電圧の極性を逆にした場合に応じて作用する。
即ち、出力端子１２に負極性のサージ電圧が印加されると、出力端子４２の電位が急激に下降し、トランジスタ１８のコレクタ−ベース間に存在する寄生容量３５及び抵抗１９の経路を介してエミッタへと電流が流れる。すると、トランジスタ１８のベース電位が上昇し、ベース電流が流れることによりトランジスタ１８がオンとなり、コレクタ電流がエミッタへと流れてサージ電圧は吸収される。また、出力端子４２に正極性のサージ電圧が印加されると、ダイオード２０を介して電源端子１４側に電流が流れてサージ電圧は吸収される。
【００４６】
従って、以上のように構成された第４実施例によれば、出力段においてＦＥＴ１１が負荷４３に対してソース電流を供給するようにドライブを行う構成の半導体集積回路についても、第１実施例と同様に保護（ハイサイド保護）することが可能である。
【００４７】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
ツェナーダイオード３６のツェナー電圧は、必ずしも半導体集積回路の耐圧より低く設定する必要はない。
第３及び第４実施例においても、第１実施例と同様ツェナーダイオードを設けても良い。
第４実施例のようにハイサイド保護を行う場合にも、トランジスタにＰＮＰ型のものを用いても良い。
【００４８】
半導体集積回路の出力段に配置される素子は、ＮチャネルＭＯＳＦＥＴ１１に限ることなく、その他のＭＯＳＦＥＴやトランジスタなどでも良い。
Ｐウェル３１は、必ずしもトランジスタ１８が形成されている領域の外周部を取り囲むように形成する必要はない。
ダイオードは、必ずしもトランジスタと一体に形成する必要はなく、独立した素子として構成しても良い。
保護装置を配置する半導体集積回路の外部信号端子としては、出力端子１２，４２に限らず、入力端子或いは入出力端子に配置しても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例における集積回路用保護装置の電気的構成を示す図
【図２】（ａ）は、集積回路用保護装置を半導体基板に形成した場合の模式的な平面図、（ｂ）は模式的な断面図
【図３】半導体集積回路の出力端子に正極性のサージ電圧が印加された場合の波形を示す図
【図４】半導体集積回路の出力端子に負極性のサージ電圧が印加された場合の波形を示す図
【図５】本発明の第２実施例を示す図１相当図
【図６】保護装置及びＦＥＴなどを半導体基板上に形成した場合の模式的な平面図
【図７】本発明の第３施例を示す図１相当図
【図８】本発明の第４施例を示す図１相当図
【図９】従来技術を示す図１相当図
【符号の説明】
１１はＮチャネルＭＯＳＦＥＴ（半導体集積回路装置）、１２は出力端子（外部信号端子）、１５はグランド、１６はダイオード（半導体集積回路装置）、１７ａ及び１７ｂはツェナーダイオード（半導体集積回路装置）、１８はトランジスタ、１９は抵抗、２０はダイオード、２１は半導体基板、２５は絶縁用トレンチ、２６は形成領域、３１はＰウェル（半導体領域）、３３はＮウェル（半導体領域）、３６はツェナーダイオード、３８はトランジスタ、３９は抵抗、４０はダイオード、４２は出力端子（外部信号端子）を示す。
Claims (6)
- オン状態になることにより半導体集積回路の外部信号端子とグランドとの間を導通させるトランジスタと、
このトランジスタのベースとエミッタとの間に接続される抵抗と、
前記トランジスタに対して逆並列に接続されるダイオードとを備え、
前記トランジスタ及びダイオードは、半導体基板上において島状に絶縁分離された状態で一体に形成され、
前記トランジスタの耐圧は、前記半導体集積回路の耐圧よりも高くなるように設定されていることを特徴とする集積回路用保護装置。 - オン状態になることにより電源端子と半導体集積回路の外部信号端子との間を導通させるトランジスタと、
このトランジスタのベースとエミッタとの間に接続される抵抗と、
前記トランジスタに対して逆並列に接続されるダイオードとを備え、
前記トランジスタ及びダイオードは、半導体基板上において島状に絶縁分離された状態で一体に形成され、
前記トランジスタの耐圧は、前記半導体集積回路の耐圧よりも高くなるように設定されていることを特徴とする集積回路用保護装置。 - オン状態になることにより半導体集積回路の外部信号端子とグランドとの間を導通させるトランジスタと、
このトランジスタのベースとエミッタとの間に接続される抵抗と、
前記トランジスタに対して逆並列に接続されるダイオードとを備え、
前記トランジスタ及びダイオードは、半導体基板上に絶縁分離された状態で一体に形成され、
前記トランジスタに対して並列に接続されるツェナーダイオードを具備したことを特徴とする集積回路用保護装置。 - オン状態になることにより電源端子と半導体集積回路の外部信号端子との間を導通させるトランジスタと、
このトランジスタのベースとエミッタとの間に接続される抵抗と、
前記トランジスタに対して逆並列に接続されるダイオードとを備え、
前記トランジスタ及びダイオードは、半導体基板上に絶縁分離された状態で一体に形成され、
前記トランジスタに対して並列に接続されるツェナーダイオードを具備したことを特徴とする集積回路用保護装置。 - 前記ツェナーダイオードのツェナー電圧は、前記半導体集積回路の耐圧よりも低くなるように設定されていることを特徴とする請求項３又は４記載の集積回路用保護装置。
- 前記トランジスタ及びツェナーダイオードは、前記半導体基板上に、前記半導体集積回路の外部信号端子，トランジスタ，ツェナーダイオード及び半導体集積回路の順序で配置されていることを特徴とする請求項５記載の集積回路用保護装置。
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