KR100789308B1 - 반도체장치 - Google Patents

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KR100789308B1
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미쓰비시덴키 가부시키가이샤
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Abstract

고압측 부유 오프셋전압(VS)의 부변동에 기인하는 오동작 및 래치업 파괴를 회피할 수 있는 반도체장치를 얻는다. NMOS(14)와 PMOS(15)와의 사이에서, n형 불순물영역(28)의 상면 내에는, p형 웰(29)에 접하도록 p+형 불순물영역(33)이 형성되어 있다. p+형 불순물영역(33) 상에는 전극(41)이 형성되어 있고, 전극(41)은 고압측 부유 오프셋전압(VS)에 접속되어 있다. p+형 불순물영역(33)의 불순물 농도는 p형 웰(29)의 불순물 농도보다도 높고, 또한, p+형 불순물영역(33)은 p형 웰(29)보다도 얕게 형성되어 있다. p+형 불순물영역(33)과 PMOS(15)와의 사이에 있고, n형 불순물영역(28)의 상면에는, n+형 불순물영역(32)이 형성되어 있다. n+형 불순물영역(32) 상에는 전극(40)이 형성되어 있고, 전극(40)은 고압측 부유공급 절대전압(VB)에 접속되어 있다.
반도체, 인버터, 파워디바이스, 트랜지스터, 다이오드, 고압, 오프셋

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 파워디바이스 및 파워디바이스 구동장치의 구성을 설명하기 위한 개략구성도이다.
도 2는 고압측 구동부의 주요부의 회로도이다.
도 3은 파워디바이스 구동장치에서의 고압도에 설치되는 레이아웃을 나타내는 개략평면도이다.
도 4는 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 5는 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 6은 n+형 불순물영역 및 p+형 불순물영역의 형성레이아웃의 일례를 모식적으로 나타내는 평면도이다.
도 7은 n+형 불순물영역 및 p+형 불순물영역의 형성레이아웃의 일례를 모식적으로 나타내는 평면도이다.
도 8은 본 발명의 실시예 1에 관한 반도체장치의 효과를 설명하기 위한 단면도이다.
도 9는 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 10은 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 11은 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 12는 p+형 불순물영역 및 p+형 불순물영역의 형성레이아웃을 모식적으로 나타내는 평면도이다.
도 13은 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 14는 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 15는 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다.
도 16은 본 발명의 실시예 10에 관한 반도체장치의 구조를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
21 : p-형 실리콘기판 22 : p+형 분리영역
28 : n형 불순물영역 29 : p형 웰
14S : n+형 소스영역 15S : p+형 소스영역
32, 66, 70, 72 : n+형 불순물영역
33, 55, 57, 59, 64, 65, 71, 76 : p+형 불순물영역
63, 75 : 트렌치
본 발명은, 반도체장치에 관한 것으로, 특히, 인버터 등의 파워디바이스를 구동하기 위한 파워디바이스 구동장치에 관한 것이다.
파워디바이스는, 직렬로 접속된 제1 및 제2 N채널 절연게이트형 바이폴라 트랜지스터(IGBT)와, 파워디바이스 구동장치를 구비하고 있다. 제1 IGBT의 컬렉터전극은 주전원에 접속되어 있고, 제2 IGBT의 에미터전극은 접지전위에 접속되어 있다. 제1 IGBT의 에미터전극과 제2 IGBT의 컬렉터전극은 부하에 접속되어 있다. 부하에 의한 역기전압으로부터 제1 및 제2 IGBT를 보호하기 위해, 프리휠링 다이오드가 제1 및 제2 IGBT에 각각 역병렬로 접속되어 있다.
파워디바이스 구동장치는, 제1 IGBT를 제어하기 위한 고압측 구동부와, 제2 IGBT를 제어하기 위한 저압측 구동부를 구비하고 있다. 또한, 파워디바이스 구동장치는, 제1 IGBT의 에미터전극에 접속된 VS 단자와, 콘덴서를 통해 제1 IGBT의 에미터전극에 접속된 VB 단자와, 제1 IGBT의 제어전극에 접속된 HO 단자와, 제2 IGBT의 에미터전극에 접속된 COM 단자와, 콘덴서를 통해 제2 IGBT의 에미터전극에 접속된 VCC 단자와, 제2 IGBT의 제어전극에 접속된 LO 단자와, GND 단자를 구비하고 있다. 여기서, VS는, 고압측 구동부의 기준전위가 되는 고압측 부유 오프셋전압이다. VB는, 고압측 구동부의 전원이 되는 고압측 부유공급 절대전압으로, 고압측 부유전원으로부터 공급된다. HO는, 고압측 구동부에 의한 고압측 구동신호출력이다. COM은, 공통접지이다. VCC는, 저압측 구동부의 전원이 되는 저압측 고정공급전압이고, 저압측 고정공급전원으로부터 공급된다. LO는, 저압측 구동부에 의한 저압측 구동신호출력이다. GND는, 접지전위이다.
이하, 고압측 구동부를 예로 들어, 종래의 파워디바이스 구동장치에 대하여 설명한다.
고압측 구동부는, PMOS 트랜지스터 및 NMOS 트랜지스터를 갖는 CMOS 회로를 구비하고 있다. PMOS 트랜지스터의 소스전극은 VB 단자에, NMOS 트랜지스터의 소스전극은 VS 단자에, PMOS 트랜지스터 및 NMOS 트랜지스터의 각 드레인전극은 HO 단자에, 각각 접속되어 있다.
다음에, CMOS 회로를 갖는 종래의 반도체장치의 구조에 대하여 설명한다. 반도체장치는, p-형 실리콘기판과, p형 실리콘기판의 상면 내에 형성된 n형 불순물영역과, n형 불순물영역의 상면 내에 형성된 p형 웰과, p형 웰의 상면 내에 형성된, NMOS 트랜지스터의 n형의 소스영역 및 드레인영역과, n형 불순물영역의 상면 내에 형성된, PMOS 트랜지스터의 p형의 소스영역 및 드레인영역과, n형 불순물영역에 접하여 p-형 실리콘기판의 상면 내에 형성된 p+형의 분리영역을 구비하고 있다.
NMOS 트랜지스터의 소스영역과 드레인영역과의 사이에는 채널형성영역이 규 정되어 있고, 채널형성영역 상에는, 게이트 절연막을 통해 NMOS 트랜지스터의 게이트전극이 형성되어 있다. 마찬가지로, PMOS 트랜지스터의 소스영역과 드레인영역과의 사이에는 채널형성영역이 규정되어 있고, 채널형성영역 상에는, 게이트 절연막을 통해 PMOS 트랜지스터의 게이트전극이 형성되어 있다. NMOS 트랜지스터의 소스영역은 VS 단자에, PMOS 트랜지스터의 소스영역은 VB 단자에, 각각 접속되어 있다. NMOS 트랜지스터 및 PMOS 트랜지스터의 각 드레인영역은, HO 단자에 공통으로 접속되어 있다.
이때, CMOS 회로를 갖는 반도체장치에 관한 기술은, 하기의 특허문헌 1∼4에 개시되어 있다.
[특허문헌 1]
일본특허공개평 11-68053호 공보.
[특허문헌 2]
일본특허공개평 62-120063호 공보
[특허문헌 3]
일본특허공개평 60-74560호 공보
[특허문헌 4]
일본특허공개평 5-152523호 공보
종래의 파워디바이스 및 파워디바이스 구동장치에 있어서, 회생기간(즉, 부 하로부터의 역기전압에 의해 프리휠링 다이오드가 온하는 기간)에, 고압측 부유 오프셋전압 VS가 공통접지 COM보다도 낮은 부전압으로 변동할 가능성이 있다. 이 고압측 부유 오프셋전압 VS의 부변동은, 콘덴서를 통해 고압측 부유공급 절대전압 VB에 전달되고, 고압측 부유공급 절대전압 VB의 전위도 부변동해 버린다.
고압측 부유공급 절대전압 VB가 부변동하면, 그 부변동은 n형 불순물영역에 전달된다. 그 결과, 통상은 역바이어스되어 있을 것이고, p+형의 분리영역과 n형 불순물영역과의 사이의 기생다이오드나, p-형 실리콘기판과 n형 불순물영역과의 사이의 기생다이오드가 턴온해 버려, n형 불순물영역 내에 전류가 유입한다.
그리고, 기생다이오드의 턴온에 의해 n형 불순물영역 내에 유입한 전류에 기인하여, 종래의 반도체장치에는, 고압측 구동신호출력 HO의 논리가 반전하거나, 기생사이리스터가 래치업하여 CMOS 회로에 과대한 전류가 흐르고, 경우에 따라서는 회로 또는 부품이 손상한다는(래치업 파괴) 문제가 있다(자세히는, 동일 출원인에 의한 일본특허공개 2002-252333호 공보 참조).
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 고압측 부유 오프셋전압 VS의 부변동에 기인하는 오동작 및 래치업 파괴를 회피할 수 있는 반도체장치를 얻는 것을 목적으로 하는 것이다.
제1 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제1 도전형의 제3 불순물영역을 구비한다.
제2 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제2 도전형의 제3 불순물영역을 구비한다.
제3 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 제3 불순물영역을 구비한다.
제4 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제1 또는 제2 단자에 접속된, 제1 도전형의 제3 불순물영역과, 제3 불순물영역을 관통하여 제1 불순물영역의 주표면 내에 형성된 트렌치와, 트렌치의 벽면을 규정하고 있는 부분의 제1 불순물영역 내에 형성되고, 제1 또는 제2 단자에 접속된, 제1 도전형의 제4 불순물영역을 구비한다.
제5 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제1 도전형의 제3 불순물영역과, 제3 불순물영역에 접하여 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 제4 불순물영역을 구비한다.
제6 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제2 도전형의 제3 불순물영역과, 제3 불순물영역에 접하여 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 제4 불순물영역을 구비한다.
제7 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 반도체기판과, 반도체기판의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성된, 제1 도전형의 제3 불순물영역과, 제3 불순물영역을 관통하여 제1 불순물영역의 주표면 내에 형성된 트렌치와, 트렌치의 벽면을 규정하고 있는 부분의 제1 불순물영역 내에 형성된, 제1 도전형의 제4 불순물영역과, 제3 불순물영역에 접하고 제1 불순물영역의 주표면 내에 형성된, 제2 도전형의 제5 불순물영역과, 제3∼제5 불순물영역에 접하여 제1 불순물영역의 주표면 상에 형성된 플로팅전극을 구비한다.
제8 발명에 관한 반도체장치는, 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스를 구동하기 위한 반도체장치에 있어서, 제1 전극에 접속된 제1 단자와, 용량성소자를 통해 제1 전극에 접속된 제2 단자와, 제1 도전형의 제1 불순물영역과, 제1 불순물영역의 주표면 내에 형성된, 제2 도전형의 제2 불순물영역과, 제2 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제1 도전형의 소스·드레인영역을 갖는 제1 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제2 단자에 접속된, 제2 도전형의 소스·드레인영역을 갖는 제2 트랜지스터와, 제1 불순물영역의 주표면 내에 형성되고, 제1 단자에 접속된, 제2 도전형의 제3 불순물영역을 구비한다.
[발명의 실시예]
(실시예 1)
도 1은, 파워디바이스 및 파워디바이스 구동장치의 구성을 설명하기 위한 개략구성도이다. 파워스위칭 디바이스인 N채널 절연게이트형 바이폴라 트랜지스터(IGBT) Q1, Q2는, 주전원인 고전압 HV를 스위칭한다. 노드 N30에는 부하가 접속되어 있다. 프리휠링 다이오드 D1, D2는, 노드 N30에 접속된 부하에 의한 역기전압으로부터 IGBT Q1, Q2를 보호한다.
파워디바이스 구동장치(100)는, IGBT Q1, Q2를 구동하고, IGBT Q1을 제어하는 고압측 제어입력 HIN과, IGBT Q2를 제어하는 저압측 제어입력 LIN에 따라 동작한다. 또한, 파워디바이스 구동장치(100)는, IGBT Q1을 구동하는 고압측 구동부(101)와, IGBT Q2를 구동하는 저압측 구동부(102)와, 제어입력처리부(103)를 가지고 있다.
여기서, 예를 들면 IGBT Q1, Q2가 동시에 온상태가 된 경우, IGBT Q1, Q2에 관통전류가 흐르고, 부하에 전류가 흐르지 않게 되어, 바람직하지 않은 상태가 된다. 제어입력처리부(103)는, 제어입력 HIN, LIN에 의해, 그와 같은 상태가 야기되 는 것을 막는 등의 처리를 고압측 구동부(101) 및 저압측 구동부(102)에 대하여 행하고 있다.
또한, 파워디바이스 구동장치(100)는, IGBT Q1의 에미터전극에 접속된 VS 단자와, 콘덴서 C1을 통해 IGBT Q1의 에미터전극에 접속된 VB 단자와, IGBT Q1의 제어전극에 접속된 HO 단자와, IGBT Q2의 에미터전극에 접속된 COM 단자와, 콘덴서 C2를 통해 IGBT Q2의 에미터전극에 접속된 VCC 단자와, IGBT Q2의 제어전극에 접속된 LO 단자와, GND 단자를 구비하고 있다. 여기서, VS는, 고압측 구동부(101)의 기준전위가 되는 고압측 부유 오프셋전압이다. VB는, 고압측 구동부(101)의 전원이 되는 고압측 부유공급 절대전압으로, 도시하지 않은 고압측 부유전원으로부터 공급된다. HO는, 고압측 구동부(101)에 의한 고압측 구동신호출력이다. COM은, 공통접지이다. VCC는, 저압측 구동부(102)의 전원이 되는 저압측 고정공급전압으로, 도시하지 않은 저압측 고정공급전원으로부터 공급된다. LO는, 저압측 구동부(102)에 의한 저압측 구동신호출력이다. GND는, 접지전위이다.
콘덴서 C1, C2는, 고압측 구동부(101) 및 저압측 구동부(102)에 공급되는 전원전압을 파워디바이스의 동작에 따르는 전위변동에 추종시키기 위해 설치된다.
이상과 같은 구성에 의해, 제어입력 HIN, LIN에 근거하는 파워디바이스에 의한 주전원의 스위칭이 행해진다.
그런데, 고압측 구동부(101)는, 회로의 접지전위 GND에 대하여 전위적으로 부유한 상태로 동작하므로, 고압측회로에 구동신호를 전달하기 위한 레벨시프트회로를 갖는 구성으로 되어 있다.
도 2는, 파워디바이스 구동장치(100)에서의 고압측 구동부(101)의 주요부의 회로도이다. 스위칭소자인 고내압 MOS(11)는, 상기한 레벨시프트회로의 역할을 다하고 있다. 스위칭소자인 고압측 구동신호 출력용의 CMOS 회로(이하 「CMOS」)(12)는, PMOS 트랜지스터(이하 「PMOS」)(15) 및 NMOS 트랜지스터(이하 「NMOS」)(14)로 이루어져, 고압측 구동신호 HO를 출력한다. 레벨시프트저항(13)은, CMOS(12)의 게이트전위를 설정하기 위한 것으로, 풀업저항에 해당하는 역할을 다하고 있다.
고내압 MOS(11)는, 고압측 제어입력 HIN에 따라서, CMOS(12)의 스위칭을 행한다. CMOS(12)는, 고압측 부유공급 절대전압 VB 및 고압측 부유 오프셋전압 VS 사이의 전압을 스위칭하여 고압측 구동신호출력 HO에 구동신호를 출력하고, 외부의 파워디바이스의 고압측 스위칭소자를 구동시킨다.
여기서, 이후의 설명에서는, CMOS(12) 및 레벨시프트저항(13)을 종합하여, 고압측 구동회로라 칭한다.
도 3은, 파워디바이스 구동장치(100)에서의 고압측에 설치되는 레이아웃을 나타내는 개략평면도이다. CMOS(12) 및 레벨시프트저항(13)으로 이루어지는 고압측구동회로는 고압도(high voltage island)라 칭하게 되는 영역 R2 내에 형성되어 있고, 고내압 MOS 11은 영역 R1 내에 형성되어 있다. 그 주위를 접지전위 GND의 알루미늄배선 16, 17로 둘러싸는 것에 의해, 쉴드가 이루어져 있다.
도 4, 5는, 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도로, 각각 도 3에 나타낸 라인 IV-IV, V-V에 따른 위치의 단면에 대응하고 있다. 도 4를 참조하여, p-형 실리콘기판(21)의 상면 내에는, p+형 분리영역(22), n형 불 순물영역(23) 및 n형 불순물영역(24, 28)이 형성되어 있다. n형 불순물영역(28)의 상면 내에는, p형 웰(29)이 형성되어 있다. p+형 분리영역(22)은, p-형 실리콘기판(21)에 도달하고 있다. p+형 분리영역(22) 상에는 전극(34)이 형성되어 있고, p형 실리콘기판(21)의 전위는, 회로상 가장 낮은 전위(GND 또는 COM 전위)로 되어 있다. 또한, 고내압 MOS(11)의 n+형 소스영역(11S)의 하부에 p형 웰(25)이 형성되고, 그 p형 웰(25)은, 게이트 절연막을 통해 게이트전극(11G)의 하부에 도달하고, 고내압 MOS(11)의 채널영역을 형성하고 있다. 더욱이, p형 웰(25) 내에는, 소스전극(35)에 접하도록 p+형 불순물영역(26) 및 n+형 소스영역(11S)이 형성되어 있다. 또한, 고내압 MOS(11)의 드레인전극(36)에 접하도록 n+형 드레인영역(11D)이 형성되어 있다.
고내압 MOS(11)의 드레인전극(36)은, CMOS(12)의 PMOS(15) 및 NMOS(14)의 각 게이트전극(15G, 14G)에 접속되어 있고, 또한, 레벨시프트저항(13)을 통해 PMOS(15)의 소스전극(39) 및 고압측 부유공급 절대전압 VB에 접속되어 있다.
한편, CMOS(12)가 형성되는 n형 불순물영역(28) 내에는, PMOS(15)의 소스전극(39)에 접하도록 p+형 소스영역(15S) 및 n+형 불순물영역(30)이 형성되어 있고, 드레인전극(37)에 접하도록 p+형 드레인영역(15D)이 형성되어 있다. n형 불순물영역(28)의 상면 상에는, 게이트 절연막을 통해 PMOS(15)의 게이트전극(15G)이 형성되어 있다. 게이트전극(15G) 상에는 전극(38)이 형성되어 있다. 또한, NMOS(14)는 p형 웰(29) 내에 형성되고, NMOS(14)의 드레인전극(44)에 접하도록 n+형 드레인영역(14D)이 형성되고, 소스영역(42)에 접하도록 n+형 소스영역(14S) 및 p+형 불순물 영역(31)이 형성되어 있다. p형 웰(29)의 상면 상에는, 게이트 절연막을 통해 NMOS(14)의 게이트전극(14G)이 형성되어 있다. 게이트전극(14G) 상에는 전극(43)이 형성되어 있다.
NMOS(14)와 PMOS(15)와의 사이에서, n형 불순물영역(28)의 상면 내에는, p형 웰(29)에 접하도록 p+형 불순물영역(33)이 형성되어 있다. p+형 불순물영역(33) 상에는 전극(41)이 형성되어 있고, 전극(41)은 고압측 부유 오프셋전압 VS에 접속되어 있다. p+형 불순물영역(33)의 불순물 농도는 p형 웰(29)의 불순물 농도보다도 높고, 또한, p+형 불순물영역(33)은 p형 웰(29)보다도 얕게 형성되어 있다. p+형 불순물영역(33)과 PMOS(15)와의 사이에서, n형 불순물영역(28)의 상면 내에는, n+형 불순물영역(32)이 형성되어 있다. n+형 불순물영역(32) 상에는 전극(40)이 형성되어 있고, 전극(40)은 고압측 부유공급 절대전압 VB에 접속되어 있다.
도 5를 참조하여, p-형 실리콘기판(21)의 상면 내에는, p+형 분리영역(22), n-형 불순물영역(50) 및 n형 불순물영역(28)이 형성되어 있다. p+형 분리영역(22) 상에는 전극(52)이 형성되어 있다. n형 불순물영역(28)의 상면 내에는 n+형 불순물영역(51)이 형성되어 있고, n+형 불순물영역(51) 상에는 전극(53)이 형성되어 있다. 전극(53)은, 고압측 부유공급 절대전압 VB에 접속되어 있다.
도 5에 나타내는 바와 같이, p+형 소스영역(15S), n형 불순물영역(28), p형 웰(29) 및 n+형 소스영역(14S)으로 이루어지는 횡형의 기생사이리스터가 존재하고 있다. 기생사이리스터는, pnp형의 기생바이폴라 트랜지스터 PBP1과, npn형의 기생바이폴라 트랜지스터 PBP2로 이루어진다.
도 6, 7은, n+형 불순물영역(32) 및 p+형 불순물영역(33)의 형성레이아웃의 일례를 모식적으로 나타내는 평면도이다. p+형 분리영역(22)은, 도 3에 나타낸 바와 같이 영역 R1, R2를 사방으로 둘러싸고 형성되어 있다. 도 6에 나타낸 예에서는, n+형 불순물영역(32) 및 p+형 불순물영역(33)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 도 7에 나타낸 예에서는, p+형 불순물영역(33)은, p형 웰(29)의 주위를 둘러싸고 형성되어 있고, n+형 불순물영역(32)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에서 p형 웰(29)의 주위를 둘러싸고 형성되어 있다. 도 7에 나타낸 예보다도 도 6에 나타낸 예의 쪽이, 칩 사이즈는 작아진다.
본 실시예 1에 관한 파워디바이스 및 파워디바이스 구동장치에 있어서, 회생기간에, 고압측 부유 오프셋전압 VS가 공통접지 COM보다도 낮은 부전압으로 변동한 경우를 생각한다. 이 경우, 고압측 부유 오프셋전압 VS의 부변동은, 도 1에 나타낸 콘덴서 C1을 통해 고압측 부유공급 절대전압 VB에 전달되고, 고압측 부유공급 절대전압 VB의 전위도 부변동해 버린다. 도 4, 5를 참조하여, 고압측 부유공급 절대전압 VB가 부변동하면, 그 부변동은, n-형 불순물영역(23, 50) 및 n형 불순물영역(24, 28)에 전달된다. 그 결과, 통상은 역바이어스되어 있어야 할 기생다이오드 PD1∼PD4가 턴온해 버려, n-형 불순물영역(23) 및 n형 불순물영역(24, 28) 내에 전류가 유입한다.
그렇지만 본 실시예 1에 관한 반도체장치에 의하면, 기생바이폴라 트랜지스터 PBP1의 베이스 전류에 해당하는 전자가, 고압측 부유 오프셋전압 VS보다도 고전 위인 n+형 불순물영역(32)에 의해 흡수된다. 그 결과, 기생바이폴라 트랜지스터 PBP1의 베이스전류가 억제되고, 기생사이리스터가 턴온하지 않기 때문에, CMOS(12)의 래치업 파괴를 회피할 수 있다.
또한, 기생바이폴라 트랜지스터 PBP2의 베이스전류에 해당하는 홀이, 고압측 부유공급 절대전압 VB보다도 저전위인 p+형 불순물영역(33)에 의해 흡수된다. 그 결과, 기생바이폴라 트랜지스터 PBP2의 베이스전류가 억제되고, 기생사이리스터가 온하지 않기 때문에, CMOS(12)의 래치업 파괴를 회피할 수 있다. 도 8을 참조하여, p+형 분리영역(22)으로부터 n-형 불순물영역(50) 내에 유입한 홀전류는, p형 웰(29)에 도달하기 전에, p+형 불순물영역(33)에 의해 흡수되어 있다. 또한, p형 웰(29)의 바로 아래의 p-형 실리콘기판(21)으로부터 n형 불순물영역(28) 내에 유입한 홀전류는, n+형 불순물영역(30, 32)으로부터 n형 불순물영역(28) 내에 주입되는 전자에 의해 가까이 당겨지기 때문에, p형 웰(29) 내에 유입하지 않고, p+형 불순물영역(33)에 의해 흡수된다.
도 5에 나타낸 바와 같이, p+형 불순물영역(33)은 p형 웰(29)보다도 얕게 형성되어 있다. 그 때문에, p+형 불순물영역(33)의 곡률부의 전계강도는, p형 웰(29)의 곡률부의 전계강도보다도 높아진다. 따라서, p+형 불순물영역(33)은 보다 많은 홀전류를 흡수할 수 있고, CMOS(12)의 래치업 파괴를 보다 효과적으로 회피할 수 있다.
상기한 대로, p+형 불순물영역(33)의 불순물 농도는 p형 웰(29)의 불순물 농도보다도 높다. 그 때문에, p+형 불순물영역(33)의 곡률부의 전계강도는, p형 웰(29)의 곡률부의 전계강도보다도 높아진다. 더구나, p+형 불순물영역(33)의 불순물 농도를 높게 하면, p+형 불순물영역(33) 내의 시이트저항이나, p+형 불순물영역(33)과 전극(41)과의 콘택저항이 작아진다. 따라서, p+형 불순물영역(33)은 보다 많은 홀전류를 흡수할 수 있고, CMOS(12)의 래치업 파괴를 보다 효과적으로 회피할 수 있다.
도 5에 나타낸 바와 같이, p+형 불순물영역(33)은, 기생바이폴라 트랜지스터 PBP2의 베이스층에 해당하는 p형 웰(29)에 접하여 형성되어 있다. 따라서, p+형 불순물영역(33)과 p형 웰(29)과의 사이에 간극이 설치되는 경우와 비교하면, 칩 사이즈를 삭감할 수 있을 뿐만 아니라, 기생바이폴라 트랜지스터 PBP2의 베이스층의 저항이 내려가기 때문에, p+형 불순물영역(33)은 보다 많은 홀전류를 흡수할 수 있어, CMOS(12)의 래치업 파괴를 보다 효과적으로 회피할 수 있다.
고압측 부유 오프셋전압 VS의 부변동에 기인하여 n형 불순물영역(28) 내에 유입하는 전류는, p+형 분리영역(22)으로부터 n-형 불순물영역(50)을 통해 n형 불순물영역(28) 내에 유입하는 것이 가장 많다. 따라서, 특히 p+형 분리영역(22)이 영역 R1, R2의 주위를 둘러싸고 형성되어 있는 경우에는, 도 7에 나타낸 바와 같이, p형 웰(29)의 주위를 둘러싸도록 p+형 불순물영역(33) 및 n+형 불순물영역(32)을 형성함으로써, CMOS(12)의 래치업 파괴를 보다 효과적으로 회피할 수 있다.
이때, n+형 불순물영역(32) 및 p+형 불순물영역(33)의 양쪽에도 형성되어 있으면 가장 효과적이지만, 어느 한쪽만 형성되어 있는 경우라도 유효하다.
(실시예 2)
도 9는, 도 5에 대응시켜, 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다. 도 5에 나타낸 n+형 불순물영역(32) 및 전극(40) 대신에, p+형 불순물영역(55) 및 전극(56)이 형성되어 있다. 전극(56)은 고압측 부유공급 절대전압 VB에 접속되어 있다. p+형 불순물영역(55)의 불순물 농도는 p형 웰(29)의 불순물 농도보다도 높고, 또한, p+형 불순물영역(55)은 p형 웰(29)보다도 얕게 형성되어 있다.
도 6에 나타낸 예와 마찬가지로, p+형 불순물영역(55)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 혹은 도 7에 나타낸 예와 마찬가지로, p+형 불순물영역(55)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에 p형 웰(29)의 주위를 둘러싸고 형성되어 있다.
고압측 부유 오프셋전압 VS의 부변동에 기인하여, 고압측 부유 오프셋전압 VS 및 고압측 부유공급 절대전압 VB는, p-형 실리콘기판(21) 및 p+형 분리영역(22)의 전위보다도 낮아진다. 따라서, 기생다이오드 PD1∼PD4가 턴온하여 n형 불순물영역(28) 내에 전류가 유입하였다고 해도, 도 5에 나타낸 기생바이폴라 트랜지스터 PBP2의 베이스전류에 해당하는 홀이, p+형 불순물영역(55, 33)에 의해 흡수된다. 그 결과, 기생바이폴라 트랜지스터 PBP2의 베이스전류가 억제되고, 기생사이리스터가 턴온하지 않기 때문에, CMOS(12)의 래치업 파괴를 회피할 수 있다.
또한, n+형 불순물영역(32)이 아니라 p+형 불순물영역(55)이 형성되어 있기 때문에, 고압측 부유 오프셋전압 VS의 부변동에 기인하여 도 4, 5에 나타낸 기생다이오드 PD1∼PD4가 턴온하였을 때에, p+형 불순물영역(55)으로부터 n형 불순물영역(28)으로 전자가 주입되지 않는다. 그 때문에, p-형 실리콘기판(21) 및 p+형 분리영역(22)으로부터의 홀의 공급도 감소하고, 결과로서 n형 불순물영역(28) 내에 유입하는 홀전류가 감소되기 때문에, CMOS(12)의 래치업 파괴를 보다 효과적으로 회피할 수 있다.
이때, p+형 불순물영역(55) 및 p+형 불순물영역(33)의 양쪽에도 형성되어 있으면 가장 효과적이지만, 어느 한쪽만 형성되어 있는 경우라도 유효하다.
(실시예 3)
도 10은, 도 5에 대응시켜, 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 단면도이다. 도 5에 나타낸 n+형 불순물영역(32) 및 전극(40) 대신에, p+형 불순물영역(57) 및 전극(58)이 형성되어 있다. 전극(58)은 고압측 부유 오프셋전압 VS에 접속되어 있다. p+형 불순물영역(57)의 불순물 농도는 p형 웰(29)의 불순물 농도보다도 높고, 또한, p+형 불순물영역(57)은 p형 웰(29)보다도 얕게 형성되어 있다.
도 6에 나타낸 예와 마찬가지로, p+형 불순물영역(57)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 혹은 도 7에 나타낸 예와 같이, p+형 불순물영역(57)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에서 p형 웰(29)의 주위를 둘러싸고 형성되어 있다.
고압측 부유 오프셋전압 VS의 부변동에 기인하여, 고압측 부유 오프셋전압 VS 및 고압측 부유공급 절대전압 VB는, p형 실리콘기판(21) 및 p+형 분리영역(22)의 전위보다도 낮아진다. 따라서, 기생다이오드 PD1∼PD4가 턴온하여 n형 불순물영 역(28) 내에 전류가 유입하였다고 해도, 도 5에 나타낸 기생바이폴라 트랜지스터 PBP2의 베이스전류에 해당하는 홀이, p+형 불순물영역(57, 33)에 의해 흡수된다. 그 결과, 기생바이폴라 트랜지스터 PBP2의 베이스전류가 억제되고, 기생사이리스터가 턴온하지 않기 때문에, CMOS(12)의 래치업 파괴를 회피할 수 있다.
또한, p+형 불순물영역(57, 33)은 어느 것이나 고압측 부유 오프셋전압 VS에 접속되어 동전위이기 때문에, p+형 불순물영역(57), n형 불순물영역(28) 및 p+형 불순물영역(33)으로 이루어지는 pnp형의 기생바이폴라 트랜지스터가 동작하지 않는다. 따라서, 이 기생바이폴라 트랜지스터가 동작하는 것에 기인하는 고압측 구동부(101)의 오동작을 회피하는 것도 할 수 있다.
이때, p+형 불순물영역(57) 및 p+형 불순물영역(33)의 양쪽에도 형성되어 있으면 가장 효과적이지만, 어느 한쪽만 형성되어 있는 경우라도 유효하다.
(실시예 4)
도 11은, 도 5에 대응시켜, 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 단면도이다. 도 5에 나타낸 n+형 불순물영역(32) 및 전극(40) 대신에, p+형 불순물영역(59) 및 전극(60)이 형성되어 있다. 전극(60)은 고압측 부유공급 절대전압 VB에 접속되어 있다. p+형 불순물영역(59)은, p+형 드레인영역(15D)과 n+형 불순물영역(51)과의 사이에 형성되어 있다.
도 12는, p+형 불순물영역(59) 및 p+형 불순물영역(33)의 형성레이아웃을 모식적으로 나타내는 평면도이다. p+형 분리영역(22)은, 도 3에 나타낸 바와 같이 영역 R1, R2를 사방으로 둘러싸고 형성되어 있다. 도 12에 나타내는 바와 같이, p+형 불순물영역(33)은 p형 웰(29)의 주위를 둘러싸고 형성되어 있고, p+형 불순물영역(59)은, p+형 분리영역(22)과 p형 웰(29) 및 PMOS(15)과의 사이에서 p형 웰(29) 및 PMOS(15)을 둘러싸고, p+형 분리영역(22)과 평행하게 형성되어 있다.
상기한대로, 고압측 부유 오프셋전압 VS의 부변동에 기인하여 n형 불순물영역(28) 내에 유입하는 전류는, p+형 분리영역(22)으로부터 n-형 불순물영역(50)을 통해 n형 불순물영역(28) 내에 유입하는 것이 가장 많다. 따라서, 도 12에 나타낸 바와 같이 p+형 분리영역(22)과 평행하게 p+형 불순물영역(59)을 형성함으로써, 기생바이폴라 트랜지스터 PBP2의 베이스전류에 해당하는 홀을, p+형 불순물영역(59)에 의해, p형 웰(29) 내에 유입하기 전에 효율적으로 흡수할 수 있다. 그 결과, 기생바이폴라 트랜지스터 PBP2의 베이스전류가 억제되고, 기생사이리스터가 턴온하지 않기 때문에, CMOS(12)의 래치업 파괴를 효율적으로 회피할 수 있다.
이때, p+형 불순물영역(59) 및 p+형 불순물영역(33)의 양쪽에도 형성되어 있으면 가장 효과적이지만, 어느 한쪽만 형성되어 있는 경우라도 유효하다.
(실시예 5)
도 13은, 도 9에 대응시켜, 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다. p+형 불순물영역(55)을 관통하여 n형 불순물영역(28)의 상면 내에 트렌치(63)가 형성되어 있고, 트렌치(63)의 내부는, 실리콘 산화막(61) 및 폴리실리콘(62)에 의해 충전되어 있다. 또한, 트렌치(63)의 벽면을 규정하고 있는 부분의 n형 불순물영역(28) 내에는, p+형 불순물영역(64)이 형성되어 있다. p+형 불순물영역(64)은, p+형 불순물영역(55) 및 전극(56)에 접하고 있다.
도 6에 나타낸 예와 마찬가지로, p+형 불순물영역(55, 64)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 혹은 도 7에 나타낸 예와 마찬가지로, p+형 불순물영역(55, 64)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에서 p형 웰(29)의 주위를 둘러싸고 형성되어 있다.
p+형 불순물영역(55)에 접하는 p+형 불순물영역(64)을 트렌치(63)의 벽면에 따라 형성함으로써, 도 9에 나타낸 구조와 비교하면, p+형 불순물영역(55)의 실효적인 면적을 확대하는 것이 가능하게 된다. 더구나, 트렌치(63)의 저부의 전계강도는, p형 웰(29)의 곡률부의 전계강도보다도 높다. 따라서, 도 9에 나타낸 구조와 비교하여, n형 불순물영역(28) 내에 유입한 홀전류를, p+형 불순물영역(55, 64)에 의해 보다 많이 흡수할 수 있다. 그 결과, CMOS(12)의 래치업 파괴를 보다 효율적으로 회피할 수 있다.
또한, p+형 불순물영역(64)의 형성에 의해 홀전류의 흡수효율이 높아졌기 때문에, 도 9에 나타낸 구조보다도 p+형 불순물영역(55)의 면적을 작게 할 수 있고, 그것에 의해 칩 사이즈를 삭감할 수 있다.
도 13에 나타낸 예에서는, p형 웰(29)보다도 깊은 트렌치(63)가 형성되어 있다. 트렌치(63)가 깊게 형성되어 있을 수록 p+형 불순물영역(64)의 면적이 증대하고, 홀전류의 흡수효율을 높일 수 있다.
단, 트렌치(63)를 20㎛보다도 깊게 형성하면, 내압(VB와 VS를 단락한 상태로 GND 방향으로 전압을 인가해 가고, pn 접합항복이 발생하는 전압)이 저하한다는 문제가 발생한다. 따라서, 내압성능도 만족시킬 필요가 있는 경우에는 트렌치(63)의 깊이를 20㎛ 이하로 함으로써, 내압이 저하하는 것을 회피할 수 있다.
이때, p+형 불순물영역(55, 64)과 p+형 불순물영역(33)이 양쪽에도 형성되어 있으면 가장 효과적이지만, 어느 한쪽만 형성되어 있는 경우라도 유효하다. 또한, 도 13에서는 전극(56)이 고압측 부유공급 절대전압 VB에 접속된 구조를 나타내었지만, 전극(56)은, 고압측 부유 오프셋전압 VS에 접속되어 있어도 된다.
(실시예 6)
도 14는, 도 5에 대응시켜, 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 단면도이다. p+형 불순물영역(33)에 접하여 n+형 불순물영역(66)이 형성되어 있고, n+형 불순물영역(32)에 접하여 p+형 불순물영역(65)이 형성되어 있다. p+형 불순물영역(33) 및 n+형 불순물영역(66)은, p형 웰(29) 내에 형성되어 있다. p+형 불순물영역(33) 및 n+형 불순물영역(66)은 전극(68)에 접하고 있고, 전극(68)은 고압측 부유 오프셋전압 VS에 접속되어 있다. n+형 불순물영역(32) 및 p+형 불순물영역(65)은 전극(67)에 접하고 있고, 전극(67)은 고압측 부유공급 절대전압 VB에 접속되어 있다.
도 6에 나타낸 예와 마찬가지로, p+형 불순물영역(33) 및 n+형 불순물영역, 및 n+형 불순물영역(32) 및 p+형 불순물영역(65)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 혹은 도 7에 나타낸 예와 같이, p+형 불순물영역(33) 및 n+형 불순물영역(66)은, p형 웰(29)의 바깥 둘레에 따라 형성되어 있고, n+형 불순물영역(32) 및 p+형 불순물영역(65)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에서 p형 웰(29)의 주위를 둘러싸고 형성되어 있다.
n+형 불순물영역(66)에 접하는 p+형 불순물영역(33)으로서는, p+형 불순물영역(33)에 흡수된 홀은 n+형 불순물영역(66)의 전자에 의해 바로 재결합이 가능해지기 때문에, 홀이 소멸하기 쉽다. 또한, p+형 불순물영역(65)에 접하는 n+형 불순물영역(32)으로서는, n+형 불순물영역(32)에 흡수된 전자는 p+형 불순물영역(65)의 홀에 의해 바로 재결합이 가능해지기 때문에, 전자가 소멸하기 쉽다. 따라서, 도 5에 나타낸 구조와 비교하면, p+형 불순물영역(33)에 의한 홀의 흡수효율 및 n+형 불순물영역(32)에 의한 전자의 흡수효율을 높일 수 있다.
이때, 이상의 설명에서는, 상기 실시예 1을 기초로서 본 실시예 6에 관한 발명을 적용하는 예에 대하여 기술했지만, 본 실시예 6에 관한 발명은, 다른 모든 실시예에도 적용가능하다.
(실시예 7)
도 15는, 도 5에 대응시켜, 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다. NMOS(14)와 PMOS(15)와의 사이에 있고, n형 불순물영역(28)의 상면 내에는, p+형 불순물영역(71)이 형성되어 있다. p+형 불순물영역(71)과 NMOS(14)와의 사이에는, p+형 불순물영역(71)에 접하고 n+형 불순물영역(72)이 형성되어 있다. p+형 불순물영역(71)과 PMOS(15)와의 사이에는, p+형 불순물영역(71)에 접하고 n+형 불순물영역(70)이 형성되어 있다.
또한, p+형 불순물영역(71)을 관통하여 n형 불순물영역(28)의 상면 내에 트렌치(75)가 형성되어 있고, 트렌치(75)의 내부는, 실리콘 산화막(73) 및 폴리실리콘(74)에 의해 충전되어 있다. 또한, 트렌치(75)의 벽면을 규정하고 있는 부분의 n 형 불순물영역(28) 내에는, p+형 불순물영역(76)이 형성되어 있다. p+형 불순물영역(76)은, p+형 불순물영역(71)에 접하고 있다.
n형 불순물영역(28)의 상면 상에는, p+형 불순물영역(71, 76)에 접하는 플로팅전극(77)이 형성되어 있다. 또한, 도 15에 나타낸 예에서는, 플로팅전극(77)은, n+형 불순물영역 70에 접하지 않고 n+형 불순물영역 72에 접하고 있다. 단 플로팅전극(77)은, n+형 불순물영역 72에 접하지 않고 n+형 불순물영역 70에 접하고 있어도 되고, 혹은, n+형 불순물영역 70, 72의 양쪽에 접하고 있어도 된다.
도 6에 나타낸 예와 마찬가지로, p+형 불순물영역(71, 76) 및 n+형 불순물영역(70, 72)은, NMOS(14)와 PMOS(15)가 서로 대향하는 한변끼리의 사이에 형성되어 있다. 혹은 도 7에 나타낸 예와 마찬가지로, p+형 불순물영역(71, 76) 및 n+형 불순물영역(70, 72)은, p+형 분리영역(22)과 p형 웰(29)과의 사이에서 p형 웰(29)의 주위를 둘러싸고 형성되어 있다.
플로팅전극(77)에 접속된 p+형 불순물영역(71, 76) 및 n+형 불순물영역(70, 72)은, PN 쇼트효과에 의해, p+형 불순물영역(71, 76)의 전위를 하강시켜 근방에 있는 홀을 흡입함과 동시에, n+형 불순물영역(70, 72)의 전위를 상승시켜 근방에 있는 전자를 흡입한다. 그리고, 재결합속도가 무한대로 큰 금속쇼트에 의해 홀 및 전자가 재결합하여 소멸한다. 따라서, 고압측 부유 오프셋전압 VS의 부변동에 기인하여 n형 불순물영역(28) 내에 유입한 홀 및 전자는, p+형 불순물영역(71, 76) 및 n+형 불순물영역(70, 72)에 의해 각각 흡입되어 소멸하기 때문에, CMOS(12)의 래치업 파괴를 회피할 수 있다.
또한, p+형 불순물영역(71)에 접하는 p+형 불순물영역(76)을 트렌치(75)의 벽면에 따라 형성함으로써, p+형 불순물영역(71)의 실효적인 면적을 확대하는 것이 가능해진다. 더구나, 트렌치(75)의 저부의 전계강도는, p형 웰(29)의 곡률부의 전계강도보다도 높다. 따라서, n형 불순물영역(28) 내에 유입한 홀전류를, p+형 불순물영역(71, 76)에 의해 보다 많이 흡수할 수 있다. 그 결과, CMOS(12)의 래치업 파괴를 보다 효율적으로 회피할 수 있다.
n+형 불순물영역(70, 72)의 한쪽은 반드시 형성되어 있지 않아도 되지만, 양쪽에도 형성되어 있는 쪽이 효과적이다.
도 15에 나타낸 예에서는, p형 웰(29)보다도 깊은 트렌치(75)가 형성되어 있다. 트렌치(75)가 깊게 형성되어 있을 수록 p+형 불순물영역(76)의 면적이 증대하여, 홀전류의 흡수효율을 높일 수 있다.
단, 트렌치(75)를 20㎛보다도 깊게 형성하면, 내압이 저하한다는 문제가 발생한다. 따라서, 내압성능도 만족시킬 필요가 있는 경우에는 트렌치(75)의 깊이를 20㎛ 이하로 함으로써, 내압이 저하하는 것을 회피할 수 있다.
(실시예 8)
상기 실시예 1∼7에 관한 반도체장치에 대하여, 의도적으로 제어된 재결합 중심이 되는 에너지준위를 도입하고, 이 준위를 이용하여 축적캐리어를 재결합으로 소멸시킨다. 예를 들면, 전자선조사 및 어닐링, 백금확산 또는 금확산에 의해, p형 실리콘기판(21)의 깊이방향 전역에 걸쳐 결정결함을 형성하고, 이 결정결함을 캐리어의 라이프타임 킬러로서 이용한다.
본 실시예 8에 관한 반도체장치에 의하면, 도 4, 5에 나타낸 기생다이오드 PD1∼PD4는, 캐리어의 라이프타임이 짧게 억제된다. 그 때문에, 기생다이오드 PD1∼PD4 중에 축적되는 캐리어의 양이 감소되고, 그 결과, 순전류가 적어져, 기생다이오드 PD1∼PD4의 역회복전류가 억제된다. 이에 따라, 고압측 부유 오프셋전압 VS의 부변동에 기인하는 오동작내량이 향상된다.
또한, 캐리어의 라이프타임 킬러를 형성함으로써, 고압측 부유 오프셋전압 VS의 부변동에 기인하여 n형 불순물영역(28) 내에 유입하는 홀전류가 적어지기 때문에, CMOS(12)의 래치업 파괴를 회피하는 것도 할 수 있다.
(실시예 9)
상기 실시예 8에서는, 전자선조사 및 어닐링, 백금확산, 또는 금확산에 의해 결정결함을 형성하였지만, 이 방법으로는 p-형 실리콘기판(21)의 깊이방향 전역에 걸쳐 결정결함이 형성되기 때문에, NMOS(14)나 PMOS(15)의 누설전류가 증대할 가능성이 있다. 또한, 전자선조사는, 고내압 MOS(11), NMOS(14), 및 PMOS(15)의 게이트산화막 내에 플러스의 전하를 유도하기 위해, 게이트, 소스 사이의 임계치전압특성이 변동할 우려가 있다.
그래서, 본 실시예 9에서는, 상기 실시예 1∼7에 관한 반도체장치에 대하여, 헬륨조사 및 어닐링, 또는 프로톤조사 및 어닐링에 의해, p-형 실리콘기판(21)의 소정의 깊이(고내압 MOS(11), NMOS(14) 및 PMOS(15)의 각 채널영역보다도 깊은 개소)에 결정결함을 형성하고, 이 결정결함을 캐리어의 라이프타임 킬러로서 이용한다. 헬륨조사 및 프로톤조사에서는, 이온의 비정(이온의 실리콘 중에의 침입깊이) 부근에 집중적으로 결정결함이 유기된다. 이 때문에, p-형 실리콘기판(21)의 깊이 방향에 대하여 국소적인 캐리어 라이프타임 제어가 가능해진다.
본 실시예 9에 관한 반도체장치에 의하면, 상기 실시예 8에 의해 얻어지는 효과에 부가하여, 누설전류의 증대나 임계치전압의 변동을 회피할 수 있다는 효과도 얻을 수 있다.
(실시예 10)
도 16은, 도 5에 대응시켜, 본 발명의 실시예 10에 관한 반도체장치의 구조를 나타내는 단면도이다. 상기 실시예 1∼9에서는 고압측 구동부(101)의 구조에 관해서 설명했지만, 도 16에 나타내는 바와 같이, 상기 실시예 1∼9에 관한 발명을 저압측 구동부(102)에 적용하는 것도 가능하다.
저압측 구동부(102)에서는, p+형 소스영역(15S), n형 불순물영역(28), p형 웰(29) 및 n+형 소스영역(14S)으로 이루어지는 사이리스터가 기생하고 있다. 출력단자 LO에 VCC 전압보다도 높은 서지전압이 인가되면, 출력단자 LO에 접속되어 있는 p+형 드레인영역(15D)으로부터 n형 불순물영역(28)으로 홀이 유입하고, 그 홀전류가 p형 웰(29) 내에 유입함으로써, n형 불순물영역(28), p형 웰(29) 및 n+형 소스영역(14S)으로 이루어지는 기생바이폴라 트랜지스터가 동작하여, 상기한 기생사이리스터가 래치업에 도달하는 경우가 있다.
그러나, 상기 실시예 1~9에 관한 발명을 적용하고, 예를 들면 도 16에 나타내는 바와 같이 p+형 불순물영역(33, 55, 64)을 형성함으로써, p+형 드레인영역(15D)으로부터 n형 불순물영역(28)으로 유입한 홀전류는, p형 웰(29) 내 에 유입하기 전에 p+형 불순물영역 55, 64에서 흡수되고, 또한, p형 웰(29) 내에 유입한 홀전류는 p+형 불순물영역 33에서 흡수된다. 이에 따라, 상기 기생사이리스터의 래치업을 회피할 수 있다.
제1∼제8 발명에 의하면, 고압측 부유 오프셋전압의 부변동에 기인하는 래치업 파괴를 회피할 수 있다.

Claims (8)

  1. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제1 도전형의 제3 불순물영역(33)을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제2 도전형의 제3 불순물영역(32)을 구비한 것을 특징으로 하는 반도체장치.
  3. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 제3 불순물영역(55)을 구비한 것을 특징으로 하는 반도체장치.
  4. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제1 또는 제2 단자에 접속된 상기 제1 도전형의 제3 불순물영역(55)과,
    상기 제3 불순물영역(55)을 관통하여 상기 제1 불순물영역(28)의 상기 주표면 내에 형성된 트렌치(63)와,
    상기 트렌치(63)의 벽면을 규정하고 있는 부분의 상기 제1 불순물영역(28) 내에 형성되고, 상기 제1 또는 제2 단자(VS, VB)에 접속된 상기 제1 도전형의 제4 불순물영역(64)을 구비한 것을 특징으로 하는 반도체장치.
  5. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제2 불순물영역(29)의 상기 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제1 도전형의 제3 불순물영역(33)과,
    상기 제3 불순물영역(33)에 접하여 상기 제2 불순물영역(29)의 상기 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 제4 불순물영역(66)을 구비한 것을 특징으로 하는 반도체장치.
  6. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제2 도전형의 제3 불순물영역(32)과,
    상기 제3 불순물영역(32)에 접하여 상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 제4 불순물영역(65)을 구비한 것을 특징으로 하는 반도체장치.
  7. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q1)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(VS)와,
    용량성소자(C1)를 통해 상기 제1 전극에 접속된 제2 단자(VB)와,
    제1 도전형의 반도체기판(21)과,
    상기 반도체기판(21)의 주표면 내에 형성된, 제2 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 상기 제1 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(VS)에 접속된 상기 제2 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VB)에 접속된 상기 제1 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성된, 상기 제1 도전형의 제3 불순물영역(71)과,
    상기 제3 불순물영역(71)을 관통하여 상기 제1 불순물영역(28)의 상기 주표면 내에 형성된 트렌치(75)와,
    상기 트렌치(75)의 벽면을 규정하고 있는 부분의 상기 제1 불순물영역(28) 내에 형성된, 상기 제1 도전형의 제4 불순물영역(76)과,
    상기 제3 불순물영역(71)에 접하여 상기 제1 불순물영역(28)의 상기 주표면 내에 형성된, 상기 제2 도전형의 제5 불순물영역(72)과,
    상기 제3∼제5 불순물영역(71, 76, 72)에 접하여 상기 제1 불순물영역(28)의 상기 주표면 상에 형성된 플로팅전극(77)을 구비한 것을 특징으로 하는 반도체장치.
  8. 제1 전극, 제2 전극 및 제어전극을 갖는 스위칭 디바이스(Q2)를 구동하기 위한 반도체장치에 있어서,
    상기 제1 전극에 접속된 제1 단자(COM)와,
    용량성소자(C2)를 통해 상기 제1 전극에 접속된 제2 단자(VCC)와,
    제1 도전형의 제1 불순물영역(28)과,
    상기 제1 불순물영역(28)의 주표면 내에 형성된, 제2 도전형의 제2 불순물영역(29)과,
    상기 제2 불순물영역(29)의 주표면 내에 형성되고, 상기 제1 단자(COM)에 접속된 상기 제1 도전형의 소스·드레인영역(14S)을 갖는 제1 트랜지스터(14)와,
    상기 제1 불순물영역(28)의 주표면 내에 형성되고, 상기 제2 단자(VCC)에 접속된 상기 제2 도전형의 소스·드레인영역(15S)을 갖는 제2 트랜지스터(15)와,
    상기 제1 불순물영역(28)의 상기 주표면 내에 형성되고, 상기 제1 단자(COM)에 접속된, 상기 제2 도전형의 제3 불순물영역(33)을 구비한 것을 특징으로 하는 반도체장치.
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