JPH0396272A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPH0396272A JPH0396272A JP1233449A JP23344989A JPH0396272A JP H0396272 A JPH0396272 A JP H0396272A JP 1233449 A JP1233449 A JP 1233449A JP 23344989 A JP23344989 A JP 23344989A JP H0396272 A JPH0396272 A JP H0396272A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims description 54
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、半導体集積回路装置に係わり、特に、ＣＭ
ＯＳ構造の半導体装置のラッチアップ防止構造に関する
。
ＯＳ構造の半導体装置のラッチアップ防止構造に関する
。
（従来の技術）
ＣＭＯＳ半導体装置はラッチアップという特有の現象を
有している。
有している。
第２図は周知のＣＭＯＳ半導体装置を示すものである。
この半導体装置は、ＣＭＯＳ構造に寄坐するバーチカル
ＮＰＮ ｝ランジスタＱ１とラテラルＰＮＰ トランジ
スタＱ２が等価的にサイリスタ構造となっている。前記
ラッチアップはこれらトランジスタＱ１、Ｑ２が同時に
オンし、電源ＶＤＤにバイアスされたＮ型基板のＰ＋拡
散領域から電源ＶＳＳにバイアスされたＰウェル上のＮ
＋拡散領域に電流が流れ続け、ＣＭＯＳ半導体装置を誤
動作させるだけでなく、チップ自体を熱的に破壊してし
まうものである。
ＮＰＮ ｝ランジスタＱ１とラテラルＰＮＰ トランジ
スタＱ２が等価的にサイリスタ構造となっている。前記
ラッチアップはこれらトランジスタＱ１、Ｑ２が同時に
オンし、電源ＶＤＤにバイアスされたＮ型基板のＰ＋拡
散領域から電源ＶＳＳにバイアスされたＰウェル上のＮ
＋拡散領域に電流が流れ続け、ＣＭＯＳ半導体装置を誤
動作させるだけでなく、チップ自体を熱的に破壊してし
まうものである。
上記ラッチアップを防止するため、従来では第３図に示
すごとく、Ｎチャネルトランジスタ領域１１と、Ｐチャ
ネルトランジスタ領域１２との間にカット・ウェル（
Ｃｕｔ−ｖｅｌ Ｉ）と称するがードバンド１３が設け
られている。
すごとく、Ｎチャネルトランジスタ領域１１と、Ｐチャ
ネルトランジスタ領域１２との間にカット・ウェル（
Ｃｕｔ−ｖｅｌ Ｉ）と称するがードバンド１３が設け
られている。
このが−ドバンド１３は、第４図に示すごとく、Ｎ型基
板（Ｎ−ＳＵＢ）２１上にＰウェル２２を形成し、この
ｐウェル２２の上にＰ１拡散領域２３のみをオーバーラ
ップして形成し、これに電源ＶＳＳを供給する。そして
、本来的に発生するラテラルトランジスタＱ２と並列に
、Ｐ＋拡散領域２４をエミッタ、Ｎ＋拡散領域２５をベ
ース、Ｐ＋拡散領域２３をコレクタとして、同一構造の
ダミーラテラルＰＮＰ ｝ランジスタＱ３を形成する。
板（Ｎ−ＳＵＢ）２１上にＰウェル２２を形成し、この
ｐウェル２２の上にＰ１拡散領域２３のみをオーバーラ
ップして形成し、これに電源ＶＳＳを供給する。そして
、本来的に発生するラテラルトランジスタＱ２と並列に
、Ｐ＋拡散領域２４をエミッタ、Ｎ＋拡散領域２５をベ
ース、Ｐ＋拡散領域２３をコレクタとして、同一構造の
ダミーラテラルＰＮＰ ｝ランジスタＱ３を形成する。
このような構成において、トランジスタＱ２がオンする
以前にトランジスタＱ３をオンさせ、前記Ｐ＋拡散領域
２４からのキャリア（電流）をＰウェル２２で吸収する
ことにより、前記トランジスタＱ２のトリガ電流１２が
流れることを防止し、トランジスタＱ２がオンしないよ
うにしている。
以前にトランジスタＱ３をオンさせ、前記Ｐ＋拡散領域
２４からのキャリア（電流）をＰウェル２２で吸収する
ことにより、前記トランジスタＱ２のトリガ電流１２が
流れることを防止し、トランジスタＱ２がオンしないよ
うにしている。
（発明が解決しようとする課題）
しかし、上記トランジスタＱ３はＰ＋拡散領域２４（エ
ミッタ）−Ｎ型基板２１−Ｎ＋拡散領域２５（ベース）
−Ｎ型基板２１−Ｐウェル２２一Ｐ＋拡散領域２３（コ
レクタ）という構造になっている。このため、ベース領
域の抵抗Ｒ３の抵抗値が高＜、トランジスタＱ３がオン
しにくい。しかも、トランジスタＱ３とトランジスタＱ
２は同一構造であるため、これらトランジスタＱ３、Ｑ
２を動作開始するための電流、すなわち、スイッチング
電流にほとんど差が無く、前記Ｐウェル２２により形成
されたトランジスタＱ３を効果的に動作できないという
問題を有していた。
ミッタ）−Ｎ型基板２１−Ｎ＋拡散領域２５（ベース）
−Ｎ型基板２１−Ｐウェル２２一Ｐ＋拡散領域２３（コ
レクタ）という構造になっている。このため、ベース領
域の抵抗Ｒ３の抵抗値が高＜、トランジスタＱ３がオン
しにくい。しかも、トランジスタＱ３とトランジスタＱ
２は同一構造であるため、これらトランジスタＱ３、Ｑ
２を動作開始するための電流、すなわち、スイッチング
電流にほとんど差が無く、前記Ｐウェル２２により形成
されたトランジスタＱ３を効果的に動作できないという
問題を有していた。
この発明は、上記ラッチアップ防止対策が有する課題を
解決するものであり、その目的とするところは、ＣＭＯ
Ｓ構造半導体のラッチアップを確実に防止することが可
能なＣＭＯＳ半導体装置を提供しようとするものである
。
解決するものであり、その目的とするところは、ＣＭＯ
Ｓ構造半導体のラッチアップを確実に防止することが可
能なＣＭＯＳ半導体装置を提供しようとするものである
。
［発明の構成］
（課題を鯉決するための手段）
この発明は、上記課題を解決するため、Ｐチャネルトラ
ンジスタ領域とＮチャネルトランジスタ領域の相互間に
設けられたガードパットとしてのウェルに第１、第２の
電源が接続されたＰ形およびＮ形の拡散領域を形成し、
これら拡散領域のいずれか一方の拡散領域を半導体基板
に接する構成としている。
ンジスタ領域とＮチャネルトランジスタ領域の相互間に
設けられたガードパットとしてのウェルに第１、第２の
電源が接続されたＰ形およびＮ形の拡散領域を形成し、
これら拡散領域のいずれか一方の拡散領域を半導体基板
に接する構成としている。
（作用）
すなわち、この発明は、寄生のラテラルトランジスタと
並列にダミートランジスタを形成することができ、しか
も、このダミートランジスタのベース抵抗値をラテラル
トランジスタのそれより低くすることができるため、ラ
テラルトランジスタより先にダミートランジスタをオン
させることができ、確実にラブチアップを防止すること
ができる。
並列にダミートランジスタを形成することができ、しか
も、このダミートランジスタのベース抵抗値をラテラル
トランジスタのそれより低くすることができるため、ラ
テラルトランジスタより先にダミートランジスタをオン
させることができ、確実にラブチアップを防止すること
ができる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、Ｎ形半導体基板（Ｎ−ＳＵＢ）３１に
Ｎチャネルトランジスタ領域Ｑｎを形成するためのＰウ
ェル３２を形成する。このＰウェル３２にＮチャネルＭ
ＯＳ｝ランジスタのソースとなるＮ＋拡散領域３３、ド
レインとなるＮ＋拡散領域３４、およびＰウェル３２に
電源Ｖ８Ｓを供給するためのＰ＋拡散領域３５を形成す
る。
Ｎチャネルトランジスタ領域Ｑｎを形成するためのＰウ
ェル３２を形成する。このＰウェル３２にＮチャネルＭ
ＯＳ｝ランジスタのソースとなるＮ＋拡散領域３３、ド
レインとなるＮ＋拡散領域３４、およびＰウェル３２に
電源Ｖ８Ｓを供給するためのＰ＋拡散領域３５を形成す
る。
また、Ｐチャネルトランジスタ領域Ｑｐには、Ｐチャネ
ルＭＯＳ｝ランジスタのソースとなるＰ＋拡散領域３６
、ドレインとなるＰ＋拡散領域３７くおよび前記Ｎ形半
導体基板３１に電源ｖＤＤを供給するためのＮ＋拡散領
域３８が形成される。
ルＭＯＳ｝ランジスタのソースとなるＰ＋拡散領域３６
、ドレインとなるＰ＋拡散領域３７くおよび前記Ｎ形半
導体基板３１に電源ｖＤＤを供給するためのＮ＋拡散領
域３８が形成される。
一方、Ｎチャネルトランジスタ領域ＱｎとＰチャネルト
ランジスタ領域Ｑｐの相互間には、ガードパットとして
のＰウェル３９が形成される。このＰウェル３９には、
Ｐ＋拡散領域４０とＮ＋拡散領域４１が形成され、この
Ｎ“拡散領域４１はＮ形半導体基板３１にも接している
。前記Ｐ１拡散領域４０は電源ＶＳＳに接続され、Ｎ＋
拡散領域４１は電源ＶＤＤに接続されている。
ランジスタ領域Ｑｐの相互間には、ガードパットとして
のＰウェル３９が形成される。このＰウェル３９には、
Ｐ＋拡散領域４０とＮ＋拡散領域４１が形成され、この
Ｎ“拡散領域４１はＮ形半導体基板３１にも接している
。前記Ｐ１拡散領域４０は電源ＶＳＳに接続され、Ｎ＋
拡散領域４１は電源ＶＤＤに接続されている。
上記構造より、本来的に発生する寄生バイボーラトラン
ジスタのうち、バーチカルトランジスタＱ１は、Ｎ＋拡
散領域３３がエミッタ、Ｐ＋拡散領域３５がベース、Ｎ
＋拡散領域４１がコレクタとなり、ベースにはＰウェル
３２とＰ＋拡散領域３５間の抵抗Ｒ１が介在されている
。さらに、コレクタにはＮ形半導体基板３１の抵抗Ｒ２
が介在されている。
ジスタのうち、バーチカルトランジスタＱ１は、Ｎ＋拡
散領域３３がエミッタ、Ｐ＋拡散領域３５がベース、Ｎ
＋拡散領域４１がコレクタとなり、ベースにはＰウェル
３２とＰ＋拡散領域３５間の抵抗Ｒ１が介在されている
。さらに、コレクタにはＮ形半導体基板３１の抵抗Ｒ２
が介在されている。
また、ラテラルトランジスタＱ２はＰ＋拡散領域３６、
３７がエミッタ Ｎ ＋拡散領域４１がべ一ス、Ｐ＋拡
散領域３５がコレクタとなり、べ−スには前記抵抗Ｒ２
が介在され、コレクタには前記抵抗Ｒ１が介在されてい
る。
３７がエミッタ Ｎ ＋拡散領域４１がべ一ス、Ｐ＋拡
散領域３５がコレクタとなり、べ−スには前記抵抗Ｒ２
が介在され、コレクタには前記抵抗Ｒ１が介在されてい
る。
さらに、ダミーとして動作するラテラルトランジスタＱ
３は、Ｐ＋拡散領域３６、３７がエミツタ、Ｎ＋拡散領
域４１がベース、Ｐ＋拡散領域４０がコレクタとなり、
ベースにはＮ＋拡散領域４１、Ｐウェル３９、Ｐ＋拡散
領域４０間の抵抗Ｒ３が介在されている。
３は、Ｐ＋拡散領域３６、３７がエミツタ、Ｎ＋拡散領
域４１がベース、Ｐ＋拡散領域４０がコレクタとなり、
ベースにはＮ＋拡散領域４１、Ｐウェル３９、Ｐ＋拡散
領域４０間の抵抗Ｒ３が介在されている。
上記実施例によれば、Ｎ＋拡散領域４１はＮ形半導体基
板３１に電源ＶＯＯを供給するとともに、Ｐ＋拡散領域
４０とは、Ｐ“拡散領域一ＰウェルーＮ＋拡散領域とい
う構造で接し、従来のように、抵抗鎧の高いＮ形半導体
基板が介在されていない。
板３１に電源ＶＯＯを供給するとともに、Ｐ＋拡散領域
４０とは、Ｐ“拡散領域一ＰウェルーＮ＋拡散領域とい
う構造で接し、従来のように、抵抗鎧の高いＮ形半導体
基板が介在されていない。
したがって、従来に比べて抵抗Ｒ３を減少して、トラン
ジスタＱ３の増幅率を向上することができるため、トラ
ンジスタＱ２より低いＶＢｉ＋によって、トランジスタ
Ｑ３を動作することが可能となる。
ジスタＱ３の増幅率を向上することができるため、トラ
ンジスタＱ２より低いＶＢｉ＋によって、トランジスタ
Ｑ３を動作することが可能となる。
このため、トランジスタＱ３をトランジスタＱ２より先
にオンすることができるため、ラッチアップのトリガ電
流となるトランジスタＱ２のコレクタに流れる電流ｌ２
を低減することができ、ラッチアップを確実に防止する
ことができる。
にオンすることができるため、ラッチアップのトリガ電
流となるトランジスタＱ２のコレクタに流れる電流ｌ２
を低減することができ、ラッチアップを確実に防止する
ことができる。
また、この実施例の場合、基板３１にバイアスを供給す
るＮ＋拡散領域４１をＰウェル３９に接して形成するだ
けでよい。したがって、構成および製造が簡単であり、
しかも、従来に比べてパターンの面積を縮小することが
可能であるため、チップの面積も縮小することができる
。
るＮ＋拡散領域４１をＰウェル３９に接して形成するだ
けでよい。したがって、構成および製造が簡単であり、
しかも、従来に比べてパターンの面積を縮小することが
可能であるため、チップの面積も縮小することができる
。
なお、上記実施例においては、Ｎ形半導体基板を使用し
たＣＭＯＳ半導体装置について説明したが、Ｐ形半導体
基板を使用したＣＭＯＳ半導体装置にもこの発明を適用
することができる。この場合、ガードパットとしてのＰ
ウェルをＮウェルとし、Ｎ＋拡散領域とＰ＋拡散領域の
関係を上記実施例と逆とすれば良い。
たＣＭＯＳ半導体装置について説明したが、Ｐ形半導体
基板を使用したＣＭＯＳ半導体装置にもこの発明を適用
することができる。この場合、ガードパットとしてのＰ
ウェルをＮウェルとし、Ｎ＋拡散領域とＰ＋拡散領域の
関係を上記実施例と逆とすれば良い。
その他、この発明の要旨を変えない範囲において種々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］
以上、詳述したようにこの発明によれば、寄生のラテラ
ルトランジスタと並列にダミートランジスタを形成する
ことができ、しかも、このダミートランジスタのベース
抵抗値をラテラルトランジスタのそれより低くすること
ができるため、ラテラルトランジスタより先にダミート
ランジスタをオンさせることができ、確実にラッチアッ
プを防止することが可能なＣＭＯＳ半導体装置を提供で
きる。
ルトランジスタと並列にダミートランジスタを形成する
ことができ、しかも、このダミートランジスタのベース
抵抗値をラテラルトランジスタのそれより低くすること
ができるため、ラテラルトランジスタより先にダミート
ランジスタをオンさせることができ、確実にラッチアッ
プを防止することが可能なＣＭＯＳ半導体装置を提供で
きる。
第１図はこの発明の一実施例を示す断面図、第２図はＣ
ＭＯＳ半導体装置に寄生するバイボーラトランジスタを
示す断面図、第３図はガードパットを説明するために示
す図、第４図はガードパットを有する従来のＣＭＯＳ半
導体装置を示す断面図である。 ３１・・・Ｎ形半導体基板、３９・・・Ｐウェル、４０
・・・Ｐ”拡散領域、４１・・・Ｎ′″拡散領域、Ｑｎ
・・・Ｎチャネルトランジスタ領域、Ｑｐ・・・Ｐチャ
ネルトランジスタ領域、Ｑ１・・・バーチカルトランジ
スタ、Ｑ２・・・ラテラルトランジスタ、Ｑ３・・・ダ
ミートランジスタ。
ＭＯＳ半導体装置に寄生するバイボーラトランジスタを
示す断面図、第３図はガードパットを説明するために示
す図、第４図はガードパットを有する従来のＣＭＯＳ半
導体装置を示す断面図である。 ３１・・・Ｎ形半導体基板、３９・・・Ｐウェル、４０
・・・Ｐ”拡散領域、４１・・・Ｎ′″拡散領域、Ｑｎ
・・・Ｎチャネルトランジスタ領域、Ｑｐ・・・Ｐチャ
ネルトランジスタ領域、Ｑ１・・・バーチカルトランジ
スタ、Ｑ２・・・ラテラルトランジスタ、Ｑ３・・・ダ
ミートランジスタ。
Claims (3)
- （１）半導体基板上のＰチャネルトランジスタ領域とＮ
チャネルトランジスタ領域の相互間にガードパットとし
てのウェルを有するＣＭＯＳ半導体装置において、 前記半導体基板上のウェルに形成され、第１、第２の電
源が接続されたＰ形およびＮ形の拡散領域を具備し、こ
れら拡散領域のいずれか一方の拡散領域が前記半導体基
板に接する構成としたことを特徴とするＣＭＯＳ半導体
装置。 - （２）前記半導体基板はＮ形基板であり、このＮ形基板
に前記Ｐ形およびＮ形の拡散領域を形成し、このうちＮ
形の拡散領域を前記Ｎ形基板に接する構成としたことを
特徴とする請求項１記載のＣＭＯＳ半導体装置。 - （３）前記半導体基板はＰ形基板であり、このＰ形基板
に前記Ｐ形およびＮ形の拡散領域を形成し、このうちＰ
形の拡散領域を前記Ｐ形基板に接する構成としたことを
特徴とする請求項１記載のＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233449A JPH0396272A (ja) | 1989-09-08 | 1989-09-08 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233449A JPH0396272A (ja) | 1989-09-08 | 1989-09-08 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0396272A true JPH0396272A (ja) | 1991-04-22 |
Family
ID=16955219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233449A Pending JPH0396272A (ja) | 1989-09-08 | 1989-09-08 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0396272A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021240A3 (de) * | 1995-12-06 | 1997-07-31 | Siemens Ag | Cmos-anordnung |
| US5892263A (en) * | 1996-01-18 | 1999-04-06 | Nec Corporation | CMOS device connected to at least three power supplies for preventing latch-up |
| JP2008140824A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009147378A (ja) * | 2009-03-24 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-09-08 JP JP1233449A patent/JPH0396272A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997021240A3 (de) * | 1995-12-06 | 1997-07-31 | Siemens Ag | Cmos-anordnung |
| US5892263A (en) * | 1996-01-18 | 1999-04-06 | Nec Corporation | CMOS device connected to at least three power supplies for preventing latch-up |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2008140824A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
| JP2009147378A (ja) * | 2009-03-24 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
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