JPS6281053A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6281053A JPS6281053A JP60222097A JP22209785A JPS6281053A JP S6281053 A JPS6281053 A JP S6281053A JP 60222097 A JP60222097 A JP 60222097A JP 22209785 A JP22209785 A JP 22209785A JP S6281053 A JPS6281053 A JP S6281053A
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- transistor
- input terminal
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に入力保護用
ダイオードを備えたＭＯ８集積回路装置に関するもので
ある。
ダイオードを備えたＭＯ８集積回路装置に関するもので
ある。
第５図は、従来使用されている相補型ＭＯ８集積回路装
置の入力保護回路を示す図である。
置の入力保護回路を示す図である。
同図において、入力制限抵抗１５の一端は入力端子１と
接続され、他端は、Ｐダイオード１３とＮダイオード１
４０入力端子およびＰチャネル間Ｏ８）ランジスタ１１
とＮチャネルＭＯ８）う／ラスタ１２のゲートに接続さ
れている。Ｐダイオード１３の他端とＰチャネル間Ｏ８
）ランジスタ１４のソースとは一定電圧の電源ＶＣＣに
接続され、Ｎダイオード１４の他端とＮチャネルＭＯＳ
トランジスタ１２のソースとは接地され、接地端子（Ｇ
ＮＤ）の電位に落とされている。また、Ｐチャネル間Ｏ
８）ランジスタ１１のドレインとＮチャネルＭＯＳトラ
ンジスタ１２のドレインとは接続されて出力端子１６と
なっている。
接続され、他端は、Ｐダイオード１３とＮダイオード１
４０入力端子およびＰチャネル間Ｏ８）ランジスタ１１
とＮチャネルＭＯ８）う／ラスタ１２のゲートに接続さ
れている。Ｐダイオード１３の他端とＰチャネル間Ｏ８
）ランジスタ１４のソースとは一定電圧の電源ＶＣＣに
接続され、Ｎダイオード１４の他端とＮチャネルＭＯＳ
トランジスタ１２のソースとは接地され、接地端子（Ｇ
ＮＤ）の電位に落とされている。また、Ｐチャネル間Ｏ
８）ランジスタ１１のドレインとＮチャネルＭＯＳトラ
ンジスタ１２のドレインとは接続されて出力端子１６と
なっている。
次に、この入力保護回路の動作について説明−１る０入
力端子１に（ハ）サージが入ると、入力端子１と接地端
子ＧＮＤとの間のＮダイオード１４が順方向に導通し、
ＰチャネルＭＯ８）ランジスタ１１とＮチャネルＭＯＳ
トランジスタ１２のゲートに（へ）サージが加わるのを
防止する。上記の場合、接地端子ＧＮＤからＮダイオー
ド１４を通して入力端子１へ流れる大きな値の電流を入
力制限抵抗１５で制限することでラッチアップも防止し
ている。
力端子１に（ハ）サージが入ると、入力端子１と接地端
子ＧＮＤとの間のＮダイオード１４が順方向に導通し、
ＰチャネルＭＯ８）ランジスタ１１とＮチャネルＭＯＳ
トランジスタ１２のゲートに（へ）サージが加わるのを
防止する。上記の場合、接地端子ＧＮＤからＮダイオー
ド１４を通して入力端子１へ流れる大きな値の電流を入
力制限抵抗１５で制限することでラッチアップも防止し
ている。
逆に、入力端子１に（ト）サニジが入ると、入力端子１
と電源ＶＣＣＯ間のＰダイオード１３が順方向に導通し
、ＰチャネルＭＯ８）ランジスタ１１とＮチャネル間Ｏ
８トランジスタ１２のゲートに（ト）サージが加わるの
を防止する。上記の場合、入力端子１からＰダイオード
１３を通して電源ＶＣＣへ流れる大きな値の電流を入力
制限抵抗１５で制限することでラッチアップも防止して
いる。
と電源ＶＣＣＯ間のＰダイオード１３が順方向に導通し
、ＰチャネルＭＯ８）ランジスタ１１とＮチャネル間Ｏ
８トランジスタ１２のゲートに（ト）サージが加わるの
を防止する。上記の場合、入力端子１からＰダイオード
１３を通して電源ＶＣＣへ流れる大きな値の電流を入力
制限抵抗１５で制限することでラッチアップも防止して
いる。
ところで、第５図に示す入力保護回路では、過大電流が
流れた時の電力消費は入力制限抵抗１５において行なわ
れる。この入力制限抵抗１５は、例えばポリシリコンで
形成されるが、例えば２００ｐＦ、ＯΩの入力サージ耐
圧試験においては±３００ｖ程度のサージで溶断してし
まう。
流れた時の電力消費は入力制限抵抗１５において行なわ
れる。この入力制限抵抗１５は、例えばポリシリコンで
形成されるが、例えば２００ｐＦ、ＯΩの入力サージ耐
圧試験においては±３００ｖ程度のサージで溶断してし
まう。
この発明は上記のような問題点を解消するためになされ
たもので、入力端子にサージが加わっても、入力制限抵
抗の溶断を防止できる入力保護用ダイオードを備えた半
導体集積回路装置を提供することを目的とする。
たもので、入力端子にサージが加わっても、入力制限抵
抗の溶断を防止できる入力保護用ダイオードを備えた半
導体集積回路装置を提供することを目的とする。
この発明は、Ｐ形半導体層中に形成されてＮダイオード
を構成する入力端子に接続されたＮ領域の周辺に接地電
位のＮ 領域を配置し、Ｎ形半導体層中に形成されてＰ
ダイオードを構成する入力端子に接続されたＰ領域の周
辺に電源電圧を印加したＰ 領域を配置するようにした
ものである。
を構成する入力端子に接続されたＮ領域の周辺に接地電
位のＮ 領域を配置し、Ｎ形半導体層中に形成されてＰ
ダイオードを構成する入力端子に接続されたＰ領域の周
辺に電源電圧を印加したＰ 領域を配置するようにした
ものである。
この発明によシ新たに形成されるＮダイオード周辺の。
ｐｎトランジスタまたはＰダイオード周辺のｐｎｐトラ
ンジスタにより、ＮダイオードまたはＰダイオードにな
されたラッチアップ対策で形成されたｎｐｎ ）ランジ
スタまたはｐｎｐ）ランジスタでの電力消費は分割され
、ＮダイオードまたはＰダイオードの熱的な破壊は防止
される。同時に入力制限抵抗の溶断も回避される。
ンジスタにより、ＮダイオードまたはＰダイオードにな
されたラッチアップ対策で形成されたｎｐｎ ）ランジ
スタまたはｐｎｐ）ランジスタでの電力消費は分割され
、ＮダイオードまたはＰダイオードの熱的な破壊は防止
される。同時に入力制限抵抗の溶断も回避される。
以下、この発明の一実施例について説明するが、はじめ
にこの発明の前提となった入力保護回路を図示し、この
発明の基本的な考え方を説明する。
にこの発明の前提となった入力保護回路を図示し、この
発明の基本的な考え方を説明する。
すなわち、前述したような入力制限抵抗１５の溶断を防
止する回路としては、第６図に示すような入力保護回路
が考えられる。第６図の回路は、入力制限抵抗１５を介
さずに、入力端子１と電源ＶＣＣとの間にＰダイオード
１３が接続され、入力端子１と接地端子ＧＮＤ との間
にＮダイオード１４が接続されている。入力端子１から
サージが入っても、Ｐダイオード１３あるいはＮダイオ
ード１４が順方向に導通して入力制限抵抗１５に大きな
値の電流が流れないため、入力制限抵抗１５の溶断は防
止される。しかし、この場合Ｐダイオード１３とＮダイ
オード１４に過大電流が流れることになシ、電流の制限
が出来なくなって、ラッチアップが起こる。
止する回路としては、第６図に示すような入力保護回路
が考えられる。第６図の回路は、入力制限抵抗１５を介
さずに、入力端子１と電源ＶＣＣとの間にＰダイオード
１３が接続され、入力端子１と接地端子ＧＮＤ との間
にＮダイオード１４が接続されている。入力端子１から
サージが入っても、Ｐダイオード１３あるいはＮダイオ
ード１４が順方向に導通して入力制限抵抗１５に大きな
値の電流が流れないため、入力制限抵抗１５の溶断は防
止される。しかし、この場合Ｐダイオード１３とＮダイ
オード１４に過大電流が流れることになシ、電流の制限
が出来なくなって、ラッチアップが起こる。
第７図および第８図は第６図に示した入力保護回路にラ
ッチアップ対策を施した場合の構造を示した図で、Ｎ形
基板１８を用いた例である。すなわち、Ｎ多基板１８内
にＰ形つェル領域１９を形成し、Ｎ形基板１８上にＰチ
ャネルＭｏｓトランジスタ１１、Ｐ形つェル領域１９上
にＮチャネル間Ｏ８）ランジスタ１２をそれぞれ形成す
る。ここで、Ｎ形基板１８とＰチャネルＭＯ８）ランジ
スタ１１のソースには電源ｖｃｃ、ｐ形ウェル領域１９
とＮチャネル間Ｏ８トランジスタ１２のソースには接地
端子ＧＮＤの電圧がそれぞれ印加されている。また、Ｎ
形基板１８上に形成されたＰダイオード１３とＮチャネ
ル間Ｏ８）ランジスタ１２との間に、前記のＰ形つェル
領域１９とは別のＰ形つェル領域２０を形成し、接地端
子ＧＮＤの電圧を印加している。さらに、Ｎ形基板１８
上に形成されたＮダイオード１４とＰチャネルＭｏｓト
ランジスタ１１との間にＮ 拡散領域２４を形成し、電
源ＶＣＣの電圧を印加している。ここで、ＰチャネルＭ
Ｏ８）ランジスタ１１のソース、ドレインおよびＰダイ
オード１３０入力とＰ形つェル領域１９との間ならびに
Ｐダイオード１３の入力とＰ形つェル領域２０との間に
それぞれ７．８ｍ。
ッチアップ対策を施した場合の構造を示した図で、Ｎ形
基板１８を用いた例である。すなわち、Ｎ多基板１８内
にＰ形つェル領域１９を形成し、Ｎ形基板１８上にＰチ
ャネルＭｏｓトランジスタ１１、Ｐ形つェル領域１９上
にＮチャネル間Ｏ８）ランジスタ１２をそれぞれ形成す
る。ここで、Ｎ形基板１８とＰチャネルＭＯ８）ランジ
スタ１１のソースには電源ｖｃｃ、ｐ形ウェル領域１９
とＮチャネル間Ｏ８トランジスタ１２のソースには接地
端子ＧＮＤの電圧がそれぞれ印加されている。また、Ｎ
形基板１８上に形成されたＰダイオード１３とＮチャネ
ル間Ｏ８）ランジスタ１２との間に、前記のＰ形つェル
領域１９とは別のＰ形つェル領域２０を形成し、接地端
子ＧＮＤの電圧を印加している。さらに、Ｎ形基板１８
上に形成されたＮダイオード１４とＰチャネルＭｏｓト
ランジスタ１１との間にＮ 拡散領域２４を形成し、電
源ＶＣＣの電圧を印加している。ここで、ＰチャネルＭ
Ｏ８）ランジスタ１１のソース、ドレインおよびＰダイ
オード１３０入力とＰ形つェル領域１９との間ならびに
Ｐダイオード１３の入力とＰ形つェル領域２０との間に
それぞれ７．８ｍ。
８ｂ、１７のｐｎｐ ）ランジスタが形成され、Ｎチャ
ネルＭＯ８）ランジスタ１２のソース、ドレインおよび
Ｎダイオード１４の入力とＮ形基板１８との間ならびに
Ｎダイオ−’）”１４の入力と電源ＶＣＣの電圧が印加
されたＮ 拡散領域２４との間にそれぞれ６．５ｍ、５
ｂ、４のｎｐｎ ）ランジスタが形成される。
ネルＭＯ８）ランジスタ１２のソース、ドレインおよび
Ｎダイオード１４の入力とＮ形基板１８との間ならびに
Ｎダイオ−’）”１４の入力と電源ＶＣＣの電圧が印加
されたＮ 拡散領域２４との間にそれぞれ６．５ｍ、５
ｂ、４のｎｐｎ ）ランジスタが形成される。
第９図は上記寄生のバイポーラトランジスタに関する等
価回路を示す。同図において、５はｎｐｎトランジスタ
５ａまたは５ｂ１ Ｂはｐｎｐ トランジスタ８ａまた
Ｆｉ８ｂを示している。ｐｎｐ ）ランジスタフ、８．
１７ のベースおよびｎｐｎ ）ランジスタ５，６の
コレクタにはＮ形基板１８の拡散抵抗９を介して電源Ｖ
ＣＣの電圧が印加され、ｎｐｎ）ランジスタ４，５．６
のペースおよびｐｎｐ ）ランジスタフ、８のコレクタ
にはＰ形つェル領域１９の拡散抵抗１０を介して接地端
子ＧＮＤの電圧が印加され、ｐｎｐトランジスタＴのエ
ミッタとｎｐｎ ）ランジスタ４のコレクタにはｉＩ源
ＶＣＣの電圧が印加され、ＰｎＰ）ランジスタ１Ｔのコ
レクタとｎｐｎ ）ランジスタロのエミッタには接地端
子ＧＮＤの電圧が印加され、ｐｎｐトランジスタ８ａと
ｎｐｎ ）ランジス５ａのエミッタとは出力端子１６と
接続され、ｐｏｐ ）ランジスタ８ｂ、１７とｎｐｎ
トランジスタ４゜５ｂ、６のエミッタとは入力端子１と
接続されている。ここで、…サージが入力端子に加わる
と、ｐｎｐ ）ランジスタ８ｂが順方向に導通するより
前に、ｐｎｐトランジスタ１７が順方向に導通して、ラ
ッチアップは起らない。逆に（ハ）サージが入力端子に
加わると、ｎｐｎ）ランジスタ５ｂが導通するよυ前に
、ｎｐｎ）ランジスタ４が順方向に導通してラッチアッ
プは起らない。
価回路を示す。同図において、５はｎｐｎトランジスタ
５ａまたは５ｂ１ Ｂはｐｎｐ トランジスタ８ａまた
Ｆｉ８ｂを示している。ｐｎｐ ）ランジスタフ、８．
１７ のベースおよびｎｐｎ ）ランジスタ５，６の
コレクタにはＮ形基板１８の拡散抵抗９を介して電源Ｖ
ＣＣの電圧が印加され、ｎｐｎ）ランジスタ４，５．６
のペースおよびｐｎｐ ）ランジスタフ、８のコレクタ
にはＰ形つェル領域１９の拡散抵抗１０を介して接地端
子ＧＮＤの電圧が印加され、ｐｎｐトランジスタＴのエ
ミッタとｎｐｎ ）ランジスタ４のコレクタにはｉＩ源
ＶＣＣの電圧が印加され、ＰｎＰ）ランジスタ１Ｔのコ
レクタとｎｐｎ ）ランジスタロのエミッタには接地端
子ＧＮＤの電圧が印加され、ｐｎｐトランジスタ８ａと
ｎｐｎ ）ランジス５ａのエミッタとは出力端子１６と
接続され、ｐｏｐ ）ランジスタ８ｂ、１７とｎｐｎ
トランジスタ４゜５ｂ、６のエミッタとは入力端子１と
接続されている。ここで、…サージが入力端子に加わる
と、ｐｎｐ ）ランジスタ８ｂが順方向に導通するより
前に、ｐｎｐトランジスタ１７が順方向に導通して、ラ
ッチアップは起らない。逆に（ハ）サージが入力端子に
加わると、ｎｐｎ）ランジスタ５ｂが導通するよυ前に
、ｎｐｎ）ランジスタ４が順方向に導通してラッチアッ
プは起らない。
このように、上述したような構成によ）入力制限抵抗の
溶断を防止しかつラッチアップも防ぐことが可能どなる
。ところが、上述した構成では←）サージによる過大電
流をｎｐｎ ）ランジスタ４に流さねばならず、ｎｐｎ
）ランジスタ４のコレクタ・エミッタ間での電力消費が
大きくＮダイオード１４を熱的に破壊、また同様に（ト
）サージによる過大電流をｐｎｐ ）ランジスタ１７に
流さなければならず、ｐｎｐ トランジスタ１Ｔのコレ
クタ・エミッタ間での電力消費が大きく、Ｐダイオード
１３を熱的に破壊するなどの問題点があった。
溶断を防止しかつラッチアップも防ぐことが可能どなる
。ところが、上述した構成では←）サージによる過大電
流をｎｐｎ ）ランジスタ４に流さねばならず、ｎｐｎ
）ランジスタ４のコレクタ・エミッタ間での電力消費が
大きくＮダイオード１４を熱的に破壊、また同様に（ト
）サージによる過大電流をｐｎｐ ）ランジスタ１７に
流さなければならず、ｐｎｐ トランジスタ１Ｔのコレ
クタ・エミッタ間での電力消費が大きく、Ｐダイオード
１３を熱的に破壊するなどの問題点があった。
そこで、この発明では第１図ないし第４図に示したよう
な構成をとった。
な構成をとった。
第１図および第３図はこの発明を相補形ＭＯ８集積回路
装置に適用した場合の一実施例の縦構造を示す図である
。第１図がＰダイオードを中心として、第３図がＮダイ
ードを中心として示したもので、それぞれ第７図および
第８図に対応している。また第２図は第１図の構造にお
ける寄生バイポーラトランジスタに関する等価回路図、
第４図は同じく第３図の構造における寄生バイポーラト
ランジスタに関する等価回路図である。
装置に適用した場合の一実施例の縦構造を示す図である
。第１図がＰダイオードを中心として、第３図がＮダイ
ードを中心として示したもので、それぞれ第７図および
第８図に対応している。また第２図は第１図の構造にお
ける寄生バイポーラトランジスタに関する等価回路図、
第４図は同じく第３図の構造における寄生バイポーラト
ランジスタに関する等価回路図である。
第１図において、Ｎ形基板１８内にＰ形つェル領域２１
を形成し、Ｐ形つェル領域２１上にＮ 拡散領域２２を
形成し、入力端子１と接続されたＮダイオード１４を形
成する。Ｐ形つェル領域２１にはＰ 拡散領域２３を通
して接地端子ＧＮＤの電圧を印加し、Ｐ 拡散領域２３
に隣接して同じく接地端子ＧＮＤの電圧が印加されたＮ
拡散領域２を形成する。Ｎ 拡散領域２２と２４との
間にｎｐｎ トランジスタ４が形成され、Ｎ 拡散領域
２２と２との間にｎｐｎ ）ランジスタ３が形成される
。
を形成し、Ｐ形つェル領域２１上にＮ 拡散領域２２を
形成し、入力端子１と接続されたＮダイオード１４を形
成する。Ｐ形つェル領域２１にはＰ 拡散領域２３を通
して接地端子ＧＮＤの電圧を印加し、Ｐ 拡散領域２３
に隣接して同じく接地端子ＧＮＤの電圧が印加されたＮ
拡散領域２を形成する。Ｎ 拡散領域２２と２４との
間にｎｐｎ トランジスタ４が形成され、Ｎ 拡散領域
２２と２との間にｎｐｎ ）ランジスタ３が形成される
。
一方、第３図において、Ｎ形基板１８上にＰ 拡散領域
２６を形成して入力端子１と接続されたＰダイオード１
３を形成し、Ｐダイオード１３の周辺に電源ＶＣＣの電
圧を印加したＰ 拡散領域２Ｔを形成し、また接地端子
ＧＮＤの電圧を印加したＰ形つェル領域２０を形成する
。Ｐ 拡散領域２６と２７との間にｐｎｐ ）ランジス
タ２５が形成され、Ｐ 拡散領域２６とＰ形つェル領域
２０との間にｐｎｐ ）ランジスタ１７が形成される。
２６を形成して入力端子１と接続されたＰダイオード１
３を形成し、Ｐダイオード１３の周辺に電源ＶＣＣの電
圧を印加したＰ 拡散領域２Ｔを形成し、また接地端子
ＧＮＤの電圧を印加したＰ形つェル領域２０を形成する
。Ｐ 拡散領域２６と２７との間にｐｎｐ ）ランジス
タ２５が形成され、Ｐ 拡散領域２６とＰ形つェル領域
２０との間にｐｎｐ ）ランジスタ１７が形成される。
第１図において、（ハ）サージが入力端子１に加わり、
電源ＶＣＣよＦ） ｎｐｎ ）ランジスタ４を通して入
力端子１へ例えば５００ｒｒＡ（最近ラッチアップ耐量
は、５００ ｍＡ注入が要求されている）の電流が流れ
りＪｉＭ合、ｎｐｎ）ランジスタ４のコレクタ・エミッ
タ間電圧は７ｖ程度であるから、ｎｐｎ）ランジスタ４
のコレクタ・エミッタ間の消費電力は３．５Ｗ程度とな
る。ｎｐｎ ）ランジスタ３のベース長により、ｎｐｎ
）ランジスタ３を通して接地端子ＧＮＤから入力端子１
へ流れる電流の値は変化するが、例えば、入力端子１へ
流れる電流の５００ｍＡのＡがｎｐｎ トランジスタ３
を通して流れると考えると、ｎｐｎ）ランジスタ３のコ
レクタ・エミッタ間電圧は１ｖ程度であるから、ｎｐｎ
）ランジスタ３および４のコレクタ・エミッタ間の消
費電力はそれぞれ０．２５Ｗおよび１．７５Ｗとなり、
全体の消費電力は２．０Ｗ程度になシ、Ｎダイオード１
４の熱的破壊を防止できる構造となっている。（ト）サ
ージが入力端子１に加わった場合も同様に、第３図にお
いて、ｐｎｐ）ランジスタ１７のエミッタ・コレクタ間
での電力消費の一部をｐｎｐ ）ランジスタ２５のエミ
ッタ・コレクタ間に分割する゛ことで全体の電力消費の
レベルを下げ、Ｐダイオード１３の熱的破壊を防止でき
る構造となっている。すなわち、本発明では入力制限抵
抗１５の溶断を防止する入力保護回路において、Ｐダイ
オードおよびＮダイオードの熱的破壊を防止出来る特長
を有しており、しかもそれによって集積回路装置の本来
の特性には何らかの影響も与えない。
電源ＶＣＣよＦ） ｎｐｎ ）ランジスタ４を通して入
力端子１へ例えば５００ｒｒＡ（最近ラッチアップ耐量
は、５００ ｍＡ注入が要求されている）の電流が流れ
りＪｉＭ合、ｎｐｎ）ランジスタ４のコレクタ・エミッ
タ間電圧は７ｖ程度であるから、ｎｐｎ）ランジスタ４
のコレクタ・エミッタ間の消費電力は３．５Ｗ程度とな
る。ｎｐｎ ）ランジスタ３のベース長により、ｎｐｎ
）ランジスタ３を通して接地端子ＧＮＤから入力端子１
へ流れる電流の値は変化するが、例えば、入力端子１へ
流れる電流の５００ｍＡのＡがｎｐｎ トランジスタ３
を通して流れると考えると、ｎｐｎ）ランジスタ３のコ
レクタ・エミッタ間電圧は１ｖ程度であるから、ｎｐｎ
）ランジスタ３および４のコレクタ・エミッタ間の消
費電力はそれぞれ０．２５Ｗおよび１．７５Ｗとなり、
全体の消費電力は２．０Ｗ程度になシ、Ｎダイオード１
４の熱的破壊を防止できる構造となっている。（ト）サ
ージが入力端子１に加わった場合も同様に、第３図にお
いて、ｐｎｐ）ランジスタ１７のエミッタ・コレクタ間
での電力消費の一部をｐｎｐ ）ランジスタ２５のエミ
ッタ・コレクタ間に分割する゛ことで全体の電力消費の
レベルを下げ、Ｐダイオード１３の熱的破壊を防止でき
る構造となっている。すなわち、本発明では入力制限抵
抗１５の溶断を防止する入力保護回路において、Ｐダイ
オードおよびＮダイオードの熱的破壊を防止出来る特長
を有しており、しかもそれによって集積回路装置の本来
の特性には何らかの影響も与えない。
なお、上述した実施例では、Ｎ形基板１８上にＰ形つェ
ル領域１９および２１を形成し、Ｐ形つェル領域１９上
にＮチャネルＭＯ８）ランジスタ１２を形成し、Ｐ形つ
ェル領域２１上にＮダイオード１４およびＮ拡散領域２
を形成し、Ｎ形基板１８上にＰチャネルＭＯ８）ランジ
スタ１１、Ｐダイオード１３およびＰ拡散領域２７を形
成したが、Ｐ形基板上にＮ形つェル領域を形成し、Ｎ形
つェル領域上にＰチャネルＭＯＳトランジスタ１１を形
成し、別のＮ形つェル領域上にＰダイオード１３および
Ｐ 拡散領域２７を形成し、Ｐ形基板上にＮチャネルＭ
Ｏ８）ランジスタ１２、Ｎダイオード１４およびＮ 拡
散領域２を形成しても、上述したと同様の効果を奏する
。
ル領域１９および２１を形成し、Ｐ形つェル領域１９上
にＮチャネルＭＯ８）ランジスタ１２を形成し、Ｐ形つ
ェル領域２１上にＮダイオード１４およびＮ拡散領域２
を形成し、Ｎ形基板１８上にＰチャネルＭＯ８）ランジ
スタ１１、Ｐダイオード１３およびＰ拡散領域２７を形
成したが、Ｐ形基板上にＮ形つェル領域を形成し、Ｎ形
つェル領域上にＰチャネルＭＯＳトランジスタ１１を形
成し、別のＮ形つェル領域上にＰダイオード１３および
Ｐ 拡散領域２７を形成し、Ｐ形基板上にＮチャネルＭ
Ｏ８）ランジスタ１２、Ｎダイオード１４およびＮ 拡
散領域２を形成しても、上述したと同様の効果を奏する
。
また、上述した実施例では相補形ＭＯ８集積回路装置に
ついて説明したが、本発明はＰ形ＭＯ８集積回路装置あ
るいはＮ形ＭＯ８集積回路装置に適用してもよく、上述
したと同様の効果が得られる。
ついて説明したが、本発明はＰ形ＭＯ８集積回路装置あ
るいはＮ形ＭＯ８集積回路装置に適用してもよく、上述
したと同様の効果が得られる。
以上のように、この発明によれば、入力保護ダイオード
と電源ＶＣＣまたは接地端子ＧＮＤＯ間に形成されるｐ
ｎｐまたはｎｐｎ ）う／ジスタで電力消費を分割し、
全体の電力消費レベルを小さくすることにより、入力制
限抵抗の溶断を防止しかつ入力保護ダイオードの熱的破
壊を防止した半導体集積回路装置を得ることができる。
と電源ＶＣＣまたは接地端子ＧＮＤＯ間に形成されるｐ
ｎｐまたはｎｐｎ ）う／ジスタで電力消費を分割し、
全体の電力消費レベルを小さくすることにより、入力制
限抵抗の溶断を防止しかつ入力保護ダイオードの熱的破
壊を防止した半導体集積回路装置を得ることができる。
第１図はこの発明の一実施例によるＮダイオード周辺の
縦構造図、第２図は第１図の等価回路図、第３図はこの
発明の一実施例によるＰダイオード周辺の縦構造図、第
４図は第５図の等価回路図、第５図は従来の入力保護回
路を示す図、第６図はこの発明の一実施例の前提となる
入力保護回路を示す図、第７図および第８図は第６図に
ラッチアップ対策を施した場合の縦構造を示す図、第９
図は第７図および第８図の等何回路を示す図である。 １１１・・・入力端子、２・・・・Ｎダイオード周辺の
Ｎ 拡散領域、１３−・・・Ｐダイオード、１４・・・
・Ｎダイオード、１６−・・・出力端子、１８・・・・
Ｎ形基板、２１・φ・φＰ形タウエル領域２２・・・・
Ｎダイオードを構成するＮ 拡散領域、２６・・・・Ｐ
ダイオードを構成するＰ 拡散領域、２７−−・・Ｐダ
イオード周辺のＰ 拡散領域、ＧＮＤ・・・・接地端子
、ＶＣＣ・・・・電源。
縦構造図、第２図は第１図の等価回路図、第３図はこの
発明の一実施例によるＰダイオード周辺の縦構造図、第
４図は第５図の等価回路図、第５図は従来の入力保護回
路を示す図、第６図はこの発明の一実施例の前提となる
入力保護回路を示す図、第７図および第８図は第６図に
ラッチアップ対策を施した場合の縦構造を示す図、第９
図は第７図および第８図の等何回路を示す図である。 １１１・・・入力端子、２・・・・Ｎダイオード周辺の
Ｎ 拡散領域、１３−・・・Ｐダイオード、１４・・・
・Ｎダイオード、１６−・・・出力端子、１８・・・・
Ｎ形基板、２１・φ・φＰ形タウエル領域２２・・・・
Ｎダイオードを構成するＮ 拡散領域、２６・・・・Ｐ
ダイオードを構成するＰ 拡散領域、２７−−・・Ｐダ
イオード周辺のＰ 拡散領域、ＧＮＤ・・・・接地端子
、ＶＣＣ・・・・電源。
Claims (1)
- 第１導電形の半導体基板または第１導電形の半導体基板
内に形成された第２導電形のウェル領域の少なくとも一
方の半導体層上にこの半導体層と反対導電形の不純物領
域を設けて入力保護用ダイオードを形成し、上記不純物
領域を入力端子に接続するとともに上記半導体層を当該
半導体層がＰ形であるときには接地端子に、Ｎ形である
ときには電源にそれぞれ接続し、かつこの保護用ダイオ
ードの周辺に上記不純物領域と同一導電形の高濃度不純
物領域を設け、この高濃度不純物領域がＰ形であるとき
には当該高濃度不純物領域に電源電圧を印加し、Ｎ形で
あるときには当該高濃度不純物領域を接地電位としたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222097A JPS6281053A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222097A JPS6281053A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281053A true JPS6281053A (ja) | 1987-04-14 |
Family
ID=16777088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222097A Pending JPS6281053A (ja) | 1985-10-04 | 1985-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689132A (en) * | 1995-01-17 | 1997-11-18 | Sony Corporation | Protective circuit for semiconductor integrated circuit |
| US8810004B2 (en) | 2009-11-26 | 2014-08-19 | Nxp, B.V. | Methods, systems and devices for electrostatic discharge protection |
-
1985
- 1985-10-04 JP JP60222097A patent/JPS6281053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689132A (en) * | 1995-01-17 | 1997-11-18 | Sony Corporation | Protective circuit for semiconductor integrated circuit |
| US8810004B2 (en) | 2009-11-26 | 2014-08-19 | Nxp, B.V. | Methods, systems and devices for electrostatic discharge protection |
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