JPH05152523A - 相補型ｍｉｓ半導体集積回路装置 - Google Patents
相補型ｍｉｓ半導体集積回路装置Info
- Publication number
- JPH05152523A JPH05152523A JP4124885A JP12488592A JPH05152523A JP H05152523 A JPH05152523 A JP H05152523A JP 4124885 A JP4124885 A JP 4124885A JP 12488592 A JP12488592 A JP 12488592A JP H05152523 A JPH05152523 A JP H05152523A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- well
- region
- source
- channel misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置のラッチアップを防止する。
【構成】 Ｎ-半導体基板に形成されたＰ-ウェルを有す
る出力端子を有するＣＭＯＳ半導体装置において、ウェ
ルから離れた部分にＰ+領域を設け、そのＰ＋領域に基
板と同電位あるいはウェルよりも高い電位を印加するこ
とを特徴とする。 【効果】 出力端子印加される出力端子に電源電圧より
も高いサージ電圧が印加された場合にもラッチアップを
防止することができる。
る出力端子を有するＣＭＯＳ半導体装置において、ウェ
ルから離れた部分にＰ+領域を設け、そのＰ＋領域に基
板と同電位あるいはウェルよりも高い電位を印加するこ
とを特徴とする。 【効果】 出力端子印加される出力端子に電源電圧より
も高いサージ電圧が印加された場合にもラッチアップを
防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体集積回路装
置に関し、主としてラッチアップの防止方法を対象とす
る。
置に関し、主としてラッチアップの防止方法を対象とす
る。
【０００２】
【従来の技術】図１に従来の半導体装置の断面図を示
す。１はＮ- 半導体基板、２，３，４はＰチャンネルＭ
ＩＳＦＥＴのソース、ドレイン、ゲート、５はＮ- 半導
体基板のコンタクト用Ｎ+領域 、６はＰ- ウエル、７，
８，９はＮチャンネルＭＩＳＦＥＴのドレイン、ソー
ス、ゲートであり、１０はＰ- ウエルのコンタクト用Ｐ
+ 領域である。
す。１はＮ- 半導体基板、２，３，４はＰチャンネルＭ
ＩＳＦＥＴのソース、ドレイン、ゲート、５はＮ- 半導
体基板のコンタクト用Ｎ+領域 、６はＰ- ウエル、７，
８，９はＮチャンネルＭＩＳＦＥＴのドレイン、ソー
ス、ゲートであり、１０はＰ- ウエルのコンタクト用Ｐ
+ 領域である。
【０００３】図２は、図１に示した構造でラッチアップ
を説明する等価回路図である。１から３，５から８，１
０は図１の１〜３，５から８，１０に対応し、１０１，
６０１はコレクタ抵抗である。
を説明する等価回路図である。１から３，５から８，１
０は図１の１〜３，５から８，１０に対応し、１０１，
６０１はコレクタ抵抗である。
【０００４】
【発明が解決しようとする課題】１，２，３は電源電位
に、６，８，１０は接地電位にバイアスされ、３，７は
出力端子に接続されているような相補型ＭＩＳ半導体集
積回路装置では、ＰチャンネルＭＩＳＦＥＴのソース
２、Ｎ+ 半導体基板１、Ｐ- ウエル６とＮチャンネルＭ
ＩＳＦＥＴのソース８から構成される寄生ＰＮＰＮ型サ
イリスタが存在し、使用中、出力端子に電源電圧より高
いサージ電圧が印加されると、出力端子に接続されてい
るＰチャンネルＭＩＳＦＥＴのドレイン３が、Ｎ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタの
エミッタと成り、ＰＮＰトランジスタが順バイアスされ
る。ＰチャンネルＭＩＳＦＥＴのドレイン３とＮ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタが
順バイアスされることによりＮチャンネルＭＩＳＦＥＴ
のソース８と同電位であるはずのＰ- ウエル６との間に
電位差が生じる。ＮチャンネルＭＩＳＦＥＴのソース８
とＰ- ウエルとの間に電位差が生じることによりＮ- 半
導体基板１とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴ
のソース８から成るＮＰＮトランジスタが順バイアスさ
れる。Ｎ- 半導体基板１とＰ- ウエル６とＮチャンネル
ＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタが
順バイアスされることにより、ＰチャンネルＭＩＳＦＥ
Ｔのソース２と同電位であるはずのＮ- 半導体基板１と
の間に電位差が生じる。ＰチャンネルＭＩＳＦＥＴのソ
ース２とＮ- 半導体基板１との間に電位差が生じること
によりＰチャンネルＭＩＳＦＥＴのソース２とＮ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタが
順バイアスされる。ＰチャンネルＭＩＳＦＥＴのソース
２とＮ- 半導体基板１とＰ- ウエル６から成るＰＮＰト
ランジスタが順バイアスされることにより、Ｐチャンネ
ルＭＩＳＦＥＴのソース２とＮ- 半導体基板１とＰ- ウ
エル６から成るＰＮＰトランジスタとＮ- 半導体基板１
とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴのソース８
から成るＮＰＮトランジスタの結合による寄生サイリス
タに正帰還がかかりラッチアップが起きてしまう。
に、６，８，１０は接地電位にバイアスされ、３，７は
出力端子に接続されているような相補型ＭＩＳ半導体集
積回路装置では、ＰチャンネルＭＩＳＦＥＴのソース
２、Ｎ+ 半導体基板１、Ｐ- ウエル６とＮチャンネルＭ
ＩＳＦＥＴのソース８から構成される寄生ＰＮＰＮ型サ
イリスタが存在し、使用中、出力端子に電源電圧より高
いサージ電圧が印加されると、出力端子に接続されてい
るＰチャンネルＭＩＳＦＥＴのドレイン３が、Ｎ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタの
エミッタと成り、ＰＮＰトランジスタが順バイアスされ
る。ＰチャンネルＭＩＳＦＥＴのドレイン３とＮ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタが
順バイアスされることによりＮチャンネルＭＩＳＦＥＴ
のソース８と同電位であるはずのＰ- ウエル６との間に
電位差が生じる。ＮチャンネルＭＩＳＦＥＴのソース８
とＰ- ウエルとの間に電位差が生じることによりＮ- 半
導体基板１とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴ
のソース８から成るＮＰＮトランジスタが順バイアスさ
れる。Ｎ- 半導体基板１とＰ- ウエル６とＮチャンネル
ＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタが
順バイアスされることにより、ＰチャンネルＭＩＳＦＥ
Ｔのソース２と同電位であるはずのＮ- 半導体基板１と
の間に電位差が生じる。ＰチャンネルＭＩＳＦＥＴのソ
ース２とＮ- 半導体基板１との間に電位差が生じること
によりＰチャンネルＭＩＳＦＥＴのソース２とＮ- 半導
体基板１とＰ- ウエル６から成るＰＮＰトランジスタが
順バイアスされる。ＰチャンネルＭＩＳＦＥＴのソース
２とＮ- 半導体基板１とＰ- ウエル６から成るＰＮＰト
ランジスタが順バイアスされることにより、Ｐチャンネ
ルＭＩＳＦＥＴのソース２とＮ- 半導体基板１とＰ- ウ
エル６から成るＰＮＰトランジスタとＮ- 半導体基板１
とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴのソース８
から成るＮＰＮトランジスタの結合による寄生サイリス
タに正帰還がかかりラッチアップが起きてしまう。
【０００５】また、出力端子に接地よりも低いサージ電
圧が印加されると、出力端子に接続されているＮチャン
ネルＭＩＳＦＥＴのドレイン７がＮ- 半導体基板１とＰ
- ウエル６から成るＮＰＮトランジスタのエミッタと成
り、ＮＰＮトランジスタが順バイアスされる。Ｎ- 半導
体基板１とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴの
ドレイン７から成るＮＰＮトランジスタが順バイアスさ
れるとＰチャンネルＭＩＳＦＥＴのソース２と同電位で
あるはずのＮ- 半導体基板１との間に電位差が生じる。
圧が印加されると、出力端子に接続されているＮチャン
ネルＭＩＳＦＥＴのドレイン７がＮ- 半導体基板１とＰ
- ウエル６から成るＮＰＮトランジスタのエミッタと成
り、ＮＰＮトランジスタが順バイアスされる。Ｎ- 半導
体基板１とＰ- ウエル６とＮチャンネルＭＩＳＦＥＴの
ドレイン７から成るＮＰＮトランジスタが順バイアスさ
れるとＰチャンネルＭＩＳＦＥＴのソース２と同電位で
あるはずのＮ- 半導体基板１との間に電位差が生じる。
【０００６】ＰチャンネルＭＩＳＦＥＴのソース２とＮ
- 半導体基板１との間に電位差が生じることにより以
後、出力端子に電源電圧より高いサージ電圧が印加され
た場合と同様、ＰチャンネルＭＩＳＦＥＴのソース２と
Ｎ- 半導体基板１とＰ- ウエル６から成るＰＮＰトラン
ジスタとＮ- 半導体基板１とＰ- ウエル６とＮチャンネ
ルＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタ
の結合による寄生サイリスタに正帰還がかかってラッチ
アップが起ってしまう。
- 半導体基板１との間に電位差が生じることにより以
後、出力端子に電源電圧より高いサージ電圧が印加され
た場合と同様、ＰチャンネルＭＩＳＦＥＴのソース２と
Ｎ- 半導体基板１とＰ- ウエル６から成るＰＮＰトラン
ジスタとＮ- 半導体基板１とＰ- ウエル６とＮチャンネ
ルＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタ
の結合による寄生サイリスタに正帰還がかかってラッチ
アップが起ってしまう。
【０００７】従来、寄生サイリスタによるラッチアップ
を防止する手段として、 （１）ＰチャンネルＭＩＳＦＥＴのソースとＰ- ウエル
の間隔を拡げるかＰ- ウエルの深さを深くするかにより
ＰＮＰまたはＮＰＮトランジスタのベース幅を拡げる。
を防止する手段として、 （１）ＰチャンネルＭＩＳＦＥＴのソースとＰ- ウエル
の間隔を拡げるかＰ- ウエルの深さを深くするかにより
ＰＮＰまたはＮＰＮトランジスタのベース幅を拡げる。
【０００８】（２）Ｎ- 半導体基板とＰチャンネルＭＩ
ＳＦＥＴのソースまたはＰ- ウエルとＮチャンネルＭＩ
ＳＦＥＴのソースとの間を低抵抗で接続し、ベースとエ
ミッタ間の電位差を小さくしてトランジスタに順バイア
スがかからないようにする。
ＳＦＥＴのソースまたはＰ- ウエルとＮチャンネルＭＩ
ＳＦＥＴのソースとの間を低抵抗で接続し、ベースとエ
ミッタ間の電位差を小さくしてトランジスタに順バイア
スがかからないようにする。
【０００９】等の対策方法が用いられていた。
【００１０】本発明は、従来の方法に加えて更に効果を
発揮させることができる方法を提供しようとするもので
ある。
発揮させることができる方法を提供しようとするもので
ある。
【００１１】
【課題を解決するための手段】第１導電型の半導体基板
の一部表面に形成された第２導電型の第１の領域と、前
記第１の領域に形成され一端が第１の出力端子に接続さ
れた第１のＭＩＳＦＥＴと、前記第１の領域より離間し
て前記半導体基板に形成され一端が前記第１または第２
の出力端子に接続された第２のＭＩＳＦＥＴとを有する
相補型ＭＩＳ半導体集積回路装置において、前記第１の
領域よりも高不純物濃度を有する前記第２導電型で前記
第１の領域より離間して前記半導体基板に形成され前記
半導体基板とＰＮ接合を構成し、かつ前記半導体基板と
同電位もしくは前記第１の領域と前記半導体基板に印加
される電圧の間の固定電位が印加される第２の領域を設
ける。
の一部表面に形成された第２導電型の第１の領域と、前
記第１の領域に形成され一端が第１の出力端子に接続さ
れた第１のＭＩＳＦＥＴと、前記第１の領域より離間し
て前記半導体基板に形成され一端が前記第１または第２
の出力端子に接続された第２のＭＩＳＦＥＴとを有する
相補型ＭＩＳ半導体集積回路装置において、前記第１の
領域よりも高不純物濃度を有する前記第２導電型で前記
第１の領域より離間して前記半導体基板に形成され前記
半導体基板とＰＮ接合を構成し、かつ前記半導体基板と
同電位もしくは前記第１の領域と前記半導体基板に印加
される電圧の間の固定電位が印加される第２の領域を設
ける。
【００１２】
【実施例】図３に本発明の実施例による半導体装置の断
面図を示す。１から１０までは、図１に示した１から１
０に対応し、１１は本発明によるＮ-半導体基板１と同
電位にしたコンタクト用Ｎ+領域でＮチャンネルＭＩＳ
ＦＥＴのドレイン７と最小間隔で対向してある。また１
２も本発明によるＰ-ウェル６と同電位にしたコンタク
ト用Ｐ+領域でＰチャンネルＭＩＳＦＥＴのドレイン３
と最小間隔で対向してある。
面図を示す。１から１０までは、図１に示した１から１
０に対応し、１１は本発明によるＮ-半導体基板１と同
電位にしたコンタクト用Ｎ+領域でＮチャンネルＭＩＳ
ＦＥＴのドレイン７と最小間隔で対向してある。また１
２も本発明によるＰ-ウェル６と同電位にしたコンタク
ト用Ｐ+領域でＰチャンネルＭＩＳＦＥＴのドレイン３
と最小間隔で対向してある。
【００１３】図４は、図３で示した実施例の等価回路図
である。１から３，５から８，１０から１２は図３の１
から３，５から８，１０から１２にそれぞれ対応し、１
０１と６０１は寄生バイポーラのコレクタ抵抗である。
である。１から３，５から８，１０から１２は図３の１
から３，５から８，１０から１２にそれぞれ対応し、１
０１と６０１は寄生バイポーラのコレクタ抵抗である。
【００１４】出力端子に電源電圧よりも高いサージ電圧
が印加されると、出力端子に接続されているＰチャンネ
ルＭＩＳＦＥＴのドレイン３が、Ｎ-半導体基板１とＰ-
ウェル６からなるＰＮＰトランジスタのエミッタとな
り、それぞれのＰＮＰトランジスタが順バイアスされ
る。しかしＰ+領域１２をコレクタとした方が、Ｐ-ウェ
ル６をコレクタとした方に比べてコレクタ抵抗が小さ
く、ベ−ス幅が狭いので大部分のサージ電流がＰ+領域
１２の方に流れてしまう。大部分のサージ電流がＰ+領
域１２の方に流れることによって、Ｐ-ウェル６とＮチ
ャンネルＭＩＳＦＥＴのソ−ス８との間に電位差が生じ
ないため、ＰチャンネルＭＩＳＦＥＴのソ−ス２とＮ-
半導体基板１とＰ-ウェル６からなるＰＮＰトランジス
タとＮ-半導体基板１とＰ-ウェル６とＮチャンネルＭＩ
ＳＦＥＴのソ−ス８からなるＮＰＮトランジスタの結合
による寄生サイリスタに正帰還がかからずラッチアップ
は発生しない。
が印加されると、出力端子に接続されているＰチャンネ
ルＭＩＳＦＥＴのドレイン３が、Ｎ-半導体基板１とＰ-
ウェル６からなるＰＮＰトランジスタのエミッタとな
り、それぞれのＰＮＰトランジスタが順バイアスされ
る。しかしＰ+領域１２をコレクタとした方が、Ｐ-ウェ
ル６をコレクタとした方に比べてコレクタ抵抗が小さ
く、ベ−ス幅が狭いので大部分のサージ電流がＰ+領域
１２の方に流れてしまう。大部分のサージ電流がＰ+領
域１２の方に流れることによって、Ｐ-ウェル６とＮチ
ャンネルＭＩＳＦＥＴのソ−ス８との間に電位差が生じ
ないため、ＰチャンネルＭＩＳＦＥＴのソ−ス２とＮ-
半導体基板１とＰ-ウェル６からなるＰＮＰトランジス
タとＮ-半導体基板１とＰ-ウェル６とＮチャンネルＭＩ
ＳＦＥＴのソ−ス８からなるＮＰＮトランジスタの結合
による寄生サイリスタに正帰還がかからずラッチアップ
は発生しない。
【００１５】出力端子に接地よりも低いサージ電圧が印
加されると出力端子に接続されているＮチャンネルＭＩ
ＳＦＥＴのドレイン７がＰ−ウェル６とＮ-半導体基板
１からなるＮＰＮトランジスタとＰ-ウェル６とＮ+領域
１１からなるＮＰＮトランジスタのエミッタとなり、そ
れぞれのＮＰＮトランジスタが順バイアスされる。しか
し、コンタクト用Ｎ+領域１１をコレクタとした方がＮ
−半導体基板１をコレクタとするよりもコレクタ抵抗が
小さく、ベ−ス幅が狭いので大部分のサージ電流はコン
タクト用Ｎ+領域１１の方に流れる。大部分のサージ電
流がコレクタをＮ+領域１１とした方に流れることによ
り、Ｎ-半導体基板１とＰチャンネルＭＩＳＦＥＴのソ
−ス２との間に電位差が生じない。Ｎ-半導体基板１と
ＰチャンネルＭＩＳＦＥＴのソ−ス２との間に電位差が
生じないため、ＰチャンネルＭＩＳＦＥＴのソ−ス２と
Ｎ-半導体基板１とＰ-ウェル６からなるＰＮＰトランジ
スタとＮ-半導体基板１とＰ-ウェル６とＮチャンネルＭ
ＩＳＦＥＴのソ−ス８からなるＮＰＮトランジスタの結
合による寄生サイリスタに正帰還がかからないのでラッ
チアップは起きない。
加されると出力端子に接続されているＮチャンネルＭＩ
ＳＦＥＴのドレイン７がＰ−ウェル６とＮ-半導体基板
１からなるＮＰＮトランジスタとＰ-ウェル６とＮ+領域
１１からなるＮＰＮトランジスタのエミッタとなり、そ
れぞれのＮＰＮトランジスタが順バイアスされる。しか
し、コンタクト用Ｎ+領域１１をコレクタとした方がＮ
−半導体基板１をコレクタとするよりもコレクタ抵抗が
小さく、ベ−ス幅が狭いので大部分のサージ電流はコン
タクト用Ｎ+領域１１の方に流れる。大部分のサージ電
流がコレクタをＮ+領域１１とした方に流れることによ
り、Ｎ-半導体基板１とＰチャンネルＭＩＳＦＥＴのソ
−ス２との間に電位差が生じない。Ｎ-半導体基板１と
ＰチャンネルＭＩＳＦＥＴのソ−ス２との間に電位差が
生じないため、ＰチャンネルＭＩＳＦＥＴのソ−ス２と
Ｎ-半導体基板１とＰ-ウェル６からなるＰＮＰトランジ
スタとＮ-半導体基板１とＰ-ウェル６とＮチャンネルＭ
ＩＳＦＥＴのソ−ス８からなるＮＰＮトランジスタの結
合による寄生サイリスタに正帰還がかからないのでラッ
チアップは起きない。
【００１６】以上述べた如く出力端子に電源電圧よりも
高いサージ電圧が印加されて出力端子に接続しているＰ
+領域が寄生ＰＮＰトランジスタのエミッタとして動作
する場合、接地したＰ+領域を出力端子に接続している
Ｐ+領域と対向して形成することにより、上記寄生ＰＮ
Ｐトランジスタよりもコレクタ抵抗が低く、かつベ−ス
幅の小さいＰＮＰトランジスタを形成することができ
る。また出力端子に接地電位よりも低いサージ電圧が印
加され、出力端子に接続されたＮ+領域が寄生ＮＰＮト
ランジスタのエミッタとして動作する場合、電源電圧に
したＮ+領域を出力端子に接続しているＮ+領域と対向し
て形成することにより、上記寄生ＮＰＮトランジスタよ
りもコレクタ抵抗が低く、かつベ−ス幅の小さいＮＰＮ
トランジスタを形成することができ、ラッチアップを防
止することができる。
高いサージ電圧が印加されて出力端子に接続しているＰ
+領域が寄生ＰＮＰトランジスタのエミッタとして動作
する場合、接地したＰ+領域を出力端子に接続している
Ｐ+領域と対向して形成することにより、上記寄生ＰＮ
Ｐトランジスタよりもコレクタ抵抗が低く、かつベ−ス
幅の小さいＰＮＰトランジスタを形成することができ
る。また出力端子に接地電位よりも低いサージ電圧が印
加され、出力端子に接続されたＮ+領域が寄生ＮＰＮト
ランジスタのエミッタとして動作する場合、電源電圧に
したＮ+領域を出力端子に接続しているＮ+領域と対向し
て形成することにより、上記寄生ＮＰＮトランジスタよ
りもコレクタ抵抗が低く、かつベ−ス幅の小さいＮＰＮ
トランジスタを形成することができ、ラッチアップを防
止することができる。
【００１７】実施例においてサージ電圧が出力端子に印
加された場合を例にとって説明したが、入力端子につい
ても同様な効果を示す。また、Ｎ-半導体基板をＰ-半導
体基板にし、Ｐ-ウェルをＮ-ウェルにした場合も同様で
ある。さらに従来構造のＢｉＣＭＯＳの構造に本発明の
構造を追加してラッチアップを防止するなどの応用がで
きる。
加された場合を例にとって説明したが、入力端子につい
ても同様な効果を示す。また、Ｎ-半導体基板をＰ-半導
体基板にし、Ｐ-ウェルをＮ-ウェルにした場合も同様で
ある。さらに従来構造のＢｉＣＭＯＳの構造に本発明の
構造を追加してラッチアップを防止するなどの応用がで
きる。
【００１８】
【発明の効果】以上述べたように本願発明による半導体
基板に設けられたウェルと同一導電型の領域に電位を与
えることにより、出力端子に電源電圧よりも高いサージ
電圧が印加された場合でも、ラッチアップを防止するこ
とができる。
基板に設けられたウェルと同一導電型の領域に電位を与
えることにより、出力端子に電源電圧よりも高いサージ
電圧が印加された場合でも、ラッチアップを防止するこ
とができる。
【図１】 従来の半導体装置の断面図。
【図２】 図１の構造における等価回路図。
【図３】 本発明の実施例である半導体装置の断面図。
【図４】 図３の構造における等価回路図。
１ …… Ｎ-半導体基板 ２ …… ＰチャネルＭＩＳＦＥＴのソ−ス ３ …… ＰチャネルＭＩＳＦＥＴのドレイン ４ …… ＰチャネルＭＩＳＦＥＴのゲ−ト ５ …… Ｎ-半導体基板のコンタクト用Ｎ+領域 ６ …… Ｐ-ウェル ７ …… ＮチャネルＭＩＳＦＥＴのソ−ス ８ …… ＮチャネルＭＩＳＦＥＴのドレイン ９ …… ＮチャネルＭＩＳＦＥＴのゲ−ト １０ …… Ｐ-ウェルのコンタクト用Ｐ+領域 １１ …… コンタクト用Ｎ+領域 １２ …… コンタクト用Ｐ+領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 相補型ＭＩＳ半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１に従来の半導体装置の断面図を示
す。１はＮ−半導体基板、２，３，４はＰチャネル（ｃ
ｈ）ＭＩＳＦＥＴのソース、ドレイン、ゲート、５はＮ
−半導体基板のコンタクト用Ｎ＋領域、６はＰ−ウェ
ル、７，８，９はＮチャネルＭＩＳＦＥＴのドレイン、
ソース、ゲートであり、１０はＰ−ウェルのコンタクト
用Ｐ＋領域である。
す。１はＮ−半導体基板、２，３，４はＰチャネル（ｃ
ｈ）ＭＩＳＦＥＴのソース、ドレイン、ゲート、５はＮ
−半導体基板のコンタクト用Ｎ＋領域、６はＰ−ウェ
ル、７，８，９はＮチャネルＭＩＳＦＥＴのドレイン、
ソース、ゲートであり、１０はＰ−ウェルのコンタクト
用Ｐ＋領域である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】１，２，５は電源電位
に、６，８，１０は接地電位にバイアスされ、３，７は
出力端子に接続されているような相補型ＭＩＳ半導体集
積回路装置では、ＰチャネルＭＩＳＦＥＴのソース２、
Ｎ− 半導体基板１、Ｐ−ウェル６とＮチャネルＭＩＳＦ
ＥＴのソース８から構成される寄生ＰＮＰＮ型サイリス
タが存在し、使用中、出力端子に電源電圧より高いサー
ジ電圧が印加されると、出力端子に接続されているＰチ
ャネルＭＩＳＦＥＴのドレイン３が、Ｎ−半導体基板１
とＰ−ウェル６から成るＰＮＰトランジスタのエミッタ
と成り、ＰＮＰトランジスタが順バイアスされる。Ｐチ
ャネルＭＩＳＦＥＴのドレイン３とＮ−半導体基板１と
Ｐ−ウェル６から成るＰＮＰトランジスタが順バイアス
されることによりＮチャネルＭＩＳＦＥＴのソース８と
同電位であるはずのＰ−ウェル６との間に電位差が生じ
る。ＮチャネルＭＩＳＦＥＴのソース８とＰ−ウェルと
の間に電位差が生じることによりＮ−半導体基板１とＰ
−ウェル６とＮチャネルＭＩＳＦＥＴのソース８から成
るＮＰＮトランジスタが順バイアスされる。Ｎ−半導体
基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥＴのソー
ス８から成るＮＰＮトランジスタが順バイアスされるこ
とにより、ＰチャネルＭＩＳＦＥＴのソース２と同電位
であるはずのＮ−半導体基板１との間に電位差が生じ
る。ＰチャネルＭＩＳＦＥＴのソース２とＮ−半導体基
板１との間に電位差が生じることによりＰチャネルＭＩ
ＳＦＥＴのソース２とＮ−半導体基板１とＰ−ウェル６
から成るＰＮＰトランジスタが順バイアスされる。Ｐチ
ャネルＭＩＳＦＥＴのソース２とＮ−半導体基板１とＰ
−ウェル６から成るＰＮＰトランジスタが順バイアスさ
れることにより、ＰチャネルＭＩＳＦＥＴのソース２と
Ｎ−半導体基板１とＰ−ウェル６から成るＰＮＰトラン
ジスタとＮ−半導体基板１とＰ−ウェル６とＮチャネル
ＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタの
結合による寄生サイリスタに正帰還がかかりラッチアッ
プが起きてしまう。
に、６，８，１０は接地電位にバイアスされ、３，７は
出力端子に接続されているような相補型ＭＩＳ半導体集
積回路装置では、ＰチャネルＭＩＳＦＥＴのソース２、
Ｎ− 半導体基板１、Ｐ−ウェル６とＮチャネルＭＩＳＦ
ＥＴのソース８から構成される寄生ＰＮＰＮ型サイリス
タが存在し、使用中、出力端子に電源電圧より高いサー
ジ電圧が印加されると、出力端子に接続されているＰチ
ャネルＭＩＳＦＥＴのドレイン３が、Ｎ−半導体基板１
とＰ−ウェル６から成るＰＮＰトランジスタのエミッタ
と成り、ＰＮＰトランジスタが順バイアスされる。Ｐチ
ャネルＭＩＳＦＥＴのドレイン３とＮ−半導体基板１と
Ｐ−ウェル６から成るＰＮＰトランジスタが順バイアス
されることによりＮチャネルＭＩＳＦＥＴのソース８と
同電位であるはずのＰ−ウェル６との間に電位差が生じ
る。ＮチャネルＭＩＳＦＥＴのソース８とＰ−ウェルと
の間に電位差が生じることによりＮ−半導体基板１とＰ
−ウェル６とＮチャネルＭＩＳＦＥＴのソース８から成
るＮＰＮトランジスタが順バイアスされる。Ｎ−半導体
基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥＴのソー
ス８から成るＮＰＮトランジスタが順バイアスされるこ
とにより、ＰチャネルＭＩＳＦＥＴのソース２と同電位
であるはずのＮ−半導体基板１との間に電位差が生じ
る。ＰチャネルＭＩＳＦＥＴのソース２とＮ−半導体基
板１との間に電位差が生じることによりＰチャネルＭＩ
ＳＦＥＴのソース２とＮ−半導体基板１とＰ−ウェル６
から成るＰＮＰトランジスタが順バイアスされる。Ｐチ
ャネルＭＩＳＦＥＴのソース２とＮ−半導体基板１とＰ
−ウェル６から成るＰＮＰトランジスタが順バイアスさ
れることにより、ＰチャネルＭＩＳＦＥＴのソース２と
Ｎ−半導体基板１とＰ−ウェル６から成るＰＮＰトラン
ジスタとＮ−半導体基板１とＰ−ウェル６とＮチャネル
ＭＩＳＦＥＴのソース８から成るＮＰＮトランジスタの
結合による寄生サイリスタに正帰還がかかりラッチアッ
プが起きてしまう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、出力端子に接地よりも低いサージ電
圧が印加されると、出力端子に接続されているＮチャネ
ルＭＩＳＦＥＴのドレイン７がＮ−半導体基板１とＰ−
ウェル６から成るＮＰＮトランジスタのエミッタと成
り、ＮＰＮトランジスタが順バイアスされる。Ｎ−半導
体基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥＴのド
レイン７から成るＮＰＮトランジスタが順バイアスされ
るとＰチャネルＭＩＳＦＥＴのソース２と同電位である
はずのＮ−半導体基板１との間に電位差が生じる。
圧が印加されると、出力端子に接続されているＮチャネ
ルＭＩＳＦＥＴのドレイン７がＮ−半導体基板１とＰ−
ウェル６から成るＮＰＮトランジスタのエミッタと成
り、ＮＰＮトランジスタが順バイアスされる。Ｎ−半導
体基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥＴのド
レイン７から成るＮＰＮトランジスタが順バイアスされ
るとＰチャネルＭＩＳＦＥＴのソース２と同電位である
はずのＮ−半導体基板１との間に電位差が生じる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】ＰチャネルＭＩＳＦＥＴのソース２とＮ−
半導体基板１との間に電位差が生じることにより以後、
出力端子に電源電圧より高いサージ電圧が印加された場
合と同様、ＰチャネルＭＩＳＦＥＴのソース２とＮ−半
導体基板１とＰ−ウェル６から成るＰＮＰトランジスタ
とＮ−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳ
ＦＥＴのソース８から成るＮＰＮトランジスタの結合に
よる寄生サイリスタに正帰還がかかってラッチアップが
起ってしまう。
半導体基板１との間に電位差が生じることにより以後、
出力端子に電源電圧より高いサージ電圧が印加された場
合と同様、ＰチャネルＭＩＳＦＥＴのソース２とＮ−半
導体基板１とＰ−ウェル６から成るＰＮＰトランジスタ
とＮ−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳ
ＦＥＴのソース８から成るＮＰＮトランジスタの結合に
よる寄生サイリスタに正帰還がかかってラッチアップが
起ってしまう。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】従来、寄生サイリスタによるラッチアップ
を防止する手段として、 （１）ＰチャネルＭＩＳＦＥＴのソースとＰ−ウェルの
間隔を拡げるかＰ−ウェルの深さを深くするかによりＰ
ＮＰまたはＮＰＮトランジスタのベース幅を拡げる。
を防止する手段として、 （１）ＰチャネルＭＩＳＦＥＴのソースとＰ−ウェルの
間隔を拡げるかＰ−ウェルの深さを深くするかによりＰ
ＮＰまたはＮＰＮトランジスタのベース幅を拡げる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】（２）Ｎ−半導体基板とＰチャネルＭＩＳ
ＦＥＴのソースまたはＰ−ウェルとＮチャネルＭＩＳＦ
ＥＴのソースとの間を低抵抗で接続し、ベースとエミッ
タ間の電位差を小さくしてトランジスタに順バイアスが
かからないようにする。
ＦＥＴのソースまたはＰ−ウェルとＮチャネルＭＩＳＦ
ＥＴのソースとの間を低抵抗で接続し、ベースとエミッ
タ間の電位差を小さくしてトランジスタに順バイアスが
かからないようにする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】第１の導電型の半導体基
板の一部表面に形成された第２の導電型の第１の領域
と、前記第１の領域に形成され一端が第１の出力端子に
接続された第１のＭＩＳＦＥＴと、前記第１の領域より
離間して前記半導体基板に形成され一端が前記第１また
は第２の出力端子に接続された第２のＭＩＳＦＥＴとを
有する相補型ＭＩＳ半導体集積回路装置において、前記
第１の領域よりも高不純物濃度を有する前記第２の導電
型で前記第１の領域より離間して前記半導体基板に形成
され前記半導体基板とＰＮ接合を構成し、かつ前記半導
体基板と同電位もしくは前記第１の領域と前記半導体基
板に印加される電圧の間の固定電位が印加される第２の
領域を設ける。
板の一部表面に形成された第２の導電型の第１の領域
と、前記第１の領域に形成され一端が第１の出力端子に
接続された第１のＭＩＳＦＥＴと、前記第１の領域より
離間して前記半導体基板に形成され一端が前記第１また
は第２の出力端子に接続された第２のＭＩＳＦＥＴとを
有する相補型ＭＩＳ半導体集積回路装置において、前記
第１の領域よりも高不純物濃度を有する前記第２の導電
型で前記第１の領域より離間して前記半導体基板に形成
され前記半導体基板とＰＮ接合を構成し、かつ前記半導
体基板と同電位もしくは前記第１の領域と前記半導体基
板に印加される電圧の間の固定電位が印加される第２の
領域を設ける。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】図３に本発明の実施例による半導体装置の断
面図を示す。１から１０までは、図１に示した１から１
０に対応し、１２は本願発明によるＰ−ウェル６と同電
位にしたコンタクト用Ｐ＋領域で、ＰチャネルＭＩＳＦ
ＥＴのドレイン３と最小間隔で対向してある。また１１
はＮ−半導体基板１と同電位にしたコンタクト用Ｎ＋領
域で、ＮチャネルＭＩＳＦＥＴのドレイン７と最小間隔
で対向してある。
面図を示す。１から１０までは、図１に示した１から１
０に対応し、１２は本願発明によるＰ−ウェル６と同電
位にしたコンタクト用Ｐ＋領域で、ＰチャネルＭＩＳＦ
ＥＴのドレイン３と最小間隔で対向してある。また１１
はＮ−半導体基板１と同電位にしたコンタクト用Ｎ＋領
域で、ＮチャネルＭＩＳＦＥＴのドレイン７と最小間隔
で対向してある。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】出力端子に電源電圧よりも高いサージ電圧
が印加されると、出力端子に接続されているＰチャネル
ＭＩＳＦＥＴのドレイン３が、Ｎ−半導体基板１とＰ−
ウェル６からなるＰＮＰトランジスタのエミッタとな
り、それぞれのＰＮＰトランジスタが順バイアスされ
る。しかしＰ＋領域１２をコレクタとしたが、Ｐ−ウェ
ル６をコレクタとした方に比べてコレクタ抵抗が小さ
く、ベース幅が狭いので大部分のサージ電流がＰ＋領域
１２の方に流れてしまう。大部分のサージ電流がＰ＋領
域１２の方に流れることによって、Ｐ−ウェル６とＮチ
ャネルＭＩＳＦＥＴのソース８との間に電位差が生じな
いため、ＰチャネルＭＩＳＦＥＴのソース２とＮ−導体
基板１とＰ−ウェル６からなるＰＮＰトランジスタとＮ
−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥ
Ｔのソース８からなるＮＰＮトランジスタの結合による
寄生サイリスタに正帰還がかからずラッチアップは発生
しない。
が印加されると、出力端子に接続されているＰチャネル
ＭＩＳＦＥＴのドレイン３が、Ｎ−半導体基板１とＰ−
ウェル６からなるＰＮＰトランジスタのエミッタとな
り、それぞれのＰＮＰトランジスタが順バイアスされ
る。しかしＰ＋領域１２をコレクタとしたが、Ｐ−ウェ
ル６をコレクタとした方に比べてコレクタ抵抗が小さ
く、ベース幅が狭いので大部分のサージ電流がＰ＋領域
１２の方に流れてしまう。大部分のサージ電流がＰ＋領
域１２の方に流れることによって、Ｐ−ウェル６とＮチ
ャネルＭＩＳＦＥＴのソース８との間に電位差が生じな
いため、ＰチャネルＭＩＳＦＥＴのソース２とＮ−導体
基板１とＰ−ウェル６からなるＰＮＰトランジスタとＮ
−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳＦＥ
Ｔのソース８からなるＮＰＮトランジスタの結合による
寄生サイリスタに正帰還がかからずラッチアップは発生
しない。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】出力端子に接地よりも低いサージ電圧が印
加されると出力端子に接続されているＮチャネルＭＩＳ
ＦＥＴのドレイン７がＰ−ウェル６とＮ−半導体基板１
からなるＮＰＮトランジスタとＰ−ウェル６とＮ＋領域
１１からなるＮＰＮトランジスタのエミッタとなり、そ
れぞれのＮＰＮトランジスタが順バイアスされる。しか
し、コンタクト用Ｎ＋領域１１をコレクタとした方がＮ
−半導体基板１をコレクタとするよりもコレクタ抵抗が
小さく、ベース幅が狭いので大部分のサージ電流コンタ
クト用Ｎ＋領域１１の方に流れる。大部分のサージ電流
がコレクタをＮ＋領域１１とした方に流れることによ
り、Ｎ−半導体基板１とＰチャネルＭＩＳＦＥＴのソー
ス２との間に電位差が生じない。Ｎ−半導体基板１とＰ
チャネルＭＩＳＦＥＴのソース２との間に電位差が生じ
ないため、ＰチャネルＭＩＳＦＥＴのソース２とＮ−半
導体基板１とＰ−ウェル６からなるＰＮＰトランジスタ
とＮ−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳ
ＦＥＴのソース８からなるＮＰＮトランジスタの結合に
よる寄生サイリスタに正帰還がかからないのでラッチア
ップは起きない。
加されると出力端子に接続されているＮチャネルＭＩＳ
ＦＥＴのドレイン７がＰ−ウェル６とＮ−半導体基板１
からなるＮＰＮトランジスタとＰ−ウェル６とＮ＋領域
１１からなるＮＰＮトランジスタのエミッタとなり、そ
れぞれのＮＰＮトランジスタが順バイアスされる。しか
し、コンタクト用Ｎ＋領域１１をコレクタとした方がＮ
−半導体基板１をコレクタとするよりもコレクタ抵抗が
小さく、ベース幅が狭いので大部分のサージ電流コンタ
クト用Ｎ＋領域１１の方に流れる。大部分のサージ電流
がコレクタをＮ＋領域１１とした方に流れることによ
り、Ｎ−半導体基板１とＰチャネルＭＩＳＦＥＴのソー
ス２との間に電位差が生じない。Ｎ−半導体基板１とＰ
チャネルＭＩＳＦＥＴのソース２との間に電位差が生じ
ないため、ＰチャネルＭＩＳＦＥＴのソース２とＮ−半
導体基板１とＰ−ウェル６からなるＰＮＰトランジスタ
とＮ−半導体基板１とＰ−ウェル６とＮチャネルＭＩＳ
ＦＥＴのソース８からなるＮＰＮトランジスタの結合に
よる寄生サイリスタに正帰還がかからないのでラッチア
ップは起きない。
Claims (1)
- 【請求項１】 第１導電型の半導体基板の一部表面に形
成された第２導電型の第１の領域と、前記第１の領域に
形成され一端が第１の出力端子に接続された第１のＭＩ
ＳＦＥＴと、前記第１の領域より離間して前記半導体基
板に形成され一端が前記第１または第２の出力端子に接
続された第２のＭＩＳＦＥＴとを有する相補型ＭＩＳ半
導体集積回路装置において、 前記第１の領域よりも高不純物濃度を有する前記第２導
電型で前記第１の領域より離間して前記半導体基板に形
成され前記半導体基板とＰＮ接合を構成し、かつ前記半
導体基板と同電位もしくは前記第１の領域と前記半導体
基板に印加される電圧の間の固定電位が印加される第２
の領域を有することを特徴とする相補型ＭＩＳ半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124885A JPH05152523A (ja) | 1992-05-18 | 1992-05-18 | 相補型ｍｉｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124885A JPH05152523A (ja) | 1992-05-18 | 1992-05-18 | 相補型ｍｉｓ半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124186A Division JPS6016455A (ja) | 1983-07-08 | 1983-07-08 | 相補型ｍｉｓ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152523A true JPH05152523A (ja) | 1993-06-18 |
Family
ID=14896507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124885A Pending JPH05152523A (ja) | 1992-05-18 | 1992-05-18 | 相補型ｍｉｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
| US7812402B2 (en) | 2004-12-02 | 2010-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193171A (ja) * | 1974-12-30 | 1976-08-16 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
-
1992
- 1992-05-18 JP JP4124885A patent/JPH05152523A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193171A (ja) * | 1974-12-30 | 1976-08-16 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
| US7190034B2 (en) | 2003-03-27 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7408228B2 (en) | 2003-03-27 | 2008-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7812402B2 (en) | 2004-12-02 | 2010-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| DE102005036543B4 (de) * | 2004-12-02 | 2011-04-21 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100305238B1 (ko) | Esd보호를위한실리콘제어정류기 | |
| JP3246807B2 (ja) | 半導体集積回路装置 | |
| JPS5943827B2 (ja) | 保護回路 | |
| JP2002124580A (ja) | 入力保護回路 | |
| US5148250A (en) | Bipolar transistor as protective element for integrated circuits | |
| US6995376B2 (en) | Silicon-on-insulator latch-up pulse-radiation detector | |
| JP3149999B2 (ja) | 半導体入出力保護装置 | |
| JPH05152523A (ja) | 相補型ｍｉｓ半導体集積回路装置 | |
| US20030052368A1 (en) | Input protection circuit | |
| JPH09139633A (ja) | 制御回路内蔵絶縁ゲート型半導体装置 | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPH044755B2 (ja) | ||
| JPH04312968A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS59110153A (ja) | Ｃｍｉｓ電界効果半導体装置 | |
| JP3610683B2 (ja) | アナログスイッチ回路 | |
| JPS5819137B2 (ja) | 相補型ｍｏｓトランジスタ | |
| JPH0518260B2 (ja) | ||
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JP2559141B2 (ja) | アナログスイツチ | |
| JPH0225237Y2 (ja) | ||
| JPH0334454A (ja) | 相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路 | |
| JP3036905B2 (ja) | 相補型ｍｉｓ半導体装置 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH08115983A (ja) | 半導体集積回路装置 | |
| JP3038744B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 |