JP3149999B2 - 半導体入出力保護装置 - Google Patents
半導体入出力保護装置Info
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- JP3149999B2 JP3149999B2 JP31623292A JP31623292A JP3149999B2 JP 3149999 B2 JP3149999 B2 JP 3149999B2 JP 31623292 A JP31623292 A JP 31623292A JP 31623292 A JP31623292 A JP 31623292A JP 3149999 B2 JP3149999 B2 JP 3149999B2
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- diffusion layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体入出力保護装置に
関し、特にMISFETで構成されるCMOS集積回路
の静電気耐量の向上を図った入出力保護装置に関する。
関し、特にMISFETで構成されるCMOS集積回路
の静電気耐量の向上を図った入出力保護装置に関する。
【0002】
【従来の技術】従来、CMOS集積回路における入力保
護装置は図5に示したようなゲートとソースを接続した
MOSFETを保護素子として用いてきた。同図におい
て、Q1はNMOSFET、Q2はPMOSFETであ
り、それぞれを内部回路につながる入力端子1と電源V
dd、及び入力端子と接地GNDとの間に接続している。
これらの保護素子は、ドレイン拡散層とそれと逆導電型
の基板又はウェル半導体層との接合電流と、それぞれの
MOSFETのソースをエミッタ,ドレインをコレク
タ,基板又はウェルをベースとして寄生するラテラルバ
イポーラトランジスタのオン電流とによって、静電気を
放電し内部回路を保護する。
護装置は図5に示したようなゲートとソースを接続した
MOSFETを保護素子として用いてきた。同図におい
て、Q1はNMOSFET、Q2はPMOSFETであ
り、それぞれを内部回路につながる入力端子1と電源V
dd、及び入力端子と接地GNDとの間に接続している。
これらの保護素子は、ドレイン拡散層とそれと逆導電型
の基板又はウェル半導体層との接合電流と、それぞれの
MOSFETのソースをエミッタ,ドレインをコレク
タ,基板又はウェルをベースとして寄生するラテラルバ
イポーラトランジスタのオン電流とによって、静電気を
放電し内部回路を保護する。
【0003】特に、このラテラルバイポーラトランジス
タは、ドレイン接合が静電気によって強く逆バイアスさ
れ、アバランシェ・ブレークダウンを起こすことによっ
て発生するホール(NMOSFETの場合)やエレクト
ロン(PMOSFETの場合)が基板又はウェル中を流
れることによってエミッタが順方向バイアスとなってオ
ンし、そのオン電流を形成するキャリアがドレイン(コ
レクタ)接合部の強電界によって加速されてインパクト
・イオン化を起こし、さらに基板電流を発生するという
正帰還動作を行う。なお、エレクトロンの方がホールよ
りもインパクト・イオン化率が高いために、一般に前記
ラテラルバイポーラトランジスタの放電能力はNMOS
FETの方が高いことが知られている。また、従来のC
MOS集積回路の出力保護装置は、図6のように、内部
回路と出力端子2との間にQ3,Q4のような出力バッ
ファ・トランジスタを保護素子として接続している。そ
の動作については入力保護の場合と同様である。
タは、ドレイン接合が静電気によって強く逆バイアスさ
れ、アバランシェ・ブレークダウンを起こすことによっ
て発生するホール(NMOSFETの場合)やエレクト
ロン(PMOSFETの場合)が基板又はウェル中を流
れることによってエミッタが順方向バイアスとなってオ
ンし、そのオン電流を形成するキャリアがドレイン(コ
レクタ)接合部の強電界によって加速されてインパクト
・イオン化を起こし、さらに基板電流を発生するという
正帰還動作を行う。なお、エレクトロンの方がホールよ
りもインパクト・イオン化率が高いために、一般に前記
ラテラルバイポーラトランジスタの放電能力はNMOS
FETの方が高いことが知られている。また、従来のC
MOS集積回路の出力保護装置は、図6のように、内部
回路と出力端子2との間にQ3,Q4のような出力バッ
ファ・トランジスタを保護素子として接続している。そ
の動作については入力保護の場合と同様である。
【0004】
【発明が解決しようとする課題】この従来のCMOS集
積回路における入出力保護装置では、1μm程度以下の
ルールで通常採用するLDD(Lightly Doped Drain )
トランジスタを用いた集積回路に適用した場合には、L
DD構造によってドレイン接合部の電界が弱まり、前記
したラテラルバイポーラトランジスタの正帰還時のフィ
ードバック量が低下することによって放電能力が小さく
なり、静電気に対する保護能力が低下するという問題点
があった。本発明の目的は、静電気保護耐量を向上した
半導体入出力保護装置を提供することにある。
積回路における入出力保護装置では、1μm程度以下の
ルールで通常採用するLDD(Lightly Doped Drain )
トランジスタを用いた集積回路に適用した場合には、L
DD構造によってドレイン接合部の電界が弱まり、前記
したラテラルバイポーラトランジスタの正帰還時のフィ
ードバック量が低下することによって放電能力が小さく
なり、静電気に対する保護能力が低下するという問題点
があった。本発明の目的は、静電気保護耐量を向上した
半導体入出力保護装置を提供することにある。
【0005】
【課題を解決するための手段】本発明は、一導電型基板
に形成された逆導電型のウェルに形成され、MISFE
T集積回路の入力又は出力となる端子にドレインを接続
し、グランド又は電源にゲート及びソースを接続したM
ISFETからなる保護素子を有する半導体入出力保護
装置において、前記ウェルに前記MISFETを包囲す
るように形成された逆導電型の高不純物濃度拡散層を有
し、前記高不純物濃度拡散層に対して多数のコンタクト
を介して配線が接続され、この配線と前記グランド又は
電源との間に抵抗を接続した構成とする。
に形成された逆導電型のウェルに形成され、MISFE
T集積回路の入力又は出力となる端子にドレインを接続
し、グランド又は電源にゲート及びソースを接続したM
ISFETからなる保護素子を有する半導体入出力保護
装置において、前記ウェルに前記MISFETを包囲す
るように形成された逆導電型の高不純物濃度拡散層を有
し、前記高不純物濃度拡散層に対して多数のコンタクト
を介して配線が接続され、この配線と前記グランド又は
電源との間に抵抗を接続した構成とする。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例の入力保護装置を示す回路
図である。Q1はNMOSFETであり、ゲート及びソ
ースがグランドGNDに接続される。また、そのバック
ゲートは抵抗R1を介してグランドGNDに接続され
る。また、Q2はPMOSFETであり、ゲート及びソ
ースが電源Vddに接続される。また、そのバックゲート
は抵抗R2を介して電源Vddに接続されている。更に、
各FETのドレインはいずれも内部回路につながる入力
端子1に接続される。
る。図1は本発明の一実施例の入力保護装置を示す回路
図である。Q1はNMOSFETであり、ゲート及びソ
ースがグランドGNDに接続される。また、そのバック
ゲートは抵抗R1を介してグランドGNDに接続され
る。また、Q2はPMOSFETであり、ゲート及びソ
ースが電源Vddに接続される。また、そのバックゲート
は抵抗R2を介して電源Vddに接続されている。更に、
各FETのドレインはいずれも内部回路につながる入力
端子1に接続される。
【0007】図2は前記NMOSFETM1及び抵抗R
1のレイアウトパターンの一例を示す図である。11は
NMOSFETQ1のゲート、12はそのドレイン、1
3はソース、14はバックゲートである。このバックゲ
ート14はQ1のソース・ドレイン拡散層とは逆導電型
の高不純物濃度拡散層で形成され、NMOSFETQ1
の周囲を囲むように配置された上で、これと同一導電型
の基板又はウェルとコンタクトがとられている。また、
15はアルミニウム配線、16は拡散層とアルミニウム
配線15との接続を行うコンタクトホール、17は抵抗
R1とアルミニウム配線15との接続を行うコンタクト
ホールである。
1のレイアウトパターンの一例を示す図である。11は
NMOSFETQ1のゲート、12はそのドレイン、1
3はソース、14はバックゲートである。このバックゲ
ート14はQ1のソース・ドレイン拡散層とは逆導電型
の高不純物濃度拡散層で形成され、NMOSFETQ1
の周囲を囲むように配置された上で、これと同一導電型
の基板又はウェルとコンタクトがとられている。また、
15はアルミニウム配線、16は拡散層とアルミニウム
配線15との接続を行うコンタクトホール、17は抵抗
R1とアルミニウム配線15との接続を行うコンタクト
ホールである。
【0008】ここで、NMOSトランジスタQ1のバッ
クゲートが基板である場合、抵抗R1は特に必要とされ
ないように思えるが、R1を通してグランドと接続され
る拡散層14以外の基板コンタクトがNMOSFETQ
1に対して拡散層14よりも遠い位置に存在する場合、
抵抗R1の存在によってNMOSFETQ1のソースを
エミッタ、ドレインをコレクタ、基板をベースとして寄
生するラテラルnpnトランジスタのベース・エミッタ
間の抵抗を大きくすることができる。もちろん、Q1の
バックゲートがウェルであって他のMOSFETのバッ
クゲートと電気的に分離されている場合、前記のベース
・エミッタ間の抵抗をR1によって決定することができ
る。前記ラテラルnpnトランジスタの等価回路を図3
に示す。R´は拡散層14以外の基板コンタクトからの
寄与を表す抵抗である。ウェルの場合はR´=∞であ
る。
クゲートが基板である場合、抵抗R1は特に必要とされ
ないように思えるが、R1を通してグランドと接続され
る拡散層14以外の基板コンタクトがNMOSFETQ
1に対して拡散層14よりも遠い位置に存在する場合、
抵抗R1の存在によってNMOSFETQ1のソースを
エミッタ、ドレインをコレクタ、基板をベースとして寄
生するラテラルnpnトランジスタのベース・エミッタ
間の抵抗を大きくすることができる。もちろん、Q1の
バックゲートがウェルであって他のMOSFETのバッ
クゲートと電気的に分離されている場合、前記のベース
・エミッタ間の抵抗をR1によって決定することができ
る。前記ラテラルnpnトランジスタの等価回路を図3
に示す。R´は拡散層14以外の基板コンタクトからの
寄与を表す抵抗である。ウェルの場合はR´=∞であ
る。
【0009】図4は本発明の第2の実施例を示す回路図
である。図1の実施例と異なり、NMOSFETQ1の
バックゲートとグランドGNDとの間にのみ抵抗R1を
挿入し、PMOSFETQ2ではバックゲートを直接V
ddに接続している。この構成によれば、NMOSFET
M1に設けた抵抗R1によって静電気保護耐量が向上で
きると共に、PMOSFETQ2側に抵抗R2が設けら
れない分、レイアウト面積の縮小を図ることができる。
以上、入力保護回路について説明したが、出力保護回路
についても本発明は同様に実施することができる。ま
た、ゲート絶縁膜が酸化膜以外の所謂MISFETであ
れば、本発明を同様に適用することができる。
である。図1の実施例と異なり、NMOSFETQ1の
バックゲートとグランドGNDとの間にのみ抵抗R1を
挿入し、PMOSFETQ2ではバックゲートを直接V
ddに接続している。この構成によれば、NMOSFET
M1に設けた抵抗R1によって静電気保護耐量が向上で
きると共に、PMOSFETQ2側に抵抗R2が設けら
れない分、レイアウト面積の縮小を図ることができる。
以上、入力保護回路について説明したが、出力保護回路
についても本発明は同様に実施することができる。ま
た、ゲート絶縁膜が酸化膜以外の所謂MISFETであ
れば、本発明を同様に適用することができる。
【0010】
【発明の効果】以上説明したように本発明は、保護素子
であるMISFETのバックゲートはMISFETを包
囲しかつそのソース・ドレインとは逆導電型の高不純物
濃度拡散層で形成され、この高不純物濃度拡散層に対し
て多数のコンタクトを介してグランド又は電源との間に
抵抗を挿入することによって、寄生されるラテラルバイ
ポーラトランジスタのベース・エミッタ間の抵抗を大き
くすることになり、そのラテラルバイポーラトランジス
タがオンし易くなるとともに、正帰還動作時の帰還量が
大きくなるため、静電気保護耐量が向上するという効果
を有する。特に、バックゲートでMISFETを包囲す
る構成により、ラッチアップの原因となる基板中に流れ
るキャリアを拾い上げることができ、前記したラテラル
バイポーラトランジスタのベース・エミッタ間の抵抗を
大きくする上でより有効なものとなる。
であるMISFETのバックゲートはMISFETを包
囲しかつそのソース・ドレインとは逆導電型の高不純物
濃度拡散層で形成され、この高不純物濃度拡散層に対し
て多数のコンタクトを介してグランド又は電源との間に
抵抗を挿入することによって、寄生されるラテラルバイ
ポーラトランジスタのベース・エミッタ間の抵抗を大き
くすることになり、そのラテラルバイポーラトランジス
タがオンし易くなるとともに、正帰還動作時の帰還量が
大きくなるため、静電気保護耐量が向上するという効果
を有する。特に、バックゲートでMISFETを包囲す
る構成により、ラッチアップの原因となる基板中に流れ
るキャリアを拾い上げることができ、前記したラテラル
バイポーラトランジスタのベース・エミッタ間の抵抗を
大きくする上でより有効なものとなる。
【図1】本発明の第1実施例の回路図である。
【図2】図1のNMOSFETQ1のレイアウトパター
ン図である。
ン図である。
【図3】MOSFETに寄生するラテラルバイポーラト
ランジスタの等価回路図である。
ランジスタの等価回路図である。
【図4】本発明の第2実施例の回路図である。
【図5】従来の入力保護装置の一例の回路図である。
【図6】従来の出力保護装置の一例の回路図である。
Q1 NMOSFET Q2 PMOSFET 1 入力端子 2 出力端子 11 ゲート 12 ドレイン 13 ソース 14 バックゲート R1,R2 抵抗
Claims (1)
- 【請求項1】 一導電型基板に形成された逆導電型のウ
ェルに形成され、MISFET集積回路の入力又は出力
となる端子にドレインを接続し、グランド又は電源にゲ
ート及びソースを接続したMISFETからなる保護素
子を有する半導体入出力保護装置において、前記ウェル
に前記MISFETを包囲するように形成された逆導電
型の高不純物濃度拡散層を有し、前記高不純物濃度拡散
層に対して多数のコンタクトを介して配線が接続され、
この配線と前記グランド又は電源との間に抵抗を接続し
たことを特徴とする半導体入出力保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31623292A JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31623292A JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151744A JPH06151744A (ja) | 1994-05-31 |
JP3149999B2 true JP3149999B2 (ja) | 2001-03-26 |
Family
ID=18074788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31623292A Expired - Fee Related JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3149999B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3033548B2 (ja) | 1997-11-12 | 2000-04-17 | 日本電気株式会社 | 半導体装置、静電保護素子及び絶縁破壊防止方法 |
JP3068540B2 (ja) * | 1997-12-08 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路及び電源回路 |
GB2336241B (en) * | 1998-01-15 | 2000-06-14 | United Microelectronics Corp | Substrate-triggering electrostatic dicharge protection circuit for deep-submicron integrated circuits |
KR100324323B1 (ko) * | 1999-07-28 | 2002-02-16 | 김영환 | 반도체 장치의 정전방전 보호 회로 |
US6833590B2 (en) | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
JP2002208644A (ja) | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
JP4854934B2 (ja) * | 2004-06-14 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 静電気放電保護素子 |
JP5578805B2 (ja) * | 2008-05-19 | 2014-08-27 | キヤノン株式会社 | 半導体集積回路の保護回路及びその駆動方法 |
-
1992
- 1992-10-31 JP JP31623292A patent/JP3149999B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06151744A (ja) | 1994-05-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990831 |
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LAPS | Cancellation because of no payment of annual fees |