JPH06151744A - 半導体入出力保護装置 - Google Patents
半導体入出力保護装置Info
- Publication number
- JPH06151744A JPH06151744A JP4316232A JP31623292A JPH06151744A JP H06151744 A JPH06151744 A JP H06151744A JP 4316232 A JP4316232 A JP 4316232A JP 31623292 A JP31623292 A JP 31623292A JP H06151744 A JPH06151744 A JP H06151744A
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Abstract
(57)【要約】
【目的】 ＭＩＳＦＥＴを保護素子とした半導体入出力
保護装置における静電気保護耐量を向上する。 【構成】 半導体装置の入出力保護素子としてのＭＩＳ
ＦＥＴＱ１，Ｑ２のドレインを入力又は出力となる端子
１に接続し、ゲート及びソースをグランドＧＮＤ又は電
源Ｖddに接続し、更にバックゲートとグランド又は電源
との間に抵抗Ｒ１，Ｒ２を接続する。これにより、ＭＯ
ＳＦＥＴに寄生されるラテラルバイポーラトランジスタ
をオンし易くし、動作時の帰還量を増大させて放電抵抗
の低下を図り、静電気保護能力を向上させる。
保護装置における静電気保護耐量を向上する。 【構成】 半導体装置の入出力保護素子としてのＭＩＳ
ＦＥＴＱ１，Ｑ２のドレインを入力又は出力となる端子
１に接続し、ゲート及びソースをグランドＧＮＤ又は電
源Ｖddに接続し、更にバックゲートとグランド又は電源
との間に抵抗Ｒ１，Ｒ２を接続する。これにより、ＭＯ
ＳＦＥＴに寄生されるラテラルバイポーラトランジスタ
をオンし易くし、動作時の帰還量を増大させて放電抵抗
の低下を図り、静電気保護能力を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体入出力保護装置に
関し、特にＭＩＳＦＥＴで構成されるＣＭＯＳ集積回路
の静電気耐量の向上を図った入出力保護装置に関する。
関し、特にＭＩＳＦＥＴで構成されるＣＭＯＳ集積回路
の静電気耐量の向上を図った入出力保護装置に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ集積回路における入力保
護装置は図５に示したようなゲートとソースを接続した
ＭＯＳＦＥＴを保護素子として用いてきた。同図におい
て、Ｑ１はＮＭＯＳＦＥＴ、Ｑ２はＰＭＯＳＦＥＴであ
り、それぞれを内部回路につながる入力端子１と電源Ｖ
dd、及び入力端子と接地ＧＮＤとの間に接続している。
これらの保護素子は、ドレイン拡散層とそれと逆導電型
の基板又はウェル半導体層との接合電流と、それぞれの
ＭＯＳＦＥＴのソースをエミッタ，ドレインをコレク
タ，基板又はウェルをベースとして寄生するラテラルバ
イポーラトランジスタのオン電流とによって、静電気を
放電し内部回路を保護する。
護装置は図５に示したようなゲートとソースを接続した
ＭＯＳＦＥＴを保護素子として用いてきた。同図におい
て、Ｑ１はＮＭＯＳＦＥＴ、Ｑ２はＰＭＯＳＦＥＴであ
り、それぞれを内部回路につながる入力端子１と電源Ｖ
dd、及び入力端子と接地ＧＮＤとの間に接続している。
これらの保護素子は、ドレイン拡散層とそれと逆導電型
の基板又はウェル半導体層との接合電流と、それぞれの
ＭＯＳＦＥＴのソースをエミッタ，ドレインをコレク
タ，基板又はウェルをベースとして寄生するラテラルバ
イポーラトランジスタのオン電流とによって、静電気を
放電し内部回路を保護する。
【０００３】特に、このラテラルバイポーラトランジス
タは、ドレイン接合が静電気によって強く逆バイアスさ
れ、アバランシェ・ブレークダウンを起こすことによっ
て発生するホール（ＮＭＯＳＦＥＴの場合）やエレクト
ロン（ＰＭＯＳＦＥＴの場合）が基板又はウェル中を流
れることによってエミッタが順方向バイアスとなってオ
ンし、そのオン電流を形成するキャリアがドレイン（コ
レクタ）接合部の強電界によって加速されてインパクト
・イオン化を起こし、さらに基板電流を発生するという
正帰還動作を行う。なお、エレクトロンの方がホールよ
りもインパクト・イオン化率が高いために、一般に前記
ラテラルバイポーラトランジスタの放電能力はＮＭＯＳ
ＦＥＴの方が高いことが知られている。また、従来のＣ
ＭＯＳ集積回路の出力保護装置は、図６のように、内部
回路と出力端子２との間にＱ３，Ｑ４のような出力バッ
ファ・トランジスタを保護素子として接続している。そ
の動作については入力保護の場合と同様である。
タは、ドレイン接合が静電気によって強く逆バイアスさ
れ、アバランシェ・ブレークダウンを起こすことによっ
て発生するホール（ＮＭＯＳＦＥＴの場合）やエレクト
ロン（ＰＭＯＳＦＥＴの場合）が基板又はウェル中を流
れることによってエミッタが順方向バイアスとなってオ
ンし、そのオン電流を形成するキャリアがドレイン（コ
レクタ）接合部の強電界によって加速されてインパクト
・イオン化を起こし、さらに基板電流を発生するという
正帰還動作を行う。なお、エレクトロンの方がホールよ
りもインパクト・イオン化率が高いために、一般に前記
ラテラルバイポーラトランジスタの放電能力はＮＭＯＳ
ＦＥＴの方が高いことが知られている。また、従来のＣ
ＭＯＳ集積回路の出力保護装置は、図６のように、内部
回路と出力端子２との間にＱ３，Ｑ４のような出力バッ
ファ・トランジスタを保護素子として接続している。そ
の動作については入力保護の場合と同様である。
【０００４】
【発明が解決しようとする課題】この従来のＣＭＯＳ集
積回路における入出力保護装置では、１μｍ程度以下の
ルールで通常採用するＬＤＤ（Lightly Doped Drain ）
トランジスタを用いた集積回路に適用した場合には、Ｌ
ＤＤ構造によってドレイン接合部の電界が弱まり、前記
したラテラルバイポーラトランジスタの正帰還時のフィ
ードバック量が低下することによって放電能力が小さく
なり、静電気に対する保護能力が低下するという問題点
があった。本発明の目的は、静電気保護耐量を向上した
半導体入出力保護装置を提供することにある。
積回路における入出力保護装置では、１μｍ程度以下の
ルールで通常採用するＬＤＤ（Lightly Doped Drain ）
トランジスタを用いた集積回路に適用した場合には、Ｌ
ＤＤ構造によってドレイン接合部の電界が弱まり、前記
したラテラルバイポーラトランジスタの正帰還時のフィ
ードバック量が低下することによって放電能力が小さく
なり、静電気に対する保護能力が低下するという問題点
があった。本発明の目的は、静電気保護耐量を向上した
半導体入出力保護装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ＭＩＳＦＥＴ
を保護素子とし、そのドレインを入力又は出力となる端
子に接続し、ゲート及びソースをグランド又は電源に接
続し、更にバックゲートとグランド又は電源との間に抵
抗を接続した構成とする。
を保護素子とし、そのドレインを入力又は出力となる端
子に接続し、ゲート及びソースをグランド又は電源に接
続し、更にバックゲートとグランド又は電源との間に抵
抗を接続した構成とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の入力保護装置を示す回路
図である。Ｑ１はＮＭＯＳＦＥＴであり、ゲート及びソ
ースがグランドＧＮＤに接続される。また、そのバック
ゲートは抵抗Ｒ１を介してグランドＧＮＤに接続され
る。また、Ｑ２はＰＭＯＳＦＥＴであり、ゲート及びソ
ースが電源Ｖddに接続される。また、そのバックゲート
は抵抗Ｒ２を介して電源Ｖddに接続されている。更に、
各ＦＥＴのドレインはいずれも内部回路につながる入力
端子１に接続される。
る。図１は本発明の一実施例の入力保護装置を示す回路
図である。Ｑ１はＮＭＯＳＦＥＴであり、ゲート及びソ
ースがグランドＧＮＤに接続される。また、そのバック
ゲートは抵抗Ｒ１を介してグランドＧＮＤに接続され
る。また、Ｑ２はＰＭＯＳＦＥＴであり、ゲート及びソ
ースが電源Ｖddに接続される。また、そのバックゲート
は抵抗Ｒ２を介して電源Ｖddに接続されている。更に、
各ＦＥＴのドレインはいずれも内部回路につながる入力
端子１に接続される。
【０００７】図２は前記ＮＭＯＳＦＥＴＭ１及び抵抗Ｒ
１のレイアウトパターンの一例を示す図である。１１は
ＮＭＯＳＦＥＴＱ１のゲート、１２はそのドレイン、１
３はソース、１４はバックゲートである。このバックゲ
ート１４はＱ１のソース・ドレイン拡散層とは逆導電型
の高不純物濃度拡散層で形成され、ＮＭＯＳＦＥＴＱ１
の周囲を囲むように配置された上で、これと同一導電型
の基板又はウェルとコンタクトがとられている。また、
１５はアルミニウム配線、１６は拡散層とアルミニウム
配線１５との接続を行うコンタクトホール、１７は抵抗
Ｒ１とアルミニウム配線１５との接続を行うコンタクト
ホールである。
１のレイアウトパターンの一例を示す図である。１１は
ＮＭＯＳＦＥＴＱ１のゲート、１２はそのドレイン、１
３はソース、１４はバックゲートである。このバックゲ
ート１４はＱ１のソース・ドレイン拡散層とは逆導電型
の高不純物濃度拡散層で形成され、ＮＭＯＳＦＥＴＱ１
の周囲を囲むように配置された上で、これと同一導電型
の基板又はウェルとコンタクトがとられている。また、
１５はアルミニウム配線、１６は拡散層とアルミニウム
配線１５との接続を行うコンタクトホール、１７は抵抗
Ｒ１とアルミニウム配線１５との接続を行うコンタクト
ホールである。
【０００８】ここで、ＮＭＯＳトランジスタＱ１のバッ
クゲートが基板である場合、抵抗Ｒ１は特に必要とされ
ないように思えるが、Ｒ１を通してグランドと接続され
る拡散層１４以外の基板コンタクトがＮＭＯＳＦＥＴＱ
１に対して拡散層１４よりも遠い位置に存在する場合、
抵抗Ｒ１の存在によってＮＭＯＳＦＥＴＱ１のソースを
エミッタ、ドレインをコレクタ、基板をベースとして寄
生するラテラルｎｐｎトランジスタのベース・エミッタ
間の抵抗を大きくすることができる。もちろん、Ｑ１の
バックゲートがウェルであって他のＭＯＳＦＥＴのバッ
クゲートと電気的に分離されている場合、前記のベース
・エミッタ間の抵抗をＲ１によって決定することができ
る。前記ラテラルｎｐｎトランジスタの等価回路を図３
に示す。Ｒ´は拡散層１４以外の基板コンタクトからの
寄与を表す抵抗である。ウェルの場合はＲ´＝∞であ
る。
クゲートが基板である場合、抵抗Ｒ１は特に必要とされ
ないように思えるが、Ｒ１を通してグランドと接続され
る拡散層１４以外の基板コンタクトがＮＭＯＳＦＥＴＱ
１に対して拡散層１４よりも遠い位置に存在する場合、
抵抗Ｒ１の存在によってＮＭＯＳＦＥＴＱ１のソースを
エミッタ、ドレインをコレクタ、基板をベースとして寄
生するラテラルｎｐｎトランジスタのベース・エミッタ
間の抵抗を大きくすることができる。もちろん、Ｑ１の
バックゲートがウェルであって他のＭＯＳＦＥＴのバッ
クゲートと電気的に分離されている場合、前記のベース
・エミッタ間の抵抗をＲ１によって決定することができ
る。前記ラテラルｎｐｎトランジスタの等価回路を図３
に示す。Ｒ´は拡散層１４以外の基板コンタクトからの
寄与を表す抵抗である。ウェルの場合はＲ´＝∞であ
る。
【０００９】図４は本発明の第２の実施例を示す回路図
である。図１の実施例と異なり、ＮＭＯＳＦＥＴＱ１の
バックゲートとグランドＧＮＤとの間にのみ抵抗Ｒ１を
挿入し、ＰＭＯＳＦＥＴＱ２ではバックゲートを直接Ｖ
ddに接続している。この構成によれば、ＮＭＯＳＦＥＴ
Ｍ１に設けた抵抗Ｒ１によって静電気保護耐量が向上で
きると共に、ＰＭＯＳＦＥＴＱ２側に抵抗Ｒ２が設けら
れない分、レイアウト面積の縮小を図ることができる。
以上、入力保護回路について説明したが、出力保護回路
についても本発明は同様に実施することができる。ま
た、ゲート絶縁膜が酸化膜以外の所謂ＭＩＳＦＥＴであ
れば、本発明を同様に適用することができる。
である。図１の実施例と異なり、ＮＭＯＳＦＥＴＱ１の
バックゲートとグランドＧＮＤとの間にのみ抵抗Ｒ１を
挿入し、ＰＭＯＳＦＥＴＱ２ではバックゲートを直接Ｖ
ddに接続している。この構成によれば、ＮＭＯＳＦＥＴ
Ｍ１に設けた抵抗Ｒ１によって静電気保護耐量が向上で
きると共に、ＰＭＯＳＦＥＴＱ２側に抵抗Ｒ２が設けら
れない分、レイアウト面積の縮小を図ることができる。
以上、入力保護回路について説明したが、出力保護回路
についても本発明は同様に実施することができる。ま
た、ゲート絶縁膜が酸化膜以外の所謂ＭＩＳＦＥＴであ
れば、本発明を同様に適用することができる。
【００１０】
【発明の効果】以上説明したように本発明は、保護素子
であるＭＩＳＦＥＴのバックゲートとグランド又は電源
との間に抵抗を挿入することによって、寄生されるラテ
ラルバイポーラトランジスタのベース・エミッタ間の抵
抗を大きくすることになり、そのラテラルバイポーラト
ランジスタがオンし易くなるとともに、正帰還動作時の
帰還量が大きくなるため、静電気保護耐量が向上すると
いう効果を有する。
であるＭＩＳＦＥＴのバックゲートとグランド又は電源
との間に抵抗を挿入することによって、寄生されるラテ
ラルバイポーラトランジスタのベース・エミッタ間の抵
抗を大きくすることになり、そのラテラルバイポーラト
ランジスタがオンし易くなるとともに、正帰還動作時の
帰還量が大きくなるため、静電気保護耐量が向上すると
いう効果を有する。
【図１】本発明の第１実施例の回路図である。
【図２】図１のＮＭＯＳＦＥＴＱ１のレイアウトパター
ン図である。
ン図である。
【図３】ＭＯＳＦＥＴに寄生するラテラルバイポーラト
ランジスタの等価回路図である。
ランジスタの等価回路図である。
【図４】本発明の第２実施例の回路図である。
【図５】従来の入力保護装置の一例の回路図である。
【図６】従来の出力保護装置の一例の回路図である。
Ｑ１ ＮＭＯＳＦＥＴ Ｑ２ ＰＭＯＳＦＥＴ １ 入力端子 ２ 出力端子 １１ ゲート １２ ドレイン １３ ソース １４ バックゲート Ｒ１，Ｒ２ 抵抗
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (1)
- 【請求項１】 ＭＩＳＦＥＴ集積回路の入力又は出力と
なる端子にドレインを接続し、グランド又は電源にゲー
ト及びソースを接続したＭＩＳＦＥＴからなる保護素子
を有する半導体入出力保護装置において、前記ＭＩＳＦ
ＥＴのバックゲートとグランド又は電源との間に抵抗を
接続したことを特徴とする半導体入出力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623292A JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623292A JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151744A true JPH06151744A (ja) | 1994-05-31 |
| JP3149999B2 JP3149999B2 (ja) | 2001-03-26 |
Family
ID=18074788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31623292A Expired - Fee Related JP3149999B2 (ja) | 1992-10-31 | 1992-10-31 | 半導体入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149999B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176948A (ja) * | 1997-12-08 | 1999-07-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| FR2773643A1 (fr) * | 1998-01-15 | 1999-07-16 | United Microelectronics Corp | Circuit de protection contre les decharges electrostatiques de declenchement de substrat sur un circuit integre a profondeur d'integration |
| US6281553B1 (en) | 1997-11-12 | 2001-08-28 | Nec Corporation | Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method |
| KR100324323B1 (ko) * | 1999-07-28 | 2002-02-16 | 김영환 | 반도체 장치의 정전방전 보호 회로 |
| US6583475B2 (en) | 2001-01-11 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6833590B2 (en) | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| JP2005354014A (ja) * | 2004-06-14 | 2005-12-22 | Nec Electronics Corp | 静電気放電保護素子 |
| JP2010004021A (ja) * | 2008-05-19 | 2010-01-07 | Canon Inc | 半導体集積回路の保護回路及びその駆動方法 |
-
1992
- 1992-10-31 JP JP31623292A patent/JP3149999B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281553B1 (en) | 1997-11-12 | 2001-08-28 | Nec Corporation | Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method |
| KR100309883B1 (ko) * | 1997-11-12 | 2001-12-17 | 가네꼬 히사시 | 반도체장치,정전방전보호소자및절연파괴방지방법 |
| JPH11176948A (ja) * | 1997-12-08 | 1999-07-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| FR2773643A1 (fr) * | 1998-01-15 | 1999-07-16 | United Microelectronics Corp | Circuit de protection contre les decharges electrostatiques de declenchement de substrat sur un circuit integre a profondeur d'integration |
| KR100324323B1 (ko) * | 1999-07-28 | 2002-02-16 | 김영환 | 반도체 장치의 정전방전 보호 회로 |
| US6583475B2 (en) | 2001-01-11 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6833590B2 (en) | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| JP2005354014A (ja) * | 2004-06-14 | 2005-12-22 | Nec Electronics Corp | 静電気放電保護素子 |
| JP2010004021A (ja) * | 2008-05-19 | 2010-01-07 | Canon Inc | 半導体集積回路の保護回路及びその駆動方法 |
| US8934204B2 (en) | 2008-05-19 | 2015-01-13 | Canon Kabushiki Kaisha | Protection circuit for semiconductor integrated circuit and driving method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149999B2 (ja) | 2001-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990831 |
|
| LAPS | Cancellation because of no payment of annual fees |