JPH09191080A - 半導体装置の静電荷放電構造体 - Google Patents

半導体装置の静電荷放電構造体

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JPH09191080A
JPH09191080A JP8335781A JP33578196A JPH09191080A JP H09191080 A JPH09191080 A JP H09191080A JP 8335781 A JP8335781 A JP 8335781A JP 33578196 A JP33578196 A JP 33578196A JP H09191080 A JPH09191080 A JP H09191080A
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semiconductor substrate
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香子 梁
Kitetsu Boku
煕哲 朴
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Abstract

(57)【要約】 【課題】 半導体装置の静電荷放電構造体を提供する。 【解決手段】 Ｐ型の半導体基板１１０と、半導体基板
１１０の所定領域に形成されたＮ型のウェル１１２と、
Ｎ型のウェル１１２の所定領域に形成されたＰ型のポケ
ットウェル１１３と、Ｎ型のウェル１１２の表面に形成
されＮ型のウェル１１２より高い濃度でドーピングされ
たＮ型のアクティブガードライン１１４と、Ｐ型のポケ
ットウェル１１３の表面に形成されＰ型のポケットウェ
ル１１３より高い濃度でドーピングされたＰ型のアクテ
ィブガードライン１１６と、Ｐ型のポケットウェル１１
３の表面に互いに所定の間隔を隔てて形成されてチャン
ネル領域を限定するＮ型のソース／ドレイン領域１１
８、１２２及びチャンネル領域の上部にゲート絶縁膜に
より離隔されたゲート電極１２０で構成されるＮＭＯＳ
トランジスタとを備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にＰ型のポケットウェルにＮＭＯＳトランジスタを備
える半導体装置の静電荷放電構造体に関する。
【０００２】
【従来の技術】一般に、半導体装置は外部から瞬間的に
加えられる数千ボルトの高い電圧に耐えるように各々の
パッドに連結された保護回路、すなわち静電荷放電回路
を備える。半導体装置を静電荷から保護するためにはパ
ッドを通して注入される静電荷が半導体装置の内部回路
に到達するまえに電源端子または接地端子を通してバイ
パスさせるべきである。このように静電荷放電回路は半
導体装置における必須構成要素である。
【０００３】図１は従来の入力保護回路の配置図であ
り、図２は図１の２−２’による断面図である。図１及
び図２を参照すれば、従来の入力保護回路の構造、すな
わちＥＳＤ回路の構造は、Ｐ型の半導体基板１０の所定
の領域に形成されたＮ型のウェル１２と、前記Ｎ型のウ
ェル１２に電源電圧Ｖｃｃを印加するための金属配線と
Ｎ型のウェル１２が互いに抵抗性接触（ohmic contact
）をなすようにＮ型のウェル１２の表面に高濃度でド
ーピングされたＮ型のアクティブガードライン１４と、
前記Ｎ型のウェル１２に取り囲まれた半導体基板１０の
縁部に形成され、半導体基板１０に接地電圧Ｖｓｓを印
加するための金属配線と半導体基板１０のコンタクト抵
抗を低めるために高濃度でドーピングされたＰ型のアク
ティブガードライン１６と、前記Ｐ型のアクティブガー
ドライン１６により取り囲まれた半導体基板１０の表面
に互いに所定の間隔を隔てて形成されたＮ型のソース領
域１８及びドレイン領域２２と、前記ソース領域１８及
びドレイン領域２２の間のチャンネル領域の上部にゲー
ト絶縁膜（図示せず）により離隔されたゲート電極２０
とを備える。ここで、前記ソース領域１８、前記ドレイ
ン領域２２及び前記ゲート電極２０はＮＭＯＳトランジ
スタを構成し、前記ソース領域１８には前記半導体基板
１０と共に接地電圧が印加される。かつ、前記ＮＭＯＳ
トランジスタのドレイン領域２２は配線２４を通してア
ドレスパッド２６と互いに連結される。そして、前記ド
レイン領域２２は前記半導体基板１０の他の領域に形成
された内部回路の入力端（図示せず）、すなわち論理回
路のゲート電極に連結される。
【０００４】上述した従来のＥＳＤ回路の構造において
は、アドレスパッド２６に静電荷による数百乃至数千ボ
ルトの負の電圧が印加されると、Ｐ型の半導体基板１０
とＮ型のドレイン領域２２との間に順バイアスが生ず
る。その結果、ドレイン領域２２から半導体基板１０に
多数の電子が注入される。このように半導体基板１０に
注入された多数の電子はソース領域１８または電源電圧
が印加されたＮ型のウェル１２にバイパスされるので、
内部回路に高い電圧が印加される現象を防止することが
できる。この現象は寄生バイポーラトランジスタにより
発生する。前記ドレイン領域２２、Ｐ型の半導体基板１
０及びＮ型のウェル１２はそれぞれエミッタ、ベース及
びコレクタの役割を果たす。
【０００５】しかしながら、前記半導体基板１０に注入
された多数の電子がバイパスされる前に半導体基板１０
内に一時的に残留するので、半導体基板１０の電位を不
安定にするノイズを引き起こす。この現象をアンダシュ
ート（under shoot ）と呼ぶ。したがって、アンダシュ
ートが発生すると、前記半導体基板１０の他の領域に形
成された内部回路の接地電位を変化させて内部回路の誤
動作を引き起こす。
【０００６】
【発明が解決しようとする課題】本発明はＰ型の半導体
基板と隔離されたＰ型のポケットウェル内に静電荷放電
（ＥＳＤ）用のＮＭＯＳトランジスタを形成することに
より、前記ＥＳＤ用のＮＭＯＳトランジスタのドレイン
領域に負の電圧が印加されても、前記Ｐ型の半導体基板
に形成された内部回路が誤動作する現象を防止すること
のできる半導体装置の静電荷放電構造体を提供すること
にその目的がある。
【０００７】
【発明が解決しようとする課題】前記目的を達成するた
めに本発明の半導体装置の静電荷放電構造体は、Ｐ型の
不純物でドーピングされた半導体基板と、前記半導体基
板の所定領域に形成されたＮ型のウェルと、前記Ｎ型の
ウェルの所定領域に形成されたＰ型のポケットウェル
と、前記Ｎ型のウェルの表面に形成され前記Ｎ型のウェ
ルより高い濃度でドーピングされたＮ型のアクティブガ
ードラインと、前記Ｐ型のポケットウェルの表面に形成
され前記Ｐ型のポケットウェルより高い濃度でドーピン
グされたＰ型のアクティブガードラインと、前記Ｐ型の
ポケットウェルの表面に互いに所定の間隔を隔てて形成
されてチャンネル領域を限定するＮ型のソース／ドレイ
ン領域及び前記チャンネル領域の上部にゲート絶縁膜に
より離隔されたゲート電極で構成されるＮＭＯＳトラン
ジスタとを備えることを特徴とする。
【０００８】望ましくは、前記ＮＭＯＳトランジスタの
ドレイン領域に接続されたアドレスパッドをさらに備え
ることを特徴とする。望ましくは、前記ＮＭＯＳトラン
ジスタのドレイン領域に接続された入／出力パッドをさ
らに備えることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。ここで、図面はアド
レスパッド及び入／出力パッドを備える半導体記憶装置
を例として示したが、本発明は半導体記憶装置の他の一
般的な半導体装置にも適用することができる。
【００１０】〔実施例１〕図３及び図４を参照すれば、
アドレスパッドを備える本発明のＥＳＤ構造体は、Ｐ型
の半導体基板１１０と、前記半導体基板１１０の所定の
領域に形成されたＮ型のウェル１１２と、前記Ｎ型のウ
ェル１１２の所定の領域にＰ型の不純物でドーピングさ
れたＰ型のポケットウェル１１３と、前記Ｐ型のポケッ
トウェル１１３を取り囲む前記Ｎ型のウェル１１２の表
面に形成され、前記Ｎ型のウェル１１２の濃度より高い
濃度でドーピングされたＮ型のアクティブガードライン
１１４と、前記Ｐ型のポケットウェル１１３の縁部の表
面にＰ型のポケットウェル１１３より高い濃度でドーピ
ングされたＰ型のアクティブガードライン１１６とを含
む。
【００１１】ここで、前記Ｎ型のアクティブガードライ
ン１１４は、前記Ｎ型のウェル１１２及び前記Ｎ型のウ
ェル１１２に電源電圧Ｖｃｃを印加するための配線（図
示せず）、例えばアルミニウム膜を互いに接触させると
き、これらの間に抵抗性接触をなすように１．０×１０
18／cm3 以上の不純物濃度でドーピングさせることが望
ましい。かつ、前記Ｐ型のアクティブガードライン１１
６は、前記Ｐ型のポケットウェル１１３及び前記Ｐ型の
ポケットウェル１１３に接地電圧Ｖｓｓを印加するため
の配線（図示せず）、例えばアルミニウム膜を互いに接
触させるとき、これらの間のコンタクト抵抗を低めるた
め、１．０×１０18／cm3 以上の不純物濃度でドーピン
グさせることが望ましい。
【００１２】アドレスパッドを備える本発明のＥＳＤ構
造体は、前記Ｐ型のポケットウェル１１３の所定領域の
表面に互いに所定の間隔を隔てて形成されてチャンネル
領域を限定するＮ型のソース領域１１８およびＮ型のド
レイン領域１２２と、前記ソース領域１１８及びドレイ
ン領域１２２の間のチャンネル領域の上部のゲート絶縁
膜（図示せず）に形成されたゲート電極１２０と、前記
ドレイン領域１２２と配線１２４を通して連結されたア
ドレスパッド１２６とを含む。ここで、前記Ｐ型のアク
ティブガイドライン１１６は前記ソース領域１１８と共
に接地端子に連結され、前記ドレイン領域１２２及び前
記ゲート電極１２０はＥＳＤ用のＮＭＯＳトランジスタ
を構成する。
【００１３】このように形成されたＥＳＤ構造体におい
ては、前記Ｐ型のポケットウェル１１３内にＥＳＤ用の
ＮＭＯＳトランジスタを備え、前記Ｐ型のポケットウェ
ル１１３はこれを取り囲むＮ型のウェル１１２によりＰ
型の半導体基板１１０と完全に隔離される。したがっ
て、アドレスパッド１２６に負の電圧が瞬間的に印加さ
れても、半導体基板１１０の電位は安定した電位、すな
わち安定した接地電位を保つことができる。より具体的
に説明すると、上述した本発明のＥＳＤ構造体のアドレ
スパッド１２６に静電荷による負の電圧が瞬間的に印加
されると、前記Ｐ型のポケットウェル１１２と前記ドレ
イン領域１２２の間に順バイアスが生ずる。その結果、
ドレイン領域１２２から電子が放出される。その放出さ
れた電子は前記ソース領域１１８、前記Ｐ型のガードラ
イン１１６及び前記Ｎ型のガードライン１１４を通して
電源端子または接地端子に移動する。この際、前記Ｐ型
のポケットウェル１１３はＮ型のウェル１１２により完
全に取り囲まれているので、Ｐ型のポケットウェル１１
３に注入された電子の大部分はＮ型のウェル１１２に迅
速に移動する。したがって、アドレスパッド１２６に加
えられた静電荷によりドレイン領域１２２から放出され
た電子はＰ型のポケットウェル１１３に残留する時間が
非常に短いため、Ｐ型のポケットウェル１１３の電位が
変化する現象を防止することができる。Ｐ型のポケット
ウェル１１３に注入された電子のいずれもＮ型のウェル
１１２に迅速に移動しなくてＰ型のポケットウェル１１
３の電位が変化するとしても、Ｐ型の半導体基板１１０
はＰ型のポケットウェル１１３と完全に隔離された状態
なので、Ｐ型の半導体基板１１０は安定した接地電位を
保つ。したがって、前記Ｐ型の半導体基板１１０に形成
された内部回路（図示せず）がアンダシュートによるノ
イズにより誤動作することを防止することができる。
【００１４】〔実施例２〕図５及び図６は入／出力パッ
ドを備えるＥＳＤ構造を説明するための配置図である。
前記ＥＳＤ構造はＰＭＯＳトランジスタからなるプルア
ップトランジスタ及びＮＭＯＳトランジスタからなるプ
ルダウントランジスタで構成される。図５は従来のＥＳ
Ｄ構造を示した配置図であり、図６は本発明によるＥＳ
Ｄ構造を示した配置図である。ここで、図１及び図３に
用いられた参照番号及び参照符号と同一の参照番号及び
参照符号で表された部分は同一の部分を示すので、詳し
い説明は省略する。
【００１５】一方、ＰＭＯＳトランジスタはアンダシュ
ート現象に直接的に影響を与えない。したがって、ＮＭ
ＯＳトランジスタからなるプルダウントランジスタにつ
いてのみ説明する。図５のプルダウントランジスタはＮ
ＭＯＳトランジスタからなる。したがって、前記図１及
び図２に対する説明のように同様の問題を有している。
それを解決するため、図６においては、前記図３及び図
４で説明されたＥＳＤ構造、すなわちＮＭＯＳトランジ
スタからなるプルダウントランジスタがＮ型のウェル１
１２によりＰ型の半導体基板から隔離されたＰ型のポケ
ットウェル１１３内に形成されるように配置される構造
を採択することにより、図１の実施例と同様の効果が得
られる。
【００１６】さらに、前記プルアップトランジスタ及び
プルダウントランジスタを共にＮＭＯＳトランジスタで
形成する入／出力パッドのＥＳＤ構造においても、上述
した本発明の概念を適用することができる。言い換えれ
ば、プルアップトランジスタ及びプルダウントランジス
タのいずれもをＮＭＯＳトランジスタで形成する場合、
前記プルアップトランジスタ用のＮＭＯＳトランジスタ
もプルダウン用のＮＭＯＳトランジスタのようにＰ型の
ポケットウェル内に形成することにより、第１実施例と
同様の効果が得られる。
【００１７】
【発明の効果】上述したように、本発明はＥＳＤ用のＮ
ＭＯＳトランジスタをＰ型の半導体基板と隔離されたＰ
型のポケットウェルに形成することにより、半導体装置
がアンダシュートにより誤動作する現象を防止すること
ができる。本発明は前記実施例に限るものでなく、本発
明の技術的思想内で多くの変形が当分野における通常の
知識を持つ者により実施可能なのは明らかである。
【図面の簡単な説明】
【図１】アドレスパッドを備える従来のＥＳＤ構造の配
置図である。
【図２】図１の２−２’による断面図である。
【図３】アドレスパッドを備える本発明によるＥＳＤ構
造の配置図である。
【図４】図３の４−４’による断面図である。
【図５】入／出力パッドを備える従来のＥＳＤ構造を示
した配置図である。
【図６】入／出力パッドを備える本発明によるＥＳＤ構
造を示した配置図である。
【符号の説明】
１１０ Ｐ型の半導体基板 １１２ Ｎ型のウェル １１３ Ｐ型のポケットウェル １１４ Ｎ型のアクティブガードライン １１６ Ｐ型のアクティブガードライン １１８ Ｎ型のソース領域 １２０ ゲート電極 １２２ Ｎ型のドレイン領域 １２４ 配線 １２６ アドレスパッド

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ型の不純物でドーピングされた半導体
    基板と、 前記半導体基板の所定領域に形成されたＮ型のウェル
    と、 前記Ｎ型のウェルの所定領域に形成されたＰ型のポケッ
    トウェルと、 前記Ｎ型のウェルの表面に形成され前記Ｎ型のウェルよ
    り高い濃度でドーピングされたＮ型のアクティブガード
    ラインと、 前記Ｐ型のポケットウェルの表面に形成され前記Ｐ型の
    ポケットウェルより高い濃度でドーピングされたＰ型の
    アクティブガードラインと、 前記Ｐ型のポケットウェルの表面に互いに所定の間隔を
    隔てて形成されてチャンネル領域を限定するＮ型のソー
    ス／ドレイン領域及び前記チャンネル領域の上部にゲー
    ト絶縁膜により離隔されたゲート電極で構成されるＮＭ
    ＯＳトランジスタとを備えることを特徴とする半導体装
    置の静電荷放電構造体。
  2. 【請求項２】 前記Ｎ型のウェルは前記Ｎ型のアクティ
    ブガードラインを通して電源端子に連結され、前記Ｐ型
    のポケットウェルは前記Ｐ型のアクティブガードライン
    を通して接地端子に連結されることを特徴とする請求項
    １に記載の半導体装置の静電荷放電構造体。
  3. 【請求項３】 前記ＮＭＯＳトランジスタのドレイン領
    域に接続されたアドレスパッドをさらに備えることを特
    徴とする請求項２に記載の半導体装置の静電荷放電構造
    体。
  4. 【請求項４】 前記ＮＭＯＳトランジスタのドレイン領
    域に接続された入／出力パッドをさらに備えることを特
    徴とする請求項２に記載の半導体装置の静電荷放電構造
    体。
JP8335781A 1995-12-30 1996-12-16 半導体装置の静電荷放電構造体 Pending JPH09191080A (ja)

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EP (1) EP0782192B1 (ja)
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