CN106158832A - 半导体结构 - Google Patents

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Abstract

本发明公开一种半导体结构，包括阱区、第一轻掺杂区、第二轻掺杂区、第一重掺杂区、第二重掺杂区及栅极。第一轻掺杂区设置于阱区中。第二轻掺杂区设置于阱区中并与第一轻掺杂区分离。第一重掺杂区设置于第一轻掺杂区中。第二重掺杂区部分设置于第二轻掺杂区中。第二重掺杂区具有接触阱区的表面。栅极设置于阱区上并介于第一重掺杂区及第二重掺杂区之间。阱区具有第一掺杂类型。第一轻掺杂区、第二轻掺杂区、第一重掺杂区及第二重掺杂区具有第二掺杂类型。

Description

半导体结构
技术领域
本发明涉及一种半导体结构，特别是涉及一种包括静电放电(ESD)保护装置的半导体结构。
背景技术
静电放电可能导致敏感的电子装置遭到损坏。因此，半导体结构中往往提供有静电放电保护装置。静电放电保护装置需达到几种要求，例如人体放电模式(HBM)标准及机器放电模式(MM)标准。在人体放电模式标准中，要求的标准是2kV。在机器放电模式中，要求的标准是200V。
中压NMOS结构可应用于静电放电保护装置。然而，为了达到人体放电模式标准及机器放电模式标准的要求，需要使用p型的静电放电掩模。若是省略p型的静电放电掩模，静电放电保护装置可具有节省成本等优点。
发明内容
本发明涉及一种半导体结构，其包括省略p型的静电放电掩模的静电放电保护装置。
根据一些实施例，半导体结构包括阱区、第一轻掺杂区(lightly dopedregion)、第二轻掺杂区、第一重掺杂区、第二重掺杂区及栅极。阱区具有第一掺杂类型。第一轻掺杂区设置于阱区中。第一轻掺杂区具有第二掺杂类型。第二轻掺杂区设置于阱区中并与第一轻掺杂区分离。第二轻掺杂区具有第二掺杂类型。第一重掺杂区设置于第一轻掺杂区中。第一重掺杂区具有第二掺杂类型。第二重掺杂区部分设置于第二轻掺杂区中。第二重掺杂区具有第二掺杂类型。第二重掺杂区具有接触阱区的表面。栅极设置于阱区上并介于第一重掺杂区及第二重掺杂区之间。
为了让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1A～图1B为一实施例的半导体结构的示意图；
图2～图3为一实施例的范例的特征的示意图；
图4为一实施例的半导体结构可应用于其中的电路的示意图；
图5A～图5B为一实施例的半导体结构的示意图；
图6为一实施例的半导体结构可应用于其中的电路的示意图；
图7为一实施例的半导体结构的示意图。
附图标记
100：半导体结构
102：阱区
104：第一轻掺杂区
105-1、105-2、105-3、105-4：静电放电保护装置
106：第二轻掺杂区
108：第一重掺杂区
110：第二重掺杂区
112：表面
114：栅极
116：深阱区
118：第三重掺杂区
120：接点
122：接点
124：接点
200：半导体结构
205-1、205-2、205-3、205-4：静电放电保护装置
206：第二轻掺杂区
212：表面
300：半导体结构
306：第二轻掺杂区
310：第二重掺杂区
312：表面
D：宽度
d1：深度
d2：深度
具体实施方式
请参照图1A～图1B，其绘示根据一实施例的半导体结构100。图1A绘示半导体结构100的俯视图。图1B绘示半导体结构100的剖视图，此一剖面基本上反映沿着图1A中1-1’线的剖面。
半导体结构100包括阱区102、第一轻掺杂区104、第二轻掺杂区106、第一重掺杂区108、第二重掺杂区110及栅极114。阱区102具有第一掺杂类型。第一轻掺杂区104设置于阱区102中。第一轻掺杂区104具有第二掺杂类型。第二轻掺杂区106设置于阱区102中并与第一轻掺杂区104分离。第二轻掺杂区106具有第二掺杂类型。第一重掺杂区108设置于第一轻掺杂区104中。第一重掺杂区108具有第二掺杂类型。第二重掺杂区110部分设置于第二轻掺杂区106中。第二重掺杂区110具有第二掺杂类型。第二重掺杂区110具有接触阱区102的表面112。栅极114设置于阱区102上并介于第一重掺杂区108及第二重掺杂区110之间。
在此一实施例中，第二重掺杂区110接触阱区102的表面112的位置接近于栅极114。根据一实施例，接触阱区102的表面112优选地具有等于或大于0.5微米的宽度D，例如等于或大于0.75微米，或等于或大于1微米。宽度D的上限值受限于第二重掺杂区110的标准(rule)，例如2.5微米。由于具有接触阱区102的表面112，不需使用额外的p型静电放电掩模。
在一实施例中，第一掺杂类型为p型，第二掺杂类型为n型。在一实施例中，第一重掺杂区108及第二重掺杂区110包括不同深度及浓度的掺杂物。举例来说，第一重掺杂区108及第二重掺杂区110可包括深度为4000纳米、浓度为3×1013/cm3的磷(P)及深度为6000纳米、浓度为6×1015/cm3的砷(As)。此外，第一轻掺杂区104及第二轻掺杂区106可包括深度为9000纳米、浓度为2.9×1013/cm3的磷。
半导体结构100还可包括深阱区116。深阱区116具有第二掺杂类型。阱区102是设置于深阱区116中。半导体结构100还可包括第三重掺杂区118，设置于阱区102中。第三重掺杂区118具有第一掺杂类型。举例来说，第三重掺杂区118可包括深度为800纳米、浓度为3.15×1015/cm3的硼(B)及深度为2000纳米、浓度为7×1013/cm3的硼。半导体结构100还可包括接点(contact)120、122及124，分别连接第一重掺杂区108、第二重掺杂区110及第三重掺杂区118。
半导体结构100可包括多个静电放电保护装置105-1～105-4。每个静电放电保护装置105-1/105-2/105-3/105-4包括阱区102、第一轻掺杂区104、第二轻掺杂区106、第一重掺杂区108、第二重掺杂区110及栅极114。在一实施例中，二个相邻的静电放电保护装置可共用第二轻掺杂区106及第二重掺杂区110，例如静电放电保护装置105-1及105-2。在另一实施例中，二个相邻的静电放电保护装置可共用第一轻掺杂区104及第一重掺杂区108，例如静电放电保护装置105-2及105-3。静电放电保护装置105-1～105-4可符合人体放电模式标准及机器放电模式标准的要求。亦即，静电放电保护装置105-1/105-2/105-3/105-4的人体放电模式测试结果等于或大于2kV、机器放电模式测试结果等于或大于200V。
请参照图2，其为根据此一实施例的范例以及对照例的测试结果。对照例1使用不具有p型静电放电掩模的典型中压NMOS。对照例2使用具有p型静电放电掩模的中压NMOS。范例1～3使用根据实施例的静电放电保护装置，其中D值分别为0.5微米、0.75微米及1微米。表1列出崩溃电压(Breakdown Voltage,BV)、Vt1s、It2s、人体放电模式标准(HBM)测试结果及机器放电模式(MM)测试结果。根据实施例的范例的Vt1值(12.5V)低于接点崩溃电压(junction breakdown voltage)(典型的约为15V)，从而可达成快速的打开速度。此外，根据实施例的范例的维持电压(holding voltage)高于电路的处理电压。因此，根据实施例的范例可作为静电放电保护装置。再者，可以注意到，即使并未使用p型的静电放电掩模，根据实施例的范例仍有着良好的静电放电保护效果(人体放电模式标准测试结果≧2kV、机器放电模式测试结果≧200V)。
表1
请参照图3，其为根据实施例的范例以及对照例的晶格温度模拟结果。可以注意到，在相同的漏极电流下，根据实施例的范例的晶格温度较低。如此一来，热点(hot spot)有缩小的倾向，甚至完全消失。图4绘示半导体结构100可应用于其中的电路。
现在请参照图5A～图5B，其绘示根据一实施例的半导体结构200。图5A绘示半导体结构200的俯视图。图5B绘示半导体结构200的剖视图，此一剖面基本上反映沿着图5A中2-2’线的剖面。
在此一实施例中，调整第二轻掺杂区206的型态，使得接触阱区102的表面212的位置在第二重掺杂区110的中央部分。半导体结构200的其他特征与半导体结构100的特征相同。根据一实施例，接触阱区102的表面212优选具有等于或大于1微米的宽度D。
虽然未示于附图及本说明书中，根据此一实施例的静电放电保护装置205-1～205-4可符合人体放电模式标准及机器放电模式标准的要求。此外，在根据此一实施例的范例中，热点有缩小的倾向。图6绘示半导体结构200可应用于其中的电路。
请参照图7，其绘示根据一实施例的半导体结构300。更具体地说，图7绘示半导体结构300的剖视图。在此一实施例中，调整第二轻掺杂区306及第二重掺杂区310的型态，使得第二重掺杂区310的深度d1与第二轻掺杂区306的深度d2相同或更深，从而让第二轻掺杂区306的表面312直接接触阱区102。半导体结构300的其他特征与半导体结构100的特征相同。
根据实施例的半导体结构可以使用典型的MOS制作工艺轻易地制造出来，不需额外的p型静电放电掩模。因此，能够以更低的成本来达成静电放电保护功能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明精神和范围之内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求书所界定的为准。

Claims (14)

1.一种半导体结构，包括：
阱区，具有第一掺杂类型；
第一轻掺杂区，设置于所述阱区中，所述第一轻掺杂区具有第二掺杂类型；
第二轻掺杂区，设置于所述阱区中并与所述第一轻掺杂区分离，所述第二轻掺杂区具有所述第二掺杂类型；
第一重掺杂区，设置于所述第一轻掺杂区中，所述第一重掺杂区具有所述第二掺杂类型；
第二重掺杂区，部分设置于所述第二轻掺杂区中，所述第二重掺杂区具有所述第二掺杂类型，所述第二重掺杂区具有接触所述阱区的表面；以及
栅极，设置于所述阱区上并介于所述第一重掺杂区及所述第二重掺杂区之间。
2.根据权利要求1所述的半导体结构，其中所述第一掺杂类型为p型，所述第二掺杂类型为n型。
3.根据权利要求1所述的半导体结构，其中接触所述阱区的所述表面的位置接近于所述栅极。
4.根据权利要求1所述的半导体结构，其中接触所述阱区的所述表面的位置在所述第二重掺杂区的中央部分。
5.根据权利要求1所述的半导体结构，其中所述第二重掺杂区的深度与所述第二轻掺杂区的深度相同或更深。
6.根据权利要求1所述的半导体结构，其中接触所述阱区的所述表面具有等于或大于0.5微米的宽度。
7.根据权利要求1所述的半导体结构，其中接触所述阱区的所述表面具有等于或大于1微米的宽度。
8.根据权利要求1所述的半导体结构，还包括：
深阱区，具有所述第二掺杂类型，其中所述阱区是设置于所述深阱区中。
9.根据权利要求1所述的半导体结构，还包括：
第三重掺杂区，设置于所述阱区中，所述第三重掺杂区具有所述第一掺杂类型。
10.根据权利要求1所述的半导体结构，包括静电放电保护装置，所述静电放电保护装置包括所述阱区、所述第一轻掺杂区、所述第二轻掺杂区、所述第一重掺杂区、所述第二重掺杂区及所述栅极。
11.根据权利要求10所述的半导体结构，还包括另一静电放电保护装置，所述另一静电放电保护装置及所述静电放电保护装置共用所述第二轻掺杂区及所述第二重掺杂区。
12.根据权利要求10所述的半导体结构，还包括另一静电放电保护装置，所述另一静电放电保护装置及所述静电放电保护装置共用所述第一轻掺杂区及所述第一重掺杂区。
13.根据权利要求10所述的半导体结构，其中所述静电放电保护装置的人体放电模式测试结果等于或大于2kV、机器放电模式测试结果等于或大于200V。
14.根据权利要求1所述的半导体结构，其中所述第一重掺杂区及所述第二重掺杂区包括不同深度及浓度的掺杂物。
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