CN109983576B - 静电放电保护装置 - Google Patents

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Abstract

在所描述的实例中，一种半导体装置(400)包含二极管(210)及电阻器(220)。所述半导体装置(400)包含具有表面(422)的衬底(408)。第一掺杂半导电区域(410)在所述衬底(408)中安置于所述表面(422)下方。第二掺杂半导电区域(420)安置于所述衬底(408)中，且在所述表面(422)与所述第一掺杂半导电区域(410)之间延伸。所述第二掺杂半导电区域(420)至少部分地接触所述第一掺杂半导电区域(410)。所述第一掺杂半导电区域(410)与所述第二掺杂半导电区域(420)一起界定隔离槽(424)。第三掺杂半导电区域(430)安置于所述隔离槽(424)中且接触所述表面(422)。所述第二掺杂半导电区域(420)与所述第三掺杂半导电区域(430)形成所述二极管(210)。所述隔离槽(424)中的至少一个开口(434)在所述衬底(408)与所述第三掺杂半导电区域(430)之间形成用于电流流动的电阻性路径。

Description

静电放电保护装置
背景技术
通常，为实现可靠的电路设计，实施各种瞬变保护电路以保护电子装置免受高压浪涌的影响。举例来说，某些保护电路保护电子装置免受静电放电(ESD)的影响。ESD可对电子装置造成严重损害且大部分可靠设计都包含某种形式的ESD保护。通常，ESD保护电路与各种电子装置电路并联地实施，且为瞬变电流提供到接地或其它节点的最小电阻路径，从而因此旁路并保护电子装置。ESD保护电路的大小随其中实施ESD保护电路的组件的电压电平而增大，且可在电子装置中使用较大半导体区域。
发明内容
本文中公开包含二极管及电阻器的半导体装置。半导体装置的实例包含具有表面的衬底。第一掺杂半导电区域在衬底中安置于表面下方。第二掺杂半导电区域安置于衬底中，且在表面与第一掺杂半导电区域之间延伸。第二掺杂半导电区域至少部分地接触第一掺杂半导电区域。第一掺杂半导电区域与第二掺杂半导电区域一起界定隔离槽。第三掺杂半导电区域安置于隔离槽中且接触表面。第二掺杂半导电区域与第三掺杂半导电区域形成二极管。隔离槽中的至少一个开口在衬底与第三掺杂半导电区域之间形成用于电流流动的电阻性路径。
附图说明
图1为常规ESD保护电路的示意图。
图2为克服图1电路的限制的ESD保护电路的示意图。
图3A为半导体装置的横截面图，所述半导体装置包含位于衬底中的图2的二极管及电阻。
图3B为图3A的半导体装置的顶部平面图。
图4A为实施图2电路的半导体装置的实例的横截面图。
图4B为图4A的半导体装置的顶部平面图。
图5为提供ESD组件隔离的ESD电路的示意图。
图6为实施图5的ESD电路的半导体装置的实例的横截面图。
图7为ESD电路的示意图。
具体实施方式
以下描述提供用于实施被实施为静电放电(ESD)保护装置及/或电路的半导体装置的不同特征的许多不同实施例或实例。这些描述仅仅是出于说明的目的且并不限制本发明的范围。
本文中公开ESD保护电路、装置及方法。本文中所描述的一些实例用于双向ESD保护，这在过去是难以实施的。本文中所公开的ESD保护电路中的一些可使用各种现有技术制造到半导体装置中，而无需任何专用掩模/工艺步骤。可通过调整布局参数来根据特定双向引脚特殊应用调谐ESD保护电路的特性，如本文中所描述。
图1为可实施于另一电路(未示出)中的常规ESD保护电路100的示意图。举例来说，电路100可耦合到具有多个接点的集成电路的每一引脚或接点。电路100耦合到生成电压V11的电压源或电力供应器104，且耦合到第二电压电势(在图1的实例中为接地)。第一二极管110耦合在电力供应器104与节点N11之间。第二二极管112耦合在节点N11与接地之间。节点N11耦合到引脚或其它导体120，所述引脚或导体耦合到上文所描述的其它电路或为其部分。在一些实例中，导体120为其它电路中的导体或输入/输出(I/O)节点。ESD箝位电路128耦合在电力供应器104与接地之间。在导体120处发生ESD事件的状况下，二极管110或112中的任一个将所得瞬变电流传导到接地或电力供应器104。在其它情况下，瞬变电流可传导通过ESD箝位电路128。电路100将瞬变电流传导到电力供应器104或接地，此情况保护耦合到接点120的组件不因瞬变电流而受损或暂时发生故障。
电路100具有许多限制。如图1中所提到，电路100需要两个二极管110、112及ESD箝位电路128。这些组件需要较大电路上的空间，这就违背了降低许多电路的大小的目的。当电路100与输入/输出(I/O)引脚或接点一起实施时，每一引脚都具有耦合到接地总线的专用ESD保护电路100，或耦合到电力供应总线及接地总线的ESD二极管，这可能相对复杂。另外，具有不同电压的引脚需要具有选定用于特殊电压要求的组件的不同ESD保护电路100。其它常规ESD保护电路类似于电路100，但包含串联耦合在电力供应器104与接地之间的晶体管。可能需要将节点N11耦合到晶体管的结的电阻器以在ESD事件期间对其进行保护。为补偿跨越额外电阻器的损耗，这些晶体管较大且在集成电路或其它装置上使用过多空间。
双向ESD保护应用特别具有挑战性，这是因为在正常操作期间，接点120上的电压可摆动为正及负两者。这些类型的引脚需要特殊ESD保护电路及完全电隔离，这是复杂的且通常产生额外工艺掩模且因此导致成本较高。
图2为克服图1电路100中的限制的ESD保护电路200的示意图。电路200可实施于另一电路(未示出)中。电路200可在节点N21处耦合到电压源或电力供应器204，其中电力供应器204生成电压V21。电路200还可在节点N22处耦合到第二电压电势，其在图2的实例中为接地。节点N21有时被称为第一节点且节点N22有时被称为第二节点。二极管210耦合在电力供应器204(节点N21)与节点N23之间。电阻器220耦合在节点N23与接地(节点N22)之间。电阻器220示出为可变电阻器，其中电阻器220的值取决于施加到二极管210的电压，如下文所描述。举例来说，电阻器220的电阻可取决于节点N21处的电压电势而变化。节点N23耦合到端子或其它导体230，所述端子或导体耦合到由电路200保护的另一电路(未示出)。在一些实例中，导体230为其它电路中的导体或输入/输出(I/O)端子或垫片。二极管210及电阻器220两者可在衬底中一体成型为单个半导体装置或单元，如下文所描述。电路200进一步包含耦合在节点N21与N22之间的ESD箝位电路240。如图2中所提到，电路200仅需要一个二极管而非两个二极管。
当导体230处发生ESD事件时，二极管210或电阻器220取决于ESD事件的极性，将所得瞬变电流传导到接地或电力供应器204。更具体地说，由导体230与电力供应器204之间的正ESD事件引起的电流通过二极管210流到电力供应器204。由接点230与接地之间的正或负ESD事件引起的电流通过电阻器220流到接地。ESD箝位电路128可仍包含在电路200中，以用于接点230上相对于电压V21具有负电压情况下的ESD冲击保护。
图3A为半导体装置300的横截面图，所述半导体装置包含制造到或位于衬底302内的图2的二极管210及电阻器220。图3B为图3A的半导体装置300的顶部平面图。半导体装置300在本文中描述为具有某些p型及n型层或区域，所述层或区域在一些实例中可交换。如图3A中所示出，电阻器220如本文中所描述般与二极管210成一体式，且所述两组件未必为分离组件。
图3A及3B的实例中的衬底302为有时被称作p型材料或区域的p型材料，这意味着p型材料已扩散到衬底302中。半导体装置300包含制造到衬底302中的n型埋层(NBL)304。层304有时被称为安置于衬底302中的掺杂半导电区域。NBL 304定位成大体上平行于衬底302的衬底表面322。NBL 304具有将半导体装置300的内部312与衬底302耦合的开口310。如下文更详细地描述，开口310在ESD事件期间提供电流路径。N阱320在NBL 304与衬底302的表面322之间延伸。N阱320及NBL 304界定隔离槽324，其中内部312处于隔离槽324内。N阱320在本文中有时被称作衬底302中的掺杂半导电区域，且大体上垂直于表面322延伸。N阱320充当二极管210(图2)的阴极。P阱330形成于内部312内，以便由N阱320部分环绕且在隔离槽324内。P阱330充当二极管210的阳极，且在本文中有时被称作衬底302中的掺杂半导电区域。
半导体装置300进一步包含形成于其中的P+层340，所述层在本文中有时被称作衬底302中的掺杂半导电区域。P+层340耦合到节点或端子且在ESD事件期间充当电流路径，所述节点或端子例如图2中示出的接地节点(节点N22)。更具体地说，二极管210的阳极借助于由NBL 304中的开口310产生的电阻器220耦合到P+层340。在ESD事件期间，电阻器220的值随二极管210的阳极处的电压电势而变。电阻器220被描述为在开口310中。在实践中，开口310形成提到为电阻器220的电阻性路径。
电阻器220的值取决于二极管210的阴极的电压电势。电阻随阴极的电压电势而增大。最终，达到由半导体装置300及开口310的布局确定的某一电势，且导致电阻变得极高或无穷大。高电阻会隔离内部312与衬底302。因此，在正常操作期间，阴极上的电压电势较高，从而带来极高或无穷大的电阻。高电阻防止电路200(图2)干扰借助于接点230发射到其它电路(未示出)的信号。高电阻也使得接点230上的电压能够相对于衬底302摆动为正或负，这是因为内部312与衬底302完全隔离。在接点230与接地之间发生ESD事件期间，因为节点N21未被偏压，所以电阻器220的电阻较小，从而产生从耦合到接点230的二极管210的阳极到接地的低电阻路径。参考图3A，电阻路径在P阱330与P+层340之间，所述路径通过构成电阻器220的开口310。此低电阻路径防止ESD事件期间生成的瞬变造成电路问题或损害组件。
在接点230与电力供应器204之间发生正ESD事件期间，二极管210被正向偏压，因此由ESD事件期间的瞬变生成的电流被传导到电力供应器204。参考图3A，瞬变电流从P阱330流动到耦合到电力供应器204的N阱320。在负ESD事件期间，阴极电压浮动，因此电阻器220的电阻较小，从而产生到接地的低电阻路径。由ESD事件期间的瞬变生成的电流穿过具有低电阻的电阻器220到接地，因此其并不干扰耦合到接点230的电路。
阴极上导致电阻器220的电阻显著增大的电压被称为穿通电压，且其至少部分地取决于NBL 304中的开口310的大小。较小开口310带来较小穿通电压。在半导体装置300的制造期间，取决于半导体装置300的应用，将开口310的大小设定成特殊穿通电压。
图4A为实施图2的电路200的半导体装置400的实例的横截面图，所述电路包含二极管210及电阻器220。图4B为图4A的半导体装置400的顶部平面图。半导体装置400包含制造到衬底408中的二极管210及电阻器220。除开口在N阱中而非NBL中之外，半导体装置400类似于图3的半导体装置300。图4A及4B的实例中的衬底408为p型材料，且包含制造到或位于衬底408内且定位成大体上平行于衬底408的表面422的NBL 410。NBL 410有时被称为衬底408中的掺杂半导电区域。N阱420在NBL 410与衬底408的表面422之间延伸，且大体上垂直于表面422。N阱420至少部分地接触NBL 410。NBL 410及N阱420形成具有内部426的隔离槽424。N阱420充当二极管210的阴极。P阱430位于隔离槽424的内部426内，以便由N阱420至少部分地环绕。P阱430充当二极管210的阳极。N阱420及P阱430有时被称为掺杂半导电区域。
N阱420具有充当图2中所描述的电阻器220的形成于其中的开口434。如上文所描述，电阻器220的电阻随阴极电压(其为施加到N阱420的电压)而变。与开口434相关联的穿通电压与开口434的大小成比例，如上文所描述。衬底408包含形成于其中的P+层440，所述层有时被称为第四层或第四掺杂半导体区域。P+层440耦合到端子或节点且在ESD事件期间充当电流路径，所述端子或节点例如图2中示出的接地节点(节点N22)。更具体地说，二极管210的阳极借助于由N阱420中的开口434产生的电阻器220耦合到P+层440。在ESD事件期间及正常操作期间，电阻值随二极管210的阳极处的电压电势而变。
相对于如参考图3所描述的制造于NBL 410中的开口，制造于N阱420中的开口434在阳极与耦合到P+层440的接地之间产生较短电流路径。半导体装置400在ESD保护方面比图3的半导体装置300更有效，但其制造可能较困难。
图5为提供ESD组件隔离的ESD电路500的示意图。电路500包含其阴极耦合到节点N51的第一二极管504及第二二极管506。在图5的实例中，节点N51耦合到可为电压源的电力供应器510。二极管504及506的阳极借助于电阻器520耦合在一起，所述电阻器大体上类似于图2的电阻器220。第一二极管504的阳极耦合到端子或接点522，所述端子或接点可耦合到被保护以免受ESD事件影响的另一电路(未示出)。第二二极管506的阳极耦合到参考节点524，所述参考节点耦合到不同于电力供应器510的电压的电势。如图5中所示出，电路500提供完全隔离。
图6为实施图5的电路500的半导体装置600的实例的横截面图。半导体装置600包含位于隔离槽610的内部608中的第一P+层602及第二P+层604。接点522耦合到第一P+层602，且参考节点REF耦合到第二P+层604。N阱616位于隔离槽610的内部中且形成二极管504及506(图5)的阴极。第一二极管504的阳极耦合到第一P+层602，且第二二极管506的阳极耦合到第二P+层604。N阱618及NBL 620形成隔离槽610。层602、层604、N阱616、N阱618及NBL620有时被称为掺杂半导体区域。
电阻器520形成于N阱616与NBL 620之间。P+层602与P+层604之间的电路径被称为具有可变电阻器的电阻性路径。电阻器520的电阻随二极管504及506的阴极上的电压电势而变。半导体装置600的一个益处在于电阻器520在隔离槽610内被完全电隔离。
图7为另一ESD电路700的示意图。电路700包含二极管702，其具有在节点N71处耦合在一起的阳极及阴极。节点N71耦合到接点706，所述接点耦合到电力供应器710。可变电阻器720耦合在节点N71与接地之间。电路700用以保护电力供应器710免受ESD事件的影响。参考图3B，可通过将二极管230的阳极及阴极耦合在一起而将电路700实施于半导体装置300中。因此，电力供应器710可耦合到二极管230的任一节点。
在权利要求书的范围内，对所描述实施例的修改是可能的，且其它实施例是可能的。

Claims (17)

1.一种半导体装置，其包括：
衬底，其具有衬底表面；
第一掺杂区域，其在所述衬底中安置于所述衬底表面下方；
第二掺杂区域，其安置于所述衬底中且在所述衬底表面与所述第一掺杂区域之间延伸，且至少部分地接触所述第一掺杂区域，所述第一掺杂区域与所述第二掺杂区域一起在所述衬底中界定隔离槽，其中所述第一掺杂区域及所述第二掺杂区域为n型区域；
第三掺杂区域，其安置于所述隔离槽中且接触所述衬底表面，所述第二掺杂区域与所述第三掺杂区域形成二极管；及
至少一个开口，其设置在界定所述隔离槽的掺杂区域中，所述开口在所述衬底与所述第三掺杂区域之间形成用于电流流动的电阻性路径。
2.根据权利要求1所述的半导体装置，其进一步包括安置于所述衬底中且在所述隔离槽外部的第四掺杂区域，其中电流路径借助于所述电阻性路径存在于所述第三掺杂区域与所述第四掺杂区域之间。
3.根据权利要求1所述的半导体装置，其中所述第三掺杂区域为p型区域。
4.根据权利要求1所述的半导体装置，其中所述二极管的阳极通过所述衬底的p型部分耦合到所述二极管的阴极。
5.根据权利要求1所述的半导体装置，其中所述开口处于所述第一掺杂区域中。
6.根据权利要求1所述的半导体装置，其中所述开口处于所述第二掺杂区域中。
7.根据权利要求1所述的半导体装置，其中所述第一掺杂区域具有平行于所述衬底表面的表面。
8.根据权利要求1所述的半导体装置，其中所述第二掺杂区域垂直于所述衬底表面。
9.一种半导体装置，其包括：
衬底，其具有表面；
隔离槽，其从所述表面延伸到所述衬底中，所述隔离槽完全围封其内部；
第一掺杂区域，其具有第一导电类型，位于所述内部中；
第二掺杂区域，其具有第二导电类型，位于所述内部中；
第三掺杂区域，其具有所述第二导电类型，位于所述内部中；
电阻路径，其在所述第二掺杂区域与所述第三掺杂区域之间延伸，且位于所述第一掺杂区域与所述隔离槽之间，所述电阻路径的电阻的值随施加到所述第一掺杂区域的电压电势而变。
10.根据权利要求9所述的半导体装置，其中所述第二掺杂区域用于耦合到电路的端子并为所述电路提供ESD保护。
11.根据权利要求9所述的半导体装置，其中所述第三掺杂区域用于耦合到参考电压。
12.根据权利要求9所述的半导体装置，其中所述第一掺杂区域用于耦合到电压源。
13.根据权利要求9所述的半导体装置，其中第一掺杂区域为n型区域，所述第二掺杂区域为p型区域，所述第三掺杂区域为p型区域，且所述内部为p型区域。
14.根据权利要求9所述的半导体装置，其中所述隔离槽包含具有所述第一导电类型的阱区域，所述阱区域从所述表面延伸到具有所述第一导电类型的埋层。
15.根据权利要求14所述的半导体装置，其中所述第一掺杂区域位于所述阱区域所形成的圆的圆心处。
16.一种半导体装置，其包括：
p型衬底，其具有表面；
n型隔离槽，其从所述表面延伸到所述衬底中并围封p型内部；
n型阴极区域，其在所述表面处的所述内部中；
第一p型阳极区域，其位于所述表面处的所述内部中；
第二p型阳极区域，其位于所述表面处的所述内部中；
电阻路径，其在所述第一p型阳极区域与所述第二p型阳极区域之间延伸，所述电阻路径的电阻的值随施加到所述阴极区域的电压电势而变。
17.根据权利要求16所述的半导体装置，其中所述隔离槽完全围封所述内部。
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