JP7099679B2 - 静電気放電保護デバイス - Google Patents

Description

一般に、信頼性の高い回路設計に対し、高電圧サージから電子デバイスを保護するために様々な過渡的な保護回路が実装される。例えば、或る保護回路は、静電気放電（ＥＳＤ）から電子デバイスを保護する。ＥＳＤは、電子デバイスに重大な損傷を引き起こす可能性があり、最も信頼性の高い設計は、何らかの形態のＥＳＤ保護を含む。典型的に、ＥＳＤ保護回路は、様々な電子デバイス回路と並列に実装され、接地、又は過渡電流のための他のノードへの少なくとも抵抗性経路を提供し、従って、電子デバイスをバイパス及び保護する。ＥＳＤ保護回路のサイズは、それらが実装される構成要素の電圧レベルと共に増大し、電子デバイスにおいてかなりの半導体領域を消費し得る。

ダイオード及び抵抗器を含む半導体デバイスが本明細書に開示される。半導体デバイスの一例は、表面を有する基板を含む。第１のドープされた半導体領域が、表面の下の基板に配置される。第２ドープされた半導体領域が、基板に配置され、表面と第１ドープされた半導体領域との間に延在する。第２のドープされた半導体領域は、第１のドープされた半導体領域と少なくとも部分的に接している。第１のドープされた半導体領域と第２のドープされた半導体領域とは共に隔離タンクを画定する。第３のドープされた半導体領域が、隔離タンクに配置され、表面に接している。第２のドープされた半導体領域及び第３のドープされた半導体領域は、ダイオードを形成する。隔離タンクにおける少なくとも一つの開口が、基板と第３のドープされた半導体領域との間を流れる電流のための抵抗性経路を形成する。

従来のＥＳＤ保護回路要素の概略図である。

図１の回路要素の制限を克服するＥＳＤ保護回路要素の概略図である。

基板に配置される図２のダイオード及び抵抗を含む半導体デバイスの断面図である。

図３Ａの半導体デバイスの平面図である。

図２の回路要素を実装する半導体デバイスの一例の断面図である。

図４Ａの半導体デバイスの平面図である。

ＥＳＤ構成要素の隔離を提供するＥＳＤ回路の概略図である。

図５のＥＳＤ回路を実装する半導体デバイスの一例を示す断面図である。

ＥＳＤ回路の概略図である。

以下の説明は、静電放電（ＥＳＤ）保護デバイス及び／又は回路として実装される半導体デバイスの異なる特徴を実装するための、多くの異なる実施形態又は例を提供する。これらの説明は単に説明のためのものであり、本発明の範囲を限定するものではない。

ＥＳＤ保護回路要素、デバイス、及び方法が本明細書において開示される。本明細書において説明される幾つかの例は、過去に実装することが面倒であった双方向ＥＳＤ保護のために実装される。本明細書に開示されるＥＳＤ保護回路要素のいくつかは、専用のマスク／工程ステップなしに、様々な既存の技術を用いて半導体デバイス内に製造され得る。ＥＳＤ保護回路要素の特性は、本明細書に記載されるようなレイアウトパラメータを調節することによって、特定の双方向ピン特定用途に応じて調整することができる。

図１は、別の回路（図示せず）において実装され得る、従来のＥＳＤ保護回路要素１００の概略図である。例えば、回路要素１００は、複数のコンタクトを有する集積回路要素の各ピン又はコンタクトに結合され得る。回路要素１００は、電圧Ｖ１１を生成する電圧源又は電源１０４に、及び、図１の例では接地される第２の電圧電位に結合される。第１のダイオード１１０が、電源１０４とノードＮ１１との間に結合される。第２のダイオード１１２が、ノードＮ１１と接地との間に結合される。ノードＮ１１は、上述した他の回路要素に又はその一部に結合される、ピン又は他の導体１２０に結合される。幾つかの例では、導体１２０は、他の回路要素における導体又は入出力Ｉ／Ｏノードである。ＥＳＤクランプ１２８が、電源１０４と接地との間に結合される。ＥＳＤ事象が導体１２０で発生する場合、ダイオード１１０又は１１２のいずれかが、結果として生じる過渡電流を接地又は電源１０４に導通させる。他の状況において、過渡電流は、ＥＳＤクランプ１２８を介して導通し得る。回路要素１００は、電源１０４又は接地へ過渡電流を導通させ、これにより、コンタクト１２０に結合された構成要素が、過渡電流の結果として損傷したり一時的に誤動作したりすることを防止する。

回路要素１００は多くの制限を有する。図１に記載されているように、回路要素１００は、２つのダイオード１１０、１１２、及びＥＳＤクランプ１２８を必要とする。これらの構成要素は、より大きな回路要素上のスペースを必要とし、多くの回路要素のサイズを縮小する目的を損なう。回路要素１００は、入出力（Ｉ／Ｏ）ピン又はコンタクト備えて実装され、各ピンは、接地バスに結合された専用のＥＳＤ保護回路要素１００、電源バス又は接地バスに結合されたＥＳＤダイオードを有し、これは比較的複雑になり得る。また、異なる電圧を有するピンは、特定の電圧要件のために選択された構成要素を有する異なるＥＳＤ保護回路要素１００を必要とする。他の従来のＥＳＤ保護回路要素は、回路要素１００と同様であるが、電源１０４と接地との間に直列に結合されたトランジスタを含む。ＥＳＤ事象の間、それらを保護するために、ノードＮ１１をトランジスタの接合部に結合する抵抗器を必要とすることがある。追加の抵抗器の損失を補償するために、これらのトランジスタは、大きく、集積回路又は他のデバイス上の過剰な空間を使用する。

双方向ＥＳＤ保護用途は、通常動作の間、コンタクト１２０上の電圧が正及び負の両方にスイングし得るので、特に困難である。これらのタイプのピンは、特別なＥＳＤ保護回路要素、及び完全な電気的隔離を必要とし、これは複雑であり、通常は追加のプロセスマスクにつながり、従ってより高いコストをもたらす。

図２は、図１の回路要素１００の制限を克服するＥＳＤ保護回路要素２００の概略図である。回路要素２００は、別の回路要素（図示せず）において実装され得る。回路要素２００は、ノードＮ２１において電圧源又は電源２０４に結合され得、電源２０４は電圧Ｖ２１を生成する。また、回路要素２００は、図２の例では接地であるノードＮ２２において第２の電圧電位に結合され得る。ノードＮ２１は第１のノードと称されることがあり、ノードＮ２２は第２のノードと称されることがある。電源２０４（ノードＮ２１）とノードＮ２３との間にダイオード２１０が結合される。ノードＮ２３と接地（ノードＮ２２）との間に抵抗器２２０が結合される。抵抗器２２０は、可変抵抗器として示されており、抵抗器２２０の値は、以下に説明するように、ダイオード２１０に印加される電圧に依存する。例えば、抵抗器２２０の抵抗は、ノードＮ２１の電圧電位に応じて変化し得る。ノードＮ２３は、回路要素２００によって保護されている別の回路要素（図示せず）に結合される端子又は他の導体２３０に結合される。幾つかの例では、導体２３０は、他の回路要素における導体又は入出力Ｉ／Ｏ端子又はパッドである。ダイオード２１０及び抵抗器２２０はいずれも、以下に説明するように、単一の半導体デバイス又はユニットとして基板において一体的に形成され得る。回路要素２００は、ノードＮ２１とＮ２２との間に結合されるＥＳＤクランプ２４０を更に含む。図２に示されるように、回路要素２００は、２つのダイオードの代わりに１つのみのダイオードを必要とする。

ＥＳＤ事象が導体２３０で生じると、ダイオード２１０又は抵抗器２２０のいずれかが、ＥＳＤ事象の極性に応じて、結果として生じる過渡電流を接地又は電源２０４に導通させる。より具体的には、導体２３０と電源２４０との間の正のＥＳＤ事象から生じる電流は、ダイオード２１０を介して電源２４０に流れる。コンタクト２３０と接地との間の正又は負のＥＳＤ事象から生じる電流は、抵抗器２２０を通って接地へ流れる。電圧Ｖ２１に対するコンタクト２３０上の負の電圧でＥＳＤストライク保護のため回路要素２００にＥＳＤクランプ１２８が更に含まれ得る。

図３Ａは、基板３０２内に製造又は配置される図２のダイオード２１０及び抵抗器２２０を含む半導体デバイス３００の断面図である。図３Ｂは、図３Ａの半導体デバイス３００の平面図である。半導体デバイス３００は、特定のｐ型及びｎ型の層又は領域を有するものとして本明細書において説明され、これらは、幾つかの実施例において交換され得る。図３Ａに示すように、抵抗器２２０は、本明細書において説明されるようにダイオード２１０に一体化されており、これら２つは必ずしも別個の構成要素ではない。

図３Ａ及び図３Ｂの例における基板３０２は、ｐ型材料又は領域と称されることがあるｐ型材料であり、ｐ型材料が基板３０２に拡散されていることを意味する。半導体デバイス３００は、基板３０２内につくられるｎ型埋め込み層ＮＢＬを含む。層３０４は、基板３０２に配置されるドープされた半導体領域と称されることもある。ＮＢＬ３０４は、基板３０２の基板表面３２２に実質的に平行に位置する。ＮＢＬ３０４は、半導体デバイス３００の内部３１２を基板３０２と結合する開口３１０を有する。以下でより詳細に説明するように、開口３１０は、ＥＳＤ事象の間、電流経路を提供する。ＮＢＬ３０４と基板３０２の表面３２２との間にＮウェル３２０が延在する。Ｎウェル３２０及びＮＢＬ３０４は隔離タンク３２４を画定し、内部３１２は、隔離タンク３２４内にある。Ｎウェル３２０は、本明細書では、基板３０２におけるドープされた半導体領域と称されることがあり、表面３２２に対して実質的に垂直に延在する。Ｎウェル３２０は、図２のダイオード２１０のカソードとして機能する。Ｐウェル３３０が、隔離タンク３２４内でＮウェル３２０により部分的に囲まれるように、内部３１２内に形成される。Ｐウェル３３０は、ダイオード２１０のアノードとして機能し、本明細書では基板３０２のドープされた半導体領域と称されることがある。

半導体デバイス３００は、本明細書において基板３０２におけるドープされた半導体領域と称されることがある、中に形成されるＰ＋層３４０を更に含む。Ｐ＋層３４０は、図２に示す接地ノード（ノードＮ２２）などのノード又は端子に結合され、ＥＳＤ事象の間、電流のための経路として機能する。より具体的には、ダイオード２１０のアノードは、ＮＢＬ３０４の開口３１０によってつくられた抵抗器２２０を介してＰ＋層３４０に結合される。抵抗器２２０の値は、ＥＳＤ事象の間のダイオード２１０のアノードにおける電圧電位の関数である。抵抗器２２０は、開口３１０にあるものとして記載されている。実際には、開口３１０は、抵抗器２２０として記される抵抗性経路を形成する。

抵抗器２２０の値は、ダイオード２１０のカソードの電圧電位に依存する。抵抗値は、カソードの電圧電位と共に増大する。最終的に、半導体デバイス３００と開口３１０との配置によって決まる或る電位に達し、抵抗を非常に高く又は無限にする。高抵抗は、基板３０２から内部３１２を隔離する。従って、通常の動作の間、カソード上の電圧電位は高く、その結果、非常に高いか又は無限の抵抗をもたらす。高抵抗は、図２の回路要素２００が、コンタクト２３０を用いて他の回路要素（図示せず）に伝送される信号と干渉することを防止する。また、高抵抗は、内部３１２が基板３０２から完全に隔離されているので、コンタクト２３０上の電圧が基板３０２に対して正又は負にスイングすることを可能にする。コンタクト２３０と接地の間のＥＳＤ事象の間、ノードＮ２１がバイアスされていないので、抵抗器２２０の抵抗は小さく、コンタクト２３０に結合されたダイオード２１０のアノードから接地への低抵抗パスをつくる。図３Ａを参照すると、開口３１０を介してＰウェル３３０とＰ＋層３４０との間に抵抗性経路があり、これが、抵抗器２２０を構成する。この低抵抗性経路は、ＥＳＤ事象の間に生成される過渡現象が回路要素に関する問題を引き起こすか又は構成要素を損傷させるのを防止する。

コンタクト２３０と電源２０４との間の正のＥＳＤ事象の間、ダイオード２１０は順方向バイアスされ、そのため、ＥＳＤ事象の間の過渡電流によって生成された電流は、電源２０４に導通される。図３Ａを参照すると、過渡電流は、Ｐウェル３３０からＮウェル３２０に流れ、Ｎウェル３２０は電源２０４に結合される。負のＥＳＤ事象の間、カソード電圧は浮遊し、そのため、抵抗器２２０の抵抗は小さく、接地への低抵抗性経路をつくる。ＥＳＤ事象の間の過渡現象によってつくられる電流は、低抵抗を有する抵抗器２２０を通り、接地に至るので、コンタクト２３０に結合された回路要素と干渉しない。

抵抗器２２０の抵抗のかなりの増大を引き起こすカソード上の電圧は、パンチスルー電圧と称され、ＮＢＬ３０４における開口３１０のサイズに少なくとも部分的に依存する。開口３１０がより小さいと、より小さなパンチスルー電圧となる。半導体デバイス３００の製造の間、開口３１０の大きさは、半導体デバイス３００の用途に応じて特定のパンチスルー電圧に対して設定される。

図４Ａは、ダイオード２１０と抵抗器２２０とを含む図２の回路要素２００を実装する半導体デバイス４００の一例の断面図である。図４Ｂは、図４Ａの半導体デバイス４００の平面図である。半導体デバイス４００は、基板４０８に製造されたダイオード２１０及び抵抗器２２０を含む。半導体デバイス４００は、ＮＢＬではなくＮｗｅｌｌにおける開口を除いて、図３の半導体デバイス３００と同様である。図４Ａ及び図４Ｂの例における基板４０８は、ｐ型材料であり、基板４０８内につくられ又は基板４０８に位置し、基板４０８の表面に実質的に平行に位置するＮＢＬ４１０を含む。ＮＢＬ４１０は、基板４０８におけるドープされた半導体領域と称されることもある。Ｎウェル４２０が、ＮＢＬ４１０と基板４０８の表面４２２との間に延在し、表面４２２に対して実質的に垂直である。Ｎウェル４２０は、ＮＢＬ４１０に少なくとも部分的に接する。ＮＢＬ４１０及びＮウェル４２０は、内部４２６を有する隔離タンク４２４を形成する。Ｎウェル４２０は、ダイオード２１０のカソードとして機能する。Ｐウェル４３０が、Ｎウェル４２０によって少なくとも部分的に囲まれるように、隔離タンク４２４の内部４２６内に位置する。Ｐウェル４３０は、ダイオード２１０のアノードとして機能する。Ｎウェル４２０及びＰウェル４３０は、ドープされた半導体領域と称されることもある。

Ｎウェル４２０は、本明細書において図２における抵抗器２２０として機能する開口４３４を有する。上述したように、抵抗器２２０の抵抗は、Ｎウェル４２０に印加される電圧であるカソード電圧の関数である。開口４３４に関連するパンチスルー電圧は、上述したように開口４３４の大きさに比例する。基板４０８は、その中に形成されるＰ＋層４４０を含み、これは、第４の層又は第４のドープされた半導体領域と称されることがある。Ｐ＋層４４０は、図２に示される接地ノード（ノードＮ２２）などの端子又はノードに結合され、ＥＳＤ事象の間の電流の経路として機能する。より具体的には、ダイオード２１０のアノードは、Ｎウェル４２０における開口４３４によってつくられる抵抗器２２０を用いてＰ＋層４４０に結合される。抵抗の値は、ＥＳＤ事象の間及び通常動作の間のダイオード２１０のアノードにおける電圧電位の関数である。

Ｎウェル４２０においてつくられた開口は、図３を参照して説明したように、ＮＢＬ４１０においてつくられた開口に対して、アノードとＰ＋層４４０に結合される接地との間により短い電流経路をつくる。半導体デバイス４００は、ＥＳＤ保護において図３の半導体デバイス３００よりも効率的であるが、製造が困難となる場合がある。

図５は、ＥＳＤ構成要素の隔離を提供するＥＳＤ回路要素５００の概略図である。回路要素５００は、カソードがノードＮ５１に結合される、第１のダイオード５０４及び第２のダイオード５０６を含む。図５の例では、ノードＮ５１は、電圧源であり得る電源５１０に結合される。ダイオード５０４及び５０６のアノードは、抵抗器５２０によって互いに結合され、抵抗器５２０は、図２の抵抗器２２０と実質的に同様である。第１のダイオード５０４のアノードは、ＥＳＤ事象から保護されている別の回路要素（図示せず）に結合され得る端子又はコンタクト５２２に結合される。第２のダイオード５０６のアノードは、電源５１０の電圧とは異なる電位に結合される基準ノード５２４に結合される。図５に示すように、回路要素５００は完全な隔離を提供する。

図６は、図５の回路要素５００を実装する半導体デバイス６００の一例を示す断面図である。半導体デバイス６００は、隔離タンク６１０の内部６０８に位置する、第１のＰ＋層６０２と第２のＰ＋層６０４とを含む。コンタクト５２２は第１のＰ＋層６０２に結合され、基準ノードＲＥＦは第２のＰ＋層６０４に結合される。Ｎウェル６１６が、隔離タンク６１０の内部に配置され、ダイオード５０４及び５０６のカソードを形成する。第１のダイオード５０４のアノードは第１のＰ＋層６０２に結合され、第２のダイオード５０６のアノードは第２のＰ＋層６０４に結合される。Ｎウェル６１８及びＮＢＬ６２０が、隔離タンク６１０を形成する。層６０４、Ｎウェル６１６、Ｎウェル６１８、及びＮＢＬ６２０は、ドープされた半導体領域と称されることもある。

抵抗器５２０は、Ｎウェル６１６とＮＢＬ６２０１との間に形成される。Ｐ＋層６０２とＰ＋層６０４との間の電気的経路は、可変抵抗器を有する抵抗性経路と称される。抵抗器５２０の抵抗は、ダイオード５０４及び５０６のカソードにおける電圧電位の関数である。半導体デバイス６００の一つの利点は、抵抗器５２０が隔離タンク６１０内で完全に電気的に絶縁されていることである。

図７は、別のＥＳＤ回路７００の概略図である。回路７００は、ノードＮ７１において互いに結合されるアノード及びカソードを有するダイオード７０２を含む。ノードＮ７１は、電源７１０に結合されるコンタクト７０６に結合される。ノードＮ７１と接地との間に可変抵抗器７２０が結合される。回路７００は、ＥＳＤ事象から電源７１０を保護するように実装される。図３Ｂを参照すると、回路７００は、ダイオード２３０のアノードとカソードとを共に結合することによって、半導体デバイス３００において実装され得る。従って、電源７１０は、ダイオード２３０のいずれかのノードに結合され得る。

特許請求の範囲の範囲内で、記載された実施形態において改変が可能であり、他の実施形態も可能である。

Claims (19)

1. 半導体デバイスであって、
   基板表面を有する基板と、
   前記基板表面の下に前記基板に配置される第１のドープされた領域と、
   前記基板に配置され、前記基板表面と前記第１のドープされた領域との間に延在し、前記第１のドープされた領域に少なくとも部分的に接する第２のドープされた領域であって、前記第１のドープされた領域と前記第２のドープされた領域とが、ｎ型領域であって、共に前記基板に隔離タンクを画定する、前記第２のドープされた領域と、
   前記隔離タンクに配置され、前記基板表面に接している第３のドープされた領域であって、前記第２のドープされた領域と前記第３のドープされた領域とがダイオードを形成する、前記第３のドープされた領域と、
   前記隔離タンクにおける少なくとも１つの開口であって、電流が前記基板と前記第３のドープされた領域との間に流れるための抵抗性経路を形成する、前記開口と、
   を含む、半導体デバイス。
2. 請求項１の半導体デバイスであって、
   前記隔離タンクの外に前記基板に配置される第４のドープされた領域を更に含み、
   前記抵抗性経路を用いて前記第３のドープされた領域と前記第４のドープされた領域との間に電流経路が存在する、半導体デバイス。
3. 請求項１の半導体デバイスであって、
   前記第３のドープされた領域がｐ型領域である、半導体デバイス。
4. 請求項１の半導体デバイスであって、
   前記ダイオードのアノードが前記ダイオードのカソードに結合される、半導体デバイス。
5. 請求項１の半導体デバイスであって、
   前記開口が前記第１のドープされた領域内にある、半導体デバイス。
6. 請求項１の半導体デバイスであって、
   前記開口が前記第２のドープされた領域内にある、半導体デバイス。
7. 請求項１の半導体デバイスであって、
   前記第１のドープされた領域が前記基板表面に平行な表面を有する、半導体デバイス。
8. 請求項１の半導体デバイスであって、
   前記第２のドープされた領域が前記基板表面に対して垂直である、半導体デバイス。
9. 静電放電（ＥＳＤ）から回路を保護するためのＥＳＤ保護デバイスであって、
   前記回路に結合される第１の導電型の第１のノードと、
   第１の電圧電位に結合するための第２の導電型の第２のノードと、
   第２の電圧電位に結合するための前記第１の導電型の第３のノードであって、前記第２の電圧電位が前記第１の電圧電位よりも低い、前記第３のノードと、
   前記第１のノードと前記第２のノードとの間に結合されるダイオードと、
   前記第１のノードと第３のノードとの間に結合される抵抗器であって、前記抵抗器の抵抗の値が前記第１のノードにおける電圧電位の関数である、前記抵抗器と、
   を含む、ＥＳＤ保護デバイス。
10. 請求項９に記載のＥＳＤ保護デバイスであって、
    前記ダイオードのアノードが前記第１のノードに結合され、前記ダイオードのカソードが前記第２のノードに結合される、ＥＳＤ保護デバイス。
11. 請求項９に記載のＥＳＤ保護デバイスであって、
    前記第２のノードが電圧源端子に結合される、ＥＳＤ保護デバイス。
12. 請求項９に記載のＥＳＤ保護デバイスであって、
    前記第３のノードが接地端子に結合される、ＥＳＤ保護デバイス。
13. 請求項９に記載のＥＳＤ保護デバイスであって、
    前記抵抗器の抵抗が、前記第１のノードにおける電圧の増大に応答して増大する、ＥＳＤ保護デバイス。
14. 請求項９に記載のＥＳＤ保護デバイスであって、
    前記抵抗器と前記ダイオードとが単一ユニットである、ＥＳＤ保護デバイス。
15. 半導体デバイスであって、
    表面を有する基板と、
    前記表面の下の前記基板に位置する隔離タンクであって、内部を有する、前記隔離タンクと、
    前記内部に位置する第１の導電型を有する第１のドープされた領域と、
    前記内部に位置する第２の導電型を有する第２のドープされた領域と、
    前記内部に位置する前記第２の導電型を有する第３のドープされた領域と、
    前記第２のドープされた領域と前記第３のドープされた領域との間に延在し、前記第１のドープされた領域と前記隔離タンクとの間に位置する抵抗性経路であって、前記抵抗性経路の抵抗の値が前記第１のドープされた領域に印加される電圧電位の関数である、前記抵抗性経路と、
    を含む、半導体デバイス。
16. 請求項１５に記載の半導体デバイスであって、
    前記第２のドープされた領域が、回路の端子に結合し、前記回路にＥＳＤ保護を提供するためのものである、半導体デバイス。
17. 請求項１５に記載の半導体デバイスであって、
    前記第３のドープされた領域が基準電圧に結合するためのものである、半導体デバイス。
18. 請求項１５に記載の半導体デバイスであって、
    前記第１のドープされた領域が電圧源に結合するためのものである、半導体デバイス。
19. 請求項１５に記載の半導体デバイスであって、
    前記第１のドープされた領域がｎ型領域であり、前記第２のドープされた領域がｐ型領域であり、前記第３のドープされた領域がｐ型領域であり、前記内部がｐ型領域である、半導体デバイス。

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