KR101272762B1 - 이에스디 및 이오에스 보호 회로를 포함하는 전자장치 - Google Patents
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Abstract
본 발명의 실시예에 의한 전자 장치는 입력 패드와, 상기 입력 패드로부터 유입된 정전 방전 스트레스 및 전기적 과도 스트레스의 유입을 차단하는 제1 블로킹 저항과, 상기 입력 패드와 전기적으로 연결되어 상기 정전 방전 스트레스 및 전기적 과도 스트레스를 제1 전원 및 제2 전원으로 우회하는 바이패스 회로부로, 상기 바이패스 회로부는 상기 제1 블로킹 저항 및 제1 전원 사이에 연결된 제1 바이패스 회로 및 제1 블로킹 저항과 제2 전원 사이에 연결된 제2 바이패스 회로를 포함하고, 입력 패드로부터 입력된 신호에 따라 미리 정하여진 기능을 수행하는 내부 회로부 및 상기 바이패스 회로와 상기 내부 회로부 사이에 위치하여 ESD 전류 및 EOS 전류가 상기 내부회로부로 유입되는 것을 막는 제2 블로킹 저항을 포함한다.
Description
본 발명은 이에스디 및 이오에스 바이패스 회로를 포함하는 전자장치에 관한 것이다.
ESD는 정전 방전을 의미하는 Electro Static Discharge의 약자로, 전기적 과도 스트레스(EOS, Electric Over Stresss)와 전기적 펄스의 지속 시간(electrical transient pulse width)등에서 차이가 있다. 구체적으로, ESD는 다른 전위를 갖는 두 개의 물체 간에 유한한 양의 전하가 급속하게 이동하는 방전현상으로 수백 피코 초(ps) 내지 수 나노초(ns) 동안 방전이 이루어진다. 반면, EOS는 전원을 사용하는 설비의 누설전류 및 전압으로 인한 비정상적인 과도전류 또는 과도전압과 같은 전기적 충격으로 보통 수 마이크로(μs)에서 수 밀리 초(ms) 동안 방전이 이루어진다.
ESD는 수천 볼트 정도의 높은 전압이 짧은 시간동안 인가되므로 그 전압과 전류를 순간적으로 우회시키는 것이 중요하나, EOS는 ESD에 비하여 낮은 전압이 가해짐에 비하여 상대적으로 긴 시간동안 인가되는 것으로, 전자회로를 구성하는 MOS 트랜지스터 게이트 산화막과 같은 얇은 절연층의 파괴를 야기할 수 있어 내부회로로의 유입을 차단하는 것이 중요하다.
이와 같은 EOS와 ESD로부터 전자장치를 방호하는 기술로는 한국 공개특허 공보 제2011-0097506호 등이 있다.
ESD와 EOS는 동일한 입력 패드로 시간을 같이하거나 달리하여 전자 장치 내부로 유입되므로, 입력 패드와 내부 회로 사이에는 EOS와 ESD로부터 전자장치를 효과적으로 보호할 수 있는 구성이 필요하다.
본 발명은 상술한 EOS와 ESD로부터 전자장치를 효과적으로 방호하기 위한 것으로, 종래기술에 비하여 보다 적은 면적을 가지면서 효과적으로 EOS와 ESD로부터 전자장치를 보호할 수 있는 장치를 제공하는 것이 본 발명의 목적 중 하나이다.
본 발명의 실시예에 의한 전자 장치는 입력 패드와, 상기 입력 패드로부터 유입된 정전 방전 스트레스 및 전기적 과도 스트레스의 유입을 차단하는 제1 블로킹 저항과, 상기 입력 패드와 전기적으로 연결되어 상기 정전 방전 스트레스 및 전기적 과도 스트레스를 제1 전원 및 제2 전원으로 우회하는 바이패스 회로부로, 상기 바이패스 회로부는 상기 제1 블로킹 저항 및 제1 전원 사이에 연결된 제1 바이패스 회로 및 제1 블로킹 저항과 제2 전원 사이에 연결된 제2 바이패스 회로를 포함하고, 입력 패드로부터 입력된 신호에 따라 미리 정하여진 기능을 수행하는 내부 회로부 및 상기 바이패스 회로와 상기 내부 회로부 사이에 위치하여 ESD 전류 및 EOS 전류가 상기 내부회로부로 유입되는 것을 막는 제2 블로킹 저항을 포함한다.
일 예로, 상기 제1 바이패스 회로는 상기 제1 블로킹 저항과 전기적으로 연결된 애노드와 상기 제1 전원과 전기적으로 연결된 캐소드를 포함하는 제1 다이오드와 상기 제1 블로킹 저항및 상기 제1 전원과 전기적으로 연결된 적어도 하나의 저항을 포함하며, 상기 제2 바이패스 회로는 상기 제1 블로킹 저항과 전기적으로 연결된 캐소드와 상기 제2 전원과 전기적으로 연결된 애노드를 포함하는 제2 다이오드와 상기 제1 블로킹 저항 및 상기 제2 전원과 전기적으로 연결된 적어도 하나의 저항을 포함한다.
일 예로, 상기 제1 다이오드 및 제2 다이오드 중 적어도 하나 이상은 pn 접합 다이오드, pin 다이오드, 다이오드 결선 BJT(Bipolar Junction Transistor) 및 다이오드 결선 전계효과 트랜지스터(Field Effect Transistor) 중 적어도 어느 하나이다.
일 예로, 상기 노드와 상기 제1 전원 사이에 연결된 적어도 하나의 저항 및 상기 노드와 상기 제2 전원 사이에 연결된 적어도 하나의 저항은 각각 기생저항, 확산저항, 접촉저항, 소정의 시트 저항(sheet resistance)을 가지는 실리콘이 전기적으로 연결된 저항 중 적어도 어느 하나이다.
일 예로, 상기 전자장치는 상기 제2 블로킹 저항을 통하여 유입된 전류를 접지 전위로 우회시키는 GGNMOS(Grounded Gate N-type Metal Oxide Semiconductor)를 더 포함한다.
일 예로, 상기 제2 블로킹 저항의 저항값은 상기 제1 블로킹 저항의 저항값 보다 크다.
본 실시예에 의한 전자장치는 입력 패드(input pad); 상기 입력 패드와 전기적으로 연결된 일 노드와 제1 전원 사이에 전기적으로 연결된 제1 다이오드와, 상기 일 노드와 제2 전원 사이에 전기적으로 연결된 제2 다이오드와, 상기 일 노드와 상기 제1 전원 사이에 전기적으로 연결되도록 형성된 제1 저항 및 상기 일 노드와 상기 제2 전원 사이에 전기적으로 연결되도록 형성된 제2 저항을 포함하여 상기 입력 패드로부터 인가되는 ESD, EOS 전류를 제1 전원 또는 제2 전원으로 우회하는 바이패스 회로부; 입력 패드로부터 인가되는 전기적 신호에 의하여 소정의 동작을 수행하는 내부 회로부; 및 상기 일 노드와 상기 내부 회로부 사이에 전기적으로 연결되어 상기 ESD, EOS 전류 전류가 내부 회로로 유입되는 것을 차단하는 제1 블로킹 저항을 포함한다.
일 예로, 상기 제1 다이오드 및 제2 다이오드 중 적어도 하나 이상은 pn 접합 다이오드, pin 다이오드, 다이오드 결선 BJT(Bipolar Junction Transistor) 및 다이오드 결선 전계효과 트랜지스터(Field Effect Transistor) 중 적어도 어느 하나이다.
일 예로, 상기 제1 저항 및 제2 저항중 적어도 하나 이상은 각각 기생저항, 확산저항, 접촉저항 및 소정의 시트 저항(sheet resistance)을 가지는 패치(patch)가 전기적으로 연결된 저항 중 적어도 어느 하나이다.
일 예로, 상기 전자 장치는 상기 입력 패드와 상기 일 노드 사이에 형성되어 정전 방전 스트레스와 전기적 과도 스트레스의 유입을 차단하는 제2 블로킹 저항을 더 포함한다.
일 예로, 상기 제1 블로킹 저항의 저항값은 상기 제2 블로킹 저항의 저항값에 비하여 크다.
일 예로, 상기 전자장치는 상기 일 노드와 전기적으로 연결되어 상기 ESD, EOS 전류를 접지 전위로 우회시키는 GGNMOS(Grounded Gate N-type Metal Oxide Semiconductor)를 더 포함한다.
본 실시예에 의한다면, 정전 방전 스트레스 및/또는 전기적 과도 스트레스로부터 내부회로부의 파괴를 방지할 수 있는 전자장치가 제공된다. 본 실시예에 의한다면 정전 방전 스트레스 및/또는 전기적 과도 스트레스를 효과적으로 우회시킬 수 있는 보호회로를 포함하는 전자 장치가 제공된다.
도 1은 본 실시예의 개요를 도시한 도면이다.
도 2 내지 도 4는 본 실시예에 의한 바이패스 회로부의 구현예와 등가회로를 도시한 도면이다.
도 2 내지 도 4는 본 실시예에 의한 바이패스 회로부의 구현예와 등가회로를 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "연결되다", "전기적으로 연결되다"등의 용어는 반드시 직접적으로 연결되는 경우만을 지칭하는 것이 아니라 다른 소자를 통하여 전류가 흐르거나 전압이 전달될 수 있도록 구성되는 것과 등가회로적으로 신호가 전달될 수 있는 것으로 구성되는 것을 의미한다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하에서는 첨부된 도면을 참조하여 본 실시예를 설명한다. 본 실시예는 입력 패드와, 입력 패드로부터 유입된 ESD 전류 및 EOS 전류의 유입을 차단하는 제1 블로킹 저항과, 입력 패드와 전기적으로 연결되어 상기 ESD 전류 및 EOS 전류를 제1 전원 및 제2 전원으로 우회하는 바이패스 회로부로, 상기 바이패스 회로부는 제1 블로킹 저항 및 제1 전원 사이에 연결된 제1 바이패스 회로 및 제1 블로킹 저항과 제2 전원 사이에 연결된 제2 바이패스 회로를 포함하고, 입력 패드로부터 입력된 신호에 따라 미리 정하여진 기능을 수행하는 내부 회로부와 바이패스 회로와 상기 내부 회로부 사이에 위치하여 ESD 전류 및 EOS 전류가 상기 내부회로부로 유입되는 것을 막는 제2 블로킹 저항을 포함한다.
이하에서는 용이한 설명과 명확한 이해를 위하여 "전기적 과도 스트레스"는 EOS 전류 및 전압 중 적어도 어느 하나를 의미하는 것으로 정의하며, "정전 방전 스트레스"는 ESD 전류 또는 전압 중 적어도 어느 하나를 의미하는 것으로 정의한다.
도 1은 본 실시예의 개요를 도시한 도면이다. 도 1을 참조하면, 입력패드(100)는 전자 장치(10)을 구동하는 시스템(미도시)과 연결되어 전자 장치(10)를 구동하기 위하여 인가된 신호를 전자 장치의 내부에 배치된 내부 회로부(600)에 전달한다. 일 실시예로, 전자 장치(10)가 칩이라면 입력 패드(100)는 칩의 리드(lead) 또는 플립 칩 범프(flip chip bump)등과 전기적으로 연결되어 칩의 내부로 신호를 전달할 수 있다. 다른 실시예로, 입력 패드(100)는 USB(Universal Serial Bus)단자, IEEE 1394 단자, 시리얼 포트 단자, 패러렐 포트 단자 및 e-SATA 단자등과 같이 전자 장치(10) 외부와의 접속을 위한 인터페이스 단자일 수 있으며 이러한 단자를 통하여 연결된 장치로부터 인가된 신호를 전자 장치의 내부로 전달할 수 있다. 입력 패드(100)로부터 신호뿐만 아니라 전기적 과도 스트레스 및 정전 방전 스트레스가 전자 장치로 인가될 수 있다.
제1 블로킹 저항부(200)은 입력 패드(100)를 통하여 인가되는 전기적 과도 스트레스 및 정전 방전 스트레스의 유입을 차단한다. 정전 방전 스트레스에 의하면 일반적으로 수 피코초 내지 수 나노초 동안의 짧은 시간 구간동안 수십 내지 수천 V의 높은 전압과 그에 따른 전류가 인가되며, 전기적 과도 스트레스는 수 마이크로 초 내지 수 밀리 초 동안의 구간동안 정전 방전 스트레스에 비하여 낮은 전압을 가지나, 상대적으로 높은 전류가 인가된다. 즉, 정전 방전 스트레스는 짧은 시간동안 높은 전압이 인가되는 것이나, 전기적 과도 스트레스는 정전 방전 스트레스에 비하여 높은 전력이 상대적으로 긴 시간동안 인가되는 것이다. 따라서, 정전 방전 스트레스로부터 전자장치를 보호하기 위하여는 순간적으로 인가되는 정전 방전 스트레스 전압과 전류를 제1 전원(Vdd) 또는 제2 전원(Vss)으로 우회하여 내부회로로의 전압, 전류의 유입을 차단하는 것이 요청된다. 그러나, 전기적 과도 스트레스는 정전 방전 스트레스에 비하여 긴시간 동안 높은 전력이 지속되므로 높은 전력을 효율적으로 소모(dissipate)시키는 것과 동시에 전기적 과도 스트레스를 우회시키는 것이 요청된다.
제1 블로킹 저항부(200)는 입력 패드(100)를 통하여 인가되는 정전 방전 스트레스 및 전기적 과도 스트레스의 유입을 차단한다. 제1 블로킹 저항부(200)는 정전 방전 스트레스 및/또는 전기적 과도 스트레스에 의한 전류 유입을 차단하여 내부 회로부(600)로의 전기적 과도 스트레스의 유입을 차단함과 동시에 인가되는 전력의 일정 부분을 소모하는 기능을 수행한다. 제1 블로킹 저항부(200)은 전기적 과도 스트레스, 정전 방전 스트레스 및 전자 장치(10)을 구동하는 시스템(미도시)으로부터 인가되는 신호를 최초로 직접 인가받는 부분이다. 만약 제1 블로킹 저항부(200)의 값이 과다하게 크다면 전기적 과도 스트레스는 충분히 차단할 수 있을 것이나, 입력 신호가 필요 이상으로 감쇠될 것이며, N1 노드에서 보이는 기생 커패시턴스(Cp)와 함께 불필요하게 큰 시상수를 형성하므로 정전 방전 스트레스 인가시 긴 시간 동안 높은 전압을 가지는 전기적 자극을 인가할 위험이 있다. 이와 반대로 제1 블로킹 저항부(200) 값이 필요이상으로 작다면 전기적 과도 스트레스의 유입을 차단할 수 없을 뿐만 아니라 높은 전류에 의하여 제1 블로킹 저항 자체의 파괴를 막을 수 없다. 따라서 전기적 과도 스트레스에 의하여 파괴되지 않음과 동시에 외부에서 인가되는 신호가 필요이상으로 감쇠되는 것을 막을 수 있도록 소자 값과 소자 배치를 정하여야 한다. 제1 블로킹 저항부(100)는 도시된 바와 같이 하나의 저항으로 형성될 수 있으며, 적어도 두 개 이상의 저항들이 직렬, 병렬 및/또는 직병렬로 연결되어 형성될 수 있다.
바이패스 회로부(300)는 입력 패드(100)과 전기적으로 연결되어 전기적 과도 스트레스 및 정전 방전 스트레스를 제1 전원 및/또는 제2 전원으로 우회시킨다. 일 실시예로, 바이패스 회로부(300)는 입력 패드(100)와 전기적으로 연결된 N1 노드에 일단이 연결되고 제1 전원(Vdd)과 타단이 연결된 제1 바이패스 회로(310)와, 입력 패드(100)과 연결된 노드에 일단이 연결되고 제2 전원(Vss)과 타단이 연결된 제2 바이패스 회로(320)을 포함한다.
제1 바이패스 회로(310)는 입력 패드(100)와 전기적으로 연결된 N1 노드와 제1 전원(Vdd) 사이에 연결된 제1 다이오드(312)를 포함하며, 제1 전원(Vdd)과 다이오드(312)의 애노드(anode)에 연결된 제1 저항(314) 및 N1 노드와 캐소드(cathode)에 각각 연결된 제1 저항(314) 및 제2 저항(316) 중 적어도 하나 이상을 포함한다. 또한, 제2 바이패스 회로(320)는 입력 패드와 전기적으로 연결된 N1 노드와 제2 전원(Vss) 사이에 연결된 제2 다이오드(322)를 포함하며, 제2 전원(Vss)과 다이오드(312)의 애노드(anode)에 연결된 제3 저항(322) 및 N1 노드와 제2 다이오드의 캐소드(cathode)에 각각 연결된 제4 저항(324) 중 적어도 하나 이상을 포함한다.
일 예로, 제1 다이오드(312) 및 제2 다이오드(322)는 각각 도 1에 도시된 PN 접합 다이오드 뿐만 아니라, PIN 다이오드(PIN diode), 다이오드 결선 BJT(Bipolar Junction Transistor) 및 다이오드 결선 전계효과 트랜지스터(Field Effect Transistor) 중 적어도 어느 하나일 수 있다. BJT는 에미터(emitter)와 콜렉터(collector)의 도핑 극성과 베이스(base)의 도핑 극성이 서로 반대이므로 에미터와 베이스를 결선하거나 또는 콜렉터와 베이스를 결선하여 PN 접합 다이오드로 활용할 수 있다. 이와 마찬가지로 MOS 트랜지스터는 게이트와 드레인을 결선하거나 게이트와 소스를 결선하여 다이오드로 연결할 수 있다. 또한, 제1 다이오드(312)와 연결된 제1 저항(314) 및 제2 저항(316)과 제2 다이오드(322)와 연결된 제3 저항(324) 및 제4 저항(326)은 각각 기생저항, 확산저항, 접촉저항, 소정의 시트 저항(sheet resistance)을 가지는 실리콘이 연장되어 형성된 저항중 적어도 어느 하나이다.
제1 바이패스 회로(310)에 포함된 제1 다이오드(312)는 N1노드의 전위가 제1 전원의 전위(Vdd) 이상으로 상승하여야 도통하며, 제2 바이패스 회로(320)에 포함된 제2 다이오드(322)는 N1 노드의 전위가 제2 전원의 전위 이하로 하강하여야 도통된다. 따라서, 일반적인 전자 장치(10)의 구동신호에는 도통되지 않아야 하며, 구동 신호의 범위를 벗어나는 스트레스 인가시에만 도통되도록 설계된다.
도 2는 바이패스 회로부의 실시예와 그 등가회로를 도시한 개요도이다. 도 2a는 다이오드 결선된 MOS 트랜지스터의 개요를 도시한 레이아웃 도면이다. 게이트(G)와 드레인(D)은 각각 비아(V)와 배선 경로(L)를 통하여 전기적으로 연결되어 다이오드 결선된다. 드레인(D)과 소스(S)는 통상적인 드레인 영역의 길이(Ld)과 소스 영역의 길이(Ls)에 비하여 긴 길이(Ld', Ls')를 가지도록 형성된다. 이와 같이 소스 영역의 길이(Ls') 및 드레인 영역의 길이(Ls')를 크게 형성하면 전하이동경로가 길어지므로 저항성분이 형성되며, 저항값은 드레인 영역의 길이(Ld')과 소스 영역의 길이(Ls')를 조절하여 조절할 수 있다. 이하, 이와 같이 형성된 저항을 확산저항이라 정의한다.
따라서, 도 2b의 등가 회로로 도시된 바와 같이 제1 전원과 드레인 사이에 소정의 저항값을 가지는 저항들을 형성할 수 있으며, 전계효과 트랜지스터는 다이오드 결선되었는 바, 도 2c에 도시된 다이오드로 등가적으로 표현될 수 있다.
본 실시예는 제1 전원과 연결된 PMOS 트랜지스터와 그 소스 및/또는 드레인에 형성된 확산 저항을 구현하는 것을 설명하고 있으나, 당업자라면 상술한 실시예를 바탕으로 용이하게 제2 전원과 연결된 NMOS 트랜지스터와 그 소스 및/또는 드레인에 형성된 확산 저항을 이용하여 구현할 수 있을 것이며, 소스 및/또는 드레인 중 어느 하나의 확산 저항을 형성하지 않고 구현할 수 도 있을 것이다.
도 3을 참조한다. 도 3은 다이오드 결선된 BJT 트랜지스터의 개요를 도시한 레이아웃 도면과 그의 등가회로를 도시한 도면이다. 베이스(B)와 컬렉터(C)은 각각 비아(V)와 상부 배선(L)을 통하여 전기적으로 연결되어 다이오드 결선된다. 컬렉터(C)는 샐리사이드(Salicide) 공정으로 형성된 콘택을 통하여 제1 전원(Vcc)과 연결된다. 또한, 에미터(E)도 또한 샐리사이드를 이용하여 콘택이 이루어진다.
샐리사이드는 자기정렬 실리사이드(Self-Aligned Silicide)를 의미하는 것으로, 아래의 공정을 통하여 수행된다. 우선 콘택이 이루어질 부분만을 오픈하도록 산화막 또는 질화막으로 마스킹 공정을 수행한다. 이어서 기판 표면에 금속층을 형성하고 열처리를 수행한 후, 식각공정을 수행하면 실리사이드를 형성하지 않은 금속층은 식각되고 산화막으로 마스킹되지 않고 오픈된 부분에만 실리사이드가 형성된다. 이와 같이 샐리사이드를 이용하면 금속층의 재질과 컨택의 면적을 조절하여 제1 전원(Vcc) 배선과 콜렉터(C) 사이와 에미터(E)와 배선 사이에 빗금으로 도시된 콘택 저항을 형성할 수 있다. 또한 이와 같이 형성된 BJT는 다이오드 결선되었으므로 도 3(c)에 도시된 다이오드로 등가적으로 표현될 수 있다.
본 실시예는 제1 전원과 연결된 PNP 트랜지스터와 그 콜렉터 및/또는 콜렉터에 형성된 샐리사이드 저항을 구현하는 것을 설명하고 있으나, 당업자라면 상술한 실시예를 바탕으로 용이하게 제2 전원과 연결된 NPN 트랜지스터와 그 콜렉터 및/또는 에미터에 형성된 샐리사이드 저항을 구현할 수 있을 것이며, 콜렉터 및/또는 에미터 중 어느 하나의 확산 저항을 형성하지 않고 구현할 수 도 있을 것이다.
도 4를 참조한다. 도 4는 PN 접합 다이오드에 실리콘을 소정 길이로 연장하여 저항(Rs1, Rs2)을 형성한 개요를 도시한 레이아웃 도면과 그 등가회로도이다. 다이오드(D)의 애노드(A)와 캐소드(K)는 서로 반대 도전형으로 도핑되어 형성된다. 실리콘 미리 정하여진 농도로 도핑되어 소정의 면저항(sheet resistance)값을 가지므로, 길이를 조절하여 목적하는 저항값을 가지도록 조절된다. 이와 같이 형성된 저항은 애노드(K) 및 캐소드(K)와 비아를 통하여 연결된다. 다이오드는 애노드와 캐소드를 서로 반대 도전형으로 도핑하여 형성된 PN 다이오드를 예시하였으나, 애노드와 캐소드 사이에 개재하여 위치한 중성 실리콘(intrinsic silicon) 영역을 포함하는 PIN 다이오드로 구현하는 것도 가능하다.
상기한 실시예를 통하여 드레인 및/또는 소스 확산 영역의 길이를 연장하여 형성된 확산 저항, 샐리사이드 콘택에서 비롯된 샐리사이드 저항 및 소정의 면저항 값을 가지는 실리콘을 연장하여 형성된 저항을 설명하였으나, 본 발명의 실시예의 제1 내지 제4 저항은 이들과 더불어 비아와 콘택영역 사이의 접촉저항과 여러 가지 기생 저항을 포함할 수 있다. 나아가 확산 저항은 MOS 트랜지스터 뿐만 아니라 당업자라면 BJT 트랜지스터, PN 접합 다이오드 및 PIN 다이오드 등에서도 용이하게 구현할 수 있다. 마찬가지로 샐리사이드 저항은 BJT 트랜지스터 뿐만 아니라 MOS 트랜지스터, PN 접합 다이오드 및 PIN 다이오드 등에서도 용이하게 구현할 수 있다.
다시 도 1을 참조하면, 제2 블로킹 저항부(400)는 바이패스 회로부(300)와 내부 회로부(600) 사이에 위치하며 전기적 과도 스트레스 및 정전 방전 스트레스가 내부 회로부로 유입되는 것을 막는다. 일 실시예로, 제1 노드(N1)에서 바라본 제1 바이패스 회로(310)의 입력 저항(Rin,s1) 및 제2 바이패스 회로(320)의 입력 저항(Rin,s2)의 크기에 비하여 제2 블로킹의 저항부의 저항값을 크게 형성한다. 따라서, 제1 블로킹 저항부(200)를 통하여 유입된 전기적 과도 스트레스 및 정전 방전 스트레스에 의한 전류를 내부 회로부(600)로의 유입을 차단하고, 제1 전원(Vdd) 및/또는 제2 전원(Vss)로 우회시킬 수 있다. 다만, 제2 블로킹 저항부(400)의 크기를 과도하게 크게 형성한다면 전자장치(10)을 구동하기 위하여 외부에서 입력 패드를 통하여 인가하는 신호가 차단되거나 작은 크기로 감쇠될 수 있으므로 적절한 정도의 저항값을 가지도록 조절하여야 한다. 일예로, 제2 블로킹 저항부는 인가되는 전기적 과도 스트레스 및/또는 정전 방전 스트레스에 의한 파괴를 방지하기 위하여 적어도 두개의 저항을 직렬, 병렬 및/또는 직병렬의 형태로 연결하여 형성할 수 있다. 다른 예로, 제2 블로킹 저항부는 최대 허용 전력을 가지는 하나의 저항으로 형성한다.
일 실시예에서, GGNMOS(Ground Gate N-type MOS, 500)는 제2 블로킹 저항부(400)과 내부 회로부(600) 사이에 위치하여 제2 블로킹 저항부(400)를 통하여 유입된 전기적 과도 스트레스 및/또는 정전 방전 스트레스를 접지 전위(Vss)로 우회시킨다. 제2 블로킹 저항부(400)를 통하여 유입된 전기적 과도 스트레스 및/또는 정전 방전 스트레스가 높은 주파수 성분을 포함하는 경우에는 바이패스 회로부(300)를 통하여 제1 전원이나 제2 전원으로 바이패스 되지 않을 수 있다. 따라서, 이와 같은 전기적 과도 스트레스 및/또는 정전 방전 스트레스의 고주파 성분을 접지 전위로 방전시킨다.
내부 회로부(600)는 전자 장치(10)를 구동하는 시스템(미도시)으로부터 전자 장치(10)를 구동하기 위한 신호를 입력받아 정하여진 기능을 수행한다. 일 예로, 내부 회로부(600)는 신호를 입력받아 증폭하는 등의 아날로그 신호처리를 수행하는 아날로그 회로일 수 있으며, 다른 예로, 내부 회로부(600)는 디지털 신호를 입력받아 논리연산을 수행하는 등의 디지털 신호 처리를 수행하는 디지털 회로일 수 있다. 다른 예로, 내부 회로부(600)는 디지털 신호처리와 아날로그 신호처리를 수행하는 디지털-아날로그 혼합 회로일 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100: 입력패드 200, 400: 블로킹 저항
300: 바이패스 회로부 310, 320: 제1 및 제2 바이패스 회로
312, 322: 제1 및 제2 다이오드
314, 316, 324, 326: 제1 내지 제4 저항
500: GGNMOS 600: 내부회로부
300: 바이패스 회로부 310, 320: 제1 및 제2 바이패스 회로
312, 322: 제1 및 제2 다이오드
314, 316, 324, 326: 제1 내지 제4 저항
500: GGNMOS 600: 내부회로부
Claims (12)
- 입력 패드와,
상기 입력 패드로부터 유입된 정전 방전 스트레스 및 전기적 과도 스트레스의 유입을 차단하는 제1 블로킹 저항과,
상기 입력 패드와 전기적으로 연결되어 상기 정전 방전 스트레스 및 전기적 과도 스트레스를 제1 전원 및 제2 전원으로 우회하는 바이패스 회로부로, 상기 바이패스 회로부는 상기 제1 블로킹 저항 및 제1 전원 사이에 연결된 제1 바이패스 회로 및 제1 블로킹 저항과 제2 전원 사이에 연결된 제2 바이패스 회로를 포함하고,
입력 패드로부터 입력된 신호에 따라 미리 정하여진 기능을 수행하는 내부 회로부; 및
상기 바이패스 회로와 상기 내부 회로부 사이에 위치하여 상기 정전 방전 스트레스 및 전기적 과도 스트레스가 상기 내부회로부로 유입되는 것을 막는 제2 블로킹 저항을 포함하는 전자 장치. - 제1항에 있어서,
상기 제1 바이패스 회로는 상기 제1 블로킹 저항과 전기적으로 연결된 애노드와 상기 제1 전원과 전기적으로 연결된 캐소드를 포함하는 제1 다이오드와 상기 제1 블로킹 저항및 상기 제1 전원과 전기적으로 연결된 적어도 하나의 저항을 포함하며,
상기 제2 바이패스 회로는 상기 제1 블로킹 저항과 전기적으로 연결된 캐소드와 상기 제2 전원과 전기적으로 연결된 애노드를 포함하는 제2 다이오드와 상기 제1 블로킹 저항 및 상기 제2 전원과 전기적으로 연결된 적어도 하나의 저항을 포함하는 전자 장치. - 제2항에 있어서,
상기 제1 다이오드 및 제2 다이오드 중 적어도 하나 이상은 pn 접합 다이오드, pin 다이오드, 다이오드 결선 BJT(Bipolar Junction Transistor) 및 다이오드 결선 전계효과 트랜지스터(Field Effect Transistor) 중 적어도 어느 하나인 전자장치. - 제2항에 있어서,
상기 노드와 상기 제1 전원 사이에 연결된 적어도 하나의 저항 및 상기 노드와 상기 제2 전원 사이에 연결된 적어도 하나의 저항은 각각 기생저항, 확산저항, 접촉저항, 소정의 시트 저항(sheet resistance)을 가지는 실리콘이 전기적으로 연결된 저항 중 적어도 어느 하나인 전자 장치. - 제1항에 있어서,
상기 전자장치는
상기 제2 블로킹 저항을 통하여 유입된 정전방전 스트레스 및 전기적 과도 스트레스 중 어느 하나 이상을 접지 전위로 우회시키는 GGNMOS(Grounded Gate N-type Metal Oxide Semiconductor)를 더 포함하는 전자장치. - 제1항에 있어서,
상기 제2 블로킹 저항의 저항값은 상기 제1 블로킹 저항의 저항값 보다 큰 전자장치. - 입력 패드(input pad);
상기 입력 패드와 전기적으로 연결된 일 노드와 제1 전원 사이에 전기적으로 연결된 제1 다이오드와, 상기 일 노드와 제2 전원 사이에 전기적으로 연결된 제2 다이오드와, 상기 일 노드와 상기 제1 전원 사이에 전기적으로 연결되도록 형성된 제1 저항 및 상기 일 노드와 상기 제2 전원 사이에 전기적으로 연결되도록 형성된 제2 저항을 포함하여 상기 입력 패드로부터 인가되는 정전 방전 스트레스 및 전기적 과도 스트레스 중 어느 하나 이상을 제1 전원 또는 제2 전원으로 우회하는 바이패스 회로부;
입력 패드로부터 인가되는 전기적 신호에 의하여 소정의 동작을 수행하는 내부 회로부; 및
상기 일 노드와 상기 내부 회로부 사이에 전기적으로 연결되어 상기 정전 방전 스트레스 및 전기적 과도 스트레스 중 어느 하나 이상이 내부 회로로 유입되는 것을 차단하는 제1 블로킹 저항을 포함하는 전자 장치. - 제7항에 있어서,
상기 제1 다이오드 및 제2 다이오드 중 적어도 하나 이상은 pn 접합 다이오드, pin 다이오드, 다이오드 결선 BJT(Bipolar Junction Transistor) 및 다이오드 결선 전계효과 트랜지스터(Field Effect Transistor) 중 적어도 어느 하나인 전자장치. - 제7항에 있어서,
상기 제1 저항 및 제2 저항중 적어도 하나 이상은 각각 기생저항, 확산저항, 접촉저항 및 소정의 시트 저항(sheet resistance)을 가지는 패치(patch)가 전기적으로 연결된 저항 중 적어도 어느 하나인 전자 장치. - 제7항에 있어서,
상기 전자 장치는
상기 입력 패드와 상기 일 노드 사이에 형성되어 정전 방전 스트레스와 전기적 과도 스트레스의 유입을 차단하는 제2 블로킹 저항을 더 포함하는 전자 장치. - 제10항에 있어서,
상기 제1 블로킹 저항의 저항값은 상기 제2 블로킹 저항의 저항값에 비하여 큰 전자 장치. - 제7항에 있어서,
상기 전자장치는
상기 일 노드와 전기적으로 연결되어 상기 정전 방전 스트레스 및 전기적 과도 스트레스를 접지 전위로 우회시키는 GGNMOS(Grounded Gate N-type Metal Oxide Semiconductor)를 더 포함하는 전자장치.
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| KR1020130017910A KR101272762B1 (ko) | 2013-02-20 | 2013-02-20 | 이에스디 및 이오에스 보호 회로를 포함하는 전자장치 |
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| KR20170142719A (ko) | 2016-06-20 | 2017-12-28 | 주식회사 아모텍 | 고속신호용 보호소자 및 이를 구비한 전자장치 |
| KR20180002397A (ko) | 2016-06-29 | 2018-01-08 | 주식회사 아모텍 | 고속신호용 보호소자 및 이를 구비한 전자장치 |
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2013
- 2013-02-20 KR KR1020130017910A patent/KR101272762B1/ko active IP Right Grant
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