JP2002141470A - 保護回路および半導体装置 - Google Patents
保護回路および半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 Ｐ型ＭＯＳトランジスタへの電流集中を防い
で、サイリスタを介した放電経路により、半導体装置の
静電気破壊を有効に防ぐ。 【解決手段】 Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ型
ＭＯＳトランジスタＮＭＯＳの分岐点からＰ型ＭＯＳト
ランジスタＰＭＯＳを通って電源線に至る配線の一部に
抵抗部Ｒ２を設ける。抵抗部Ｒ２の抵抗値は、外部入出
力端子ＰＡＤに対して電源端子ＶＤＤの電位を正方向に
大きくした場合に、外部入出力端子ＰＡＤから第１サイ
リスタＳＣＲ１、接地線および第２サイリスタＳＣＲ２
を経由して電源端子ＶＤＤに至る経路２のターンオン電
圧値よりも、ＰＡＤからＰ型ＭＯＳトランジスタＰＭＯ
Ｓおよび抵抗部Ｒ２を経由して電源端子ＶＤＤに至る経
路１が電気的に破壊される電圧値の方が大きい値となる
ように、設定する。
で、サイリスタを介した放電経路により、半導体装置の
静電気破壊を有効に防ぐ。 【解決手段】 Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ型
ＭＯＳトランジスタＮＭＯＳの分岐点からＰ型ＭＯＳト
ランジスタＰＭＯＳを通って電源線に至る配線の一部に
抵抗部Ｒ２を設ける。抵抗部Ｒ２の抵抗値は、外部入出
力端子ＰＡＤに対して電源端子ＶＤＤの電位を正方向に
大きくした場合に、外部入出力端子ＰＡＤから第１サイ
リスタＳＣＲ１、接地線および第２サイリスタＳＣＲ２
を経由して電源端子ＶＤＤに至る経路２のターンオン電
圧値よりも、ＰＡＤからＰ型ＭＯＳトランジスタＰＭＯ
Ｓおよび抵抗部Ｒ２を経由して電源端子ＶＤＤに至る経
路１が電気的に破壊される電圧値の方が大きい値となる
ように、設定する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳプロセスに
より作製されるＭＩＳ型半導体装置を過大電圧から保護
するために用いられる保護回路および半導体装置に関す
る。
より作製されるＭＩＳ型半導体装置を過大電圧から保護
するために用いられる保護回路および半導体装置に関す
る。
【０００２】
【従来の技術】ＣＭＯＳプロセスにより作製される半導
体装置は、一般に、静電気に対する耐性が弱い。このた
め、静電気破壊から半導体装置を保護するための保護回
路を、その入出力部（外部入出力端子）に形成すること
が一般的に行われる。このような保護回路としては、サ
イリスタが広く用いられている。サイリスタはＰＮ接合
を２つ以上含む半導体素子であり、基本的には、図１に
示すようにＰ−Ｎ−Ｐ−Ｎ構造を有し、一方の端部であ
る高濃度Ｐ型半導体領域７をアノード、他方の端部であ
る高濃度Ｎ型半導体領域６をカソードと称する。なお、
この図１は基板面垂直方向からサイリスタを見た場合を
示し、１はＰ型シリコン基板、２は素子分離領域、３は
低濃度Ｎ型半導体領域、４は低濃度Ｐ型半導体領域、５
は高濃度Ｎ型半導体領域、８は高濃度Ｐ型半導体領域で
あり、Ｔ１はアノード端子、Ｔ２はカソード端子であ
る。
体装置は、一般に、静電気に対する耐性が弱い。このた
め、静電気破壊から半導体装置を保護するための保護回
路を、その入出力部（外部入出力端子）に形成すること
が一般的に行われる。このような保護回路としては、サ
イリスタが広く用いられている。サイリスタはＰＮ接合
を２つ以上含む半導体素子であり、基本的には、図１に
示すようにＰ−Ｎ−Ｐ−Ｎ構造を有し、一方の端部であ
る高濃度Ｐ型半導体領域７をアノード、他方の端部であ
る高濃度Ｎ型半導体領域６をカソードと称する。なお、
この図１は基板面垂直方向からサイリスタを見た場合を
示し、１はＰ型シリコン基板、２は素子分離領域、３は
低濃度Ｎ型半導体領域、４は低濃度Ｐ型半導体領域、５
は高濃度Ｎ型半導体領域、８は高濃度Ｐ型半導体領域で
あり、Ｔ１はアノード端子、Ｔ２はカソード端子であ
る。
【０００３】図２に、サイリスタのカソードを電位０Ｖ
としてアノードの電圧を変化させた場合について、一般
的な電流−電圧特性を示す。この図２に示すように、サ
イリスタは、正方向の電圧増加に対しては一度オン状態
になると大量の電流を流すことができ、また、負方向の
電圧増加に対してはＰＮ接合の純方向特性を示し、大量
の電流を流すことが可能である。このため、サイリスタ
は静電気保護回路の一部として用いられることが多い。
としてアノードの電圧を変化させた場合について、一般
的な電流−電圧特性を示す。この図２に示すように、サ
イリスタは、正方向の電圧増加に対しては一度オン状態
になると大量の電流を流すことができ、また、負方向の
電圧増加に対してはＰＮ接合の純方向特性を示し、大量
の電流を流すことが可能である。このため、サイリスタ
は静電気保護回路の一部として用いられることが多い。
【０００４】なお、静電気放電は、任意の２端子間の組
み合わせで、かつ、正負の両極性について生じる。この
ため、静電気保護回路としては、任意の２端子間に充分
な放電電流を流すことが可能なものであることが必要と
なる。
み合わせで、かつ、正負の両極性について生じる。この
ため、静電気保護回路としては、任意の２端子間に充分
な放電電流を流すことが可能なものであることが必要と
なる。
【０００５】このような静電気放電に対する従来の保護
回路について、図３〜図５を用いて説明する。図３は、
従来の静電気保護回路を設けた半導体装置を示す図であ
る。この半導体装置において、保護回路は、外部入出力
端子ＰＡＤと電源端子ＶＤＤ（電源線は図３のａ−ｂの
部分）の間にＰ型ＭＯＳトランジスタＰＭＯＳが設けら
れ、Ｐ型ＭＯＳトランジスタＰＭＯＳと接地端子ＶＳＳ
（接地線は図３のｃ−ｄの部分）との間にＮ型ＭＯＳト
ランジスタＮＭＯＳが設けられている。また、外部入出
力端子ＰＡＤと接地線との間に第１サイリスタＳＣＲ１
がアノード部を外部入出力端子ＰＡＤ側に、カソード部
を接地線に接続して設けられ、電源線と接地線の間に第
２サイリスタＳＣＲ２がアノード部を電源線に、カソー
ド部を接地線に接続して設けられている。なお、この図
３はＰ型ＭＯＳトランジスタＰＭＯＳが出力用トランジ
スタである例を示しており、入力用トランジスタの場合
には、通常、Ｒ２よりも内部回路側に、ゲートをＲ２に
接続して設けられる。
回路について、図３〜図５を用いて説明する。図３は、
従来の静電気保護回路を設けた半導体装置を示す図であ
る。この半導体装置において、保護回路は、外部入出力
端子ＰＡＤと電源端子ＶＤＤ（電源線は図３のａ−ｂの
部分）の間にＰ型ＭＯＳトランジスタＰＭＯＳが設けら
れ、Ｐ型ＭＯＳトランジスタＰＭＯＳと接地端子ＶＳＳ
（接地線は図３のｃ−ｄの部分）との間にＮ型ＭＯＳト
ランジスタＮＭＯＳが設けられている。また、外部入出
力端子ＰＡＤと接地線との間に第１サイリスタＳＣＲ１
がアノード部を外部入出力端子ＰＡＤ側に、カソード部
を接地線に接続して設けられ、電源線と接地線の間に第
２サイリスタＳＣＲ２がアノード部を電源線に、カソー
ド部を接地線に接続して設けられている。なお、この図
３はＰ型ＭＯＳトランジスタＰＭＯＳが出力用トランジ
スタである例を示しており、入力用トランジスタの場合
には、通常、Ｒ２よりも内部回路側に、ゲートをＲ２に
接続して設けられる。
【０００６】さらに、外部入出力端子ＰＡＤ、電源端子
ＶＤＤおよび接地端子ＶＳＳには、半導体装置を構成す
る内部回路が接続されている。なお、Ｎ型ＭＯＳトラン
ジスタＮＭＯＳの上部の抵抗Ｒ１は１０Ω程度であり、
Ｎ型ＭＯＳトランジスタではよく用いられるものであ
る。この図では、Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ
型ＭＯＳトランジスタＮＭＯＳの分岐部が内部回路の入
力部に接続されているが、この抵抗Ｒ１とＮ型ＭＯＳト
ランジスタＮＭＯＳの間に接続してもよい。また、内部
回路の入力側の抵抗Ｒ２は内部回路のゲートを保護する
ために設けられるものであり、１５０Ω〜４００Ω程度
とされる。外部入出力端子ＰＡＤを入力端子として用い
る場合には、この抵抗Ｒ２をＰ型ＭＯＳトランジスタＰ
ＭＯＳとＮ型ＭＯＳトランジスタＮＭＯＳの分岐部と外
部入出力端子ＰＡＤとの間に設けてもよいが、内部回路
の出力端子として利用する場合には、出力電流が得られ
なくなるので、電源端子ＶＤＤから外部入出力端子ＰＡ
Ｄの間に抵抗Ｒ２を設けることはない。
ＶＤＤおよび接地端子ＶＳＳには、半導体装置を構成す
る内部回路が接続されている。なお、Ｎ型ＭＯＳトラン
ジスタＮＭＯＳの上部の抵抗Ｒ１は１０Ω程度であり、
Ｎ型ＭＯＳトランジスタではよく用いられるものであ
る。この図では、Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ
型ＭＯＳトランジスタＮＭＯＳの分岐部が内部回路の入
力部に接続されているが、この抵抗Ｒ１とＮ型ＭＯＳト
ランジスタＮＭＯＳの間に接続してもよい。また、内部
回路の入力側の抵抗Ｒ２は内部回路のゲートを保護する
ために設けられるものであり、１５０Ω〜４００Ω程度
とされる。外部入出力端子ＰＡＤを入力端子として用い
る場合には、この抵抗Ｒ２をＰ型ＭＯＳトランジスタＰ
ＭＯＳとＮ型ＭＯＳトランジスタＮＭＯＳの分岐部と外
部入出力端子ＰＡＤとの間に設けてもよいが、内部回路
の出力端子として利用する場合には、出力電流が得られ
なくなるので、電源端子ＶＤＤから外部入出力端子ＰＡ
Ｄの間に抵抗Ｒ２を設けることはない。
【０００７】サイリスタは、上述したように正負何れの
極性に対しても高い電流放電能力を持つため、図３中の
電源端子ＶＤＤと接地端子ＶＳＳの間で生じる静電気放
電に対しては第２サイリスタが保護素子として働いて高
い静電気耐性を示す。また、外部入出力端子ＰＡＤと接
地端子ＶＳＳの間で生じる静電気放電に対しては第１サ
イリスタが保護素子として働いて高い静電気耐性を示
す。
極性に対しても高い電流放電能力を持つため、図３中の
電源端子ＶＤＤと接地端子ＶＳＳの間で生じる静電気放
電に対しては第２サイリスタが保護素子として働いて高
い静電気耐性を示す。また、外部入出力端子ＰＡＤと接
地端子ＶＳＳの間で生じる静電気放電に対しては第１サ
イリスタが保護素子として働いて高い静電気耐性を示
す。
【０００８】次に、外部入出力端子ＰＡＤと電源端子Ｖ
ＤＤの間で生じる静電気放電について考える。図４は、
図３中のＰ型ＭＯＳトランジスタＰＭＯＳの断面構造を
示す図である。この図４においては、外部入出力端子Ｐ
ＡＤに接続された高濃度Ｐ型半導体領域１３と低濃度Ｎ
型半導体領域１０の接合部により、寄生的なダイオード
が存在する。なお、この図において、９はＰ型シリコン
基板であり、１０は低濃度Ｎ型半導体領域、１１は高濃
度Ｎ型半導体領域、１２は高濃度Ｐ型半導体領域、１４
はゲートポリシリコン、４０はゲート酸化膜であり、Ｖ
ＤＤは電源端子である。
ＤＤの間で生じる静電気放電について考える。図４は、
図３中のＰ型ＭＯＳトランジスタＰＭＯＳの断面構造を
示す図である。この図４においては、外部入出力端子Ｐ
ＡＤに接続された高濃度Ｐ型半導体領域１３と低濃度Ｎ
型半導体領域１０の接合部により、寄生的なダイオード
が存在する。なお、この図において、９はＰ型シリコン
基板であり、１０は低濃度Ｎ型半導体領域、１１は高濃
度Ｎ型半導体領域、１２は高濃度Ｐ型半導体領域、１４
はゲートポリシリコン、４０はゲート酸化膜であり、Ｖ
ＤＤは電源端子である。
【０００９】このような寄生的なダイオードが存在する
ことにより、図３の回路において外部入出力端子ＰＡＤ
を０Ｖとして電源端子ＶＤＤの電位を変化させた場合
に、外部入力端子ＶＤＤからＰ型ＭＯＳトランジスタＰ
ＭＯＳを通り、電源端子ＶＤＤに至る経路１で示される
部分の電流電圧特性は、図５に示すようなダイオード特
性となる。
ことにより、図３の回路において外部入出力端子ＰＡＤ
を０Ｖとして電源端子ＶＤＤの電位を変化させた場合
に、外部入力端子ＶＤＤからＰ型ＭＯＳトランジスタＰ
ＭＯＳを通り、電源端子ＶＤＤに至る経路１で示される
部分の電流電圧特性は、図５に示すようなダイオード特
性となる。
【００１０】次に、図３の経路２について考える。外部
入出力端子ＰＡＤに対して電源端子ＶＤＤの電位を正方
向に大きくした場合、図中の第１サイリスタＳＣＲ１は
非常に小さな電位差（約０．７Ｖ）で大きな電流を流す
ため、電位差の大部分が第２サイリスタＳＣＲ２にかか
ることになる。その結果、経路２で示される部分の電流
電圧特性は、図２の正方向側とほぼ同じ特性を示す。
入出力端子ＰＡＤに対して電源端子ＶＤＤの電位を正方
向に大きくした場合、図中の第１サイリスタＳＣＲ１は
非常に小さな電位差（約０．７Ｖ）で大きな電流を流す
ため、電位差の大部分が第２サイリスタＳＣＲ２にかか
ることになる。その結果、経路２で示される部分の電流
電圧特性は、図２の正方向側とほぼ同じ特性を示す。
【００１１】以上のことから、外部入出力端子を０Ｖと
して電源端子の電位が正方向に大きくなるような静電気
放電現象が生じた場合には、図３の経路１または経路２
を放電電流が流れることになる。
して電源端子の電位が正方向に大きくなるような静電気
放電現象が生じた場合には、図３の経路１または経路２
を放電電流が流れることになる。
【００１２】
【発明が解決しようとする課題】ところで、ＣＭＯＳプ
ロセスで形成される図１に示すような特別なトリガー構
造を持たない、基本的なサイリスタのターンオン電圧
（負性抵抗を示し始める電圧）は、低濃度Ｎ型半導体領
域３と低濃度Ｐ型半導体領域４のブレイクダウン電圧で
決まり、数十Ｖの値となる。このターンオン電圧を低下
させるために、ＣＭＯＳプロセスに工程を追加せずに作
製される図７に示すようなトリガー構造を設けたサイリ
スタも知られている。この図において、１５はＰ型シリ
コン基板、１６は素子分離領域、１７は低濃度Ｎ型半導
体領域、１８は低濃度Ｐ型半導体領域、１９〜２１は高
濃度Ｎ型半導体領域、２２〜２４は高濃度Ｐ型半導体領
域であり、Ｔ３はアノード端子、Ｔ４はカソード端子で
ある。なお、図７の２１と２４の間の上の斜線部はゲー
トポリシリコンである。この構造では、低濃度Ｐ型半導
体領域１８と低濃度Ｎ型半導体領域１７の接合部に高濃
度Ｐ型半導体領域２４が設けられており、低濃度Ｐ型半
導体領域１８と低濃度Ｎ型半導体領域１７の間の耐圧よ
りも、高濃度Ｐ型半導体領域２４と低濃度Ｎ型半導体領
域１７の間の耐圧の方が低いため、高濃度Ｐ型半導体領
域２４と低濃度Ｎ型半導体領域１７の接合部がトリガー
となる。しかし、このサイリスタでも、ターンオン電圧
は１０Ｖ〜２０Ｖ程度となり、高濃度Ｐ型半導体領域２
４と低濃度Ｎ型半導体領域１７の接合部のブレイクダウ
ン電圧以下にターンオン電圧を低下させることは困難で
ある。
ロセスで形成される図１に示すような特別なトリガー構
造を持たない、基本的なサイリスタのターンオン電圧
（負性抵抗を示し始める電圧）は、低濃度Ｎ型半導体領
域３と低濃度Ｐ型半導体領域４のブレイクダウン電圧で
決まり、数十Ｖの値となる。このターンオン電圧を低下
させるために、ＣＭＯＳプロセスに工程を追加せずに作
製される図７に示すようなトリガー構造を設けたサイリ
スタも知られている。この図において、１５はＰ型シリ
コン基板、１６は素子分離領域、１７は低濃度Ｎ型半導
体領域、１８は低濃度Ｐ型半導体領域、１９〜２１は高
濃度Ｎ型半導体領域、２２〜２４は高濃度Ｐ型半導体領
域であり、Ｔ３はアノード端子、Ｔ４はカソード端子で
ある。なお、図７の２１と２４の間の上の斜線部はゲー
トポリシリコンである。この構造では、低濃度Ｐ型半導
体領域１８と低濃度Ｎ型半導体領域１７の接合部に高濃
度Ｐ型半導体領域２４が設けられており、低濃度Ｐ型半
導体領域１８と低濃度Ｎ型半導体領域１７の間の耐圧よ
りも、高濃度Ｐ型半導体領域２４と低濃度Ｎ型半導体領
域１７の間の耐圧の方が低いため、高濃度Ｐ型半導体領
域２４と低濃度Ｎ型半導体領域１７の接合部がトリガー
となる。しかし、このサイリスタでも、ターンオン電圧
は１０Ｖ〜２０Ｖ程度となり、高濃度Ｐ型半導体領域２
４と低濃度Ｎ型半導体領域１７の接合部のブレイクダウ
ン電圧以下にターンオン電圧を低下させることは困難で
ある。
【００１３】このため、外部入出力端子を０Ｖとして、
電源端子の電位が正方向に大きくなるような静電気放電
現象が生じた場合には、実際には図３の経路２を通らず
に大部分の電流が経路１に流れ、Ｐ型ＭＯＳトランジス
タに電流集中が生じる。このため、従来の保護回路で
は、Ｐ型ＭＯＳトランジスタの静電気放電に対する耐圧
が回路全体の静電気耐圧を決定することになる。
電源端子の電位が正方向に大きくなるような静電気放電
現象が生じた場合には、実際には図３の経路２を通らず
に大部分の電流が経路１に流れ、Ｐ型ＭＯＳトランジス
タに電流集中が生じる。このため、従来の保護回路で
は、Ｐ型ＭＯＳトランジスタの静電気放電に対する耐圧
が回路全体の静電気耐圧を決定することになる。
【００１４】ところが、Ｐ型ＭＯＳトランジスタは、ト
ランジスタのチャンネル方向に濃度勾配の急峻な部分が
存在するため、放電電流の局所的な集中が生じやすい。
この傾向は、ＭＯＳトランジスタのソース／ドレイン拡
散抵抗やゲート配線抵抗を低減するために、高濃度Ｐ型
半導体領域上部に金属シリサイドを形成するプロセスを
用いた場合にはさらに顕著となり、静電気破壊に対する
耐性が大きく低下する。
ランジスタのチャンネル方向に濃度勾配の急峻な部分が
存在するため、放電電流の局所的な集中が生じやすい。
この傾向は、ＭＯＳトランジスタのソース／ドレイン拡
散抵抗やゲート配線抵抗を低減するために、高濃度Ｐ型
半導体領域上部に金属シリサイドを形成するプロセスを
用いた場合にはさらに顕著となり、静電気破壊に対する
耐性が大きく低下する。
【００１５】本発明は、このような従来技術の課題を解
決するためになされたものであり、ＣＭＯＳプロセスに
より作製される半導体集積回路等の半導体装置の静電気
破壊をサイリスタを用いて防ぐための保護回路におい
て、追加の工程を必要とせずに、入出力部のＰ型ＭＯＳ
トランジスタへの電流集中を防いでサイリスタを介した
放電経路を形成して、半導体装置の静電気破壊を有効に
防ぐことができる保護回路およびそれを用いた半導体装
置を提供することを目的とする。
決するためになされたものであり、ＣＭＯＳプロセスに
より作製される半導体集積回路等の半導体装置の静電気
破壊をサイリスタを用いて防ぐための保護回路におい
て、追加の工程を必要とせずに、入出力部のＰ型ＭＯＳ
トランジスタへの電流集中を防いでサイリスタを介した
放電経路を形成して、半導体装置の静電気破壊を有効に
防ぐことができる保護回路およびそれを用いた半導体装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の保護回路は、半
導体装置を過大電圧による破壊から保護するために用い
られる保護回路であって、外部入出力端子と電源線との
間にＰ型ＭＯＳトランジスタが設けられ、該Ｐ型ＭＯＳ
トランジスタと接地線との間にＮ型ＭＯＳトランジスタ
が設けられ、該外部入出力端子と該接地線との間に第１
サイリスタがアノード部を該外部入出力端子側に、カソ
ード部を該接地線に接続して設けられ、かつ、該電源線
と該接地線の間に第２サイリスタがアノード部を該電源
線に、カソード部を接地線に接続して設けられ、該Ｐ型
ＭＯＳトランジスタと該Ｎ型ＭＯＳトランジスタの分岐
点からＰ型ＭＯＳトランジスタを通って電源線に至る配
線の一部に、抵抗部が設けられており、そのことにより
上記目的が達成される。
導体装置を過大電圧による破壊から保護するために用い
られる保護回路であって、外部入出力端子と電源線との
間にＰ型ＭＯＳトランジスタが設けられ、該Ｐ型ＭＯＳ
トランジスタと接地線との間にＮ型ＭＯＳトランジスタ
が設けられ、該外部入出力端子と該接地線との間に第１
サイリスタがアノード部を該外部入出力端子側に、カソ
ード部を該接地線に接続して設けられ、かつ、該電源線
と該接地線の間に第２サイリスタがアノード部を該電源
線に、カソード部を接地線に接続して設けられ、該Ｐ型
ＭＯＳトランジスタと該Ｎ型ＭＯＳトランジスタの分岐
点からＰ型ＭＯＳトランジスタを通って電源線に至る配
線の一部に、抵抗部が設けられており、そのことにより
上記目的が達成される。
【００１７】前記外部入出力端子に対して電源端子の電
位を正方向に大きくした場合に、該外部入出力端子から
前記第１サイリスタ、前記接地線、前記第２サイリスタ
および前記電源線を経由して該電源端子に至る経路が負
性抵抗を示し始める電圧値よりも、該外部入出力端子か
ら前記Ｐ型ＭＯＳトランジスタ、前記抵抗部および該電
源線を経由して該電源端子に至る経路が電気的に破壊さ
れる電圧値の方が大きい値となるように、該抵抗部の抵
抗値が定められているのが好ましい。
位を正方向に大きくした場合に、該外部入出力端子から
前記第１サイリスタ、前記接地線、前記第２サイリスタ
および前記電源線を経由して該電源端子に至る経路が負
性抵抗を示し始める電圧値よりも、該外部入出力端子か
ら前記Ｐ型ＭＯＳトランジスタ、前記抵抗部および該電
源線を経由して該電源端子に至る経路が電気的に破壊さ
れる電圧値の方が大きい値となるように、該抵抗部の抵
抗値が定められているのが好ましい。
【００１８】前記抵抗部が配線間のスルーホール部に設
けられていてもよい。
けられていてもよい。
【００１９】前記抵抗部は、半導体基板に形成された低
濃度不純物領域中に形成された、該低濃度不純物領域と
は導電型が反対である高濃度不純物領域からなっていて
もよい。
濃度不純物領域中に形成された、該低濃度不純物領域と
は導電型が反対である高濃度不純物領域からなっていて
もよい。
【００２０】前記抵抗部は、半導体基板に形成された低
濃度不純物領域からなり、該抵抗部上に、該低濃度不純
物領域と導電型が同じであり、素子分離領域で隔てられ
た２つの高濃度不純物領域が形成されていてもよい。
濃度不純物領域からなり、該抵抗部上に、該低濃度不純
物領域と導電型が同じであり、素子分離領域で隔てられ
た２つの高濃度不純物領域が形成されていてもよい。
【００２１】前記抵抗部は、前記外部入出力端子部から
前記Ｐ型ＭＯＳトランジスタおよび該電源線を経由して
該電源端子に至る金属配線からなっていてもよい。
前記Ｐ型ＭＯＳトランジスタおよび該電源線を経由して
該電源端子に至る金属配線からなっていてもよい。
【００２２】本発明の半導体装置は、外部入出力端子部
に、本発明の保護回路が設けられており、そのことによ
り上記目的が達成される。
に、本発明の保護回路が設けられており、そのことによ
り上記目的が達成される。
【００２３】以下に、本発明の作用について説明する。
【００２４】本発明にあっては、ＣＭＯＳプロセスによ
り作製されるサイリスタを用いた保護回路において、外
部入出力端子に接続されたＰ型ＭＯＳトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を実現することが
可能である。以下に、この保護回路の動作について、図
６を参照しながら説明する。
り作製されるサイリスタを用いた保護回路において、外
部入出力端子に接続されたＰ型ＭＯＳトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を実現することが
可能である。以下に、この保護回路の動作について、図
６を参照しながら説明する。
【００２５】図６は本発明に係る半導体装置の構成を示
す回路図である。ここでは、外部入出力端子ＰＡＤを基
準電位を０Ｖとして、電源端子に正の電荷が放電される
場合について説明する。この場合には、電流の放電経路
は外部入出力端子ＰＡＤから抵抗部Ｒを通り、Ｐ型ＭＯ
ＳトランジスタＰＭＯＳの寄生ダイオードを通り、電源
線を経由して電源端子ＶＤＤに流れる放電経路（経路
１）と、外部入出力端子ＰＡＤから第１サイリスタＳＣ
Ｒ１を通り、接地線を経由して第２サイリスタＳＣＲ２
を通り、電源線を経由して電源端子ＶＤＤに流れる経路
２の２通りの放電経路が存在する。これらの経路は、並
列していることから、Ｐ型ＭＯＳトランジスタＰＭＯＳ
側に設けた抵抗部Ｒの抵抗値を変えることにより、電流
の流れる割合が変化することになる。
す回路図である。ここでは、外部入出力端子ＰＡＤを基
準電位を０Ｖとして、電源端子に正の電荷が放電される
場合について説明する。この場合には、電流の放電経路
は外部入出力端子ＰＡＤから抵抗部Ｒを通り、Ｐ型ＭＯ
ＳトランジスタＰＭＯＳの寄生ダイオードを通り、電源
線を経由して電源端子ＶＤＤに流れる放電経路（経路
１）と、外部入出力端子ＰＡＤから第１サイリスタＳＣ
Ｒ１を通り、接地線を経由して第２サイリスタＳＣＲ２
を通り、電源線を経由して電源端子ＶＤＤに流れる経路
２の２通りの放電経路が存在する。これらの経路は、並
列していることから、Ｐ型ＭＯＳトランジスタＰＭＯＳ
側に設けた抵抗部Ｒの抵抗値を変えることにより、電流
の流れる割合が変化することになる。
【００２６】抵抗部Ｒの抵抗値が小さく、Ｐ型ＭＯＳト
ランジスタＰＭＯＳと抵抗部Ｒからなる部分が破壊され
る電圧が、サイリスタを経由する経路２がターンオンす
る電圧よりも小さい場合には、図６の経路１に電流が集
中的に流れ、Ｐ型ＭＯＳトランジスタＰＭＯＳの破壊電
圧により静電気放電に対する耐圧が決まる。
ランジスタＰＭＯＳと抵抗部Ｒからなる部分が破壊され
る電圧が、サイリスタを経由する経路２がターンオンす
る電圧よりも小さい場合には、図６の経路１に電流が集
中的に流れ、Ｐ型ＭＯＳトランジスタＰＭＯＳの破壊電
圧により静電気放電に対する耐圧が決まる。
【００２７】一方、抵抗部Ｒの抵抗値を大きくして、Ｐ
型ＭＯＳトランジスタＰＭＯＳと抵抗部Ｒからなる部分
が破壊される電圧を、サイリスタを経由する経路２がタ
ーンオンする電圧よりも大きくすると、図６の経路２に
電流が集中的に流れ、静電気放電に強い耐性を有するよ
うに設計されたサイリスタを通って放電されるため、静
電気放電に対する耐圧が大きくなる。
型ＭＯＳトランジスタＰＭＯＳと抵抗部Ｒからなる部分
が破壊される電圧を、サイリスタを経由する経路２がタ
ーンオンする電圧よりも大きくすると、図６の経路２に
電流が集中的に流れ、静電気放電に強い耐性を有するよ
うに設計されたサイリスタを通って放電されるため、静
電気放電に対する耐圧が大きくなる。
【００２８】ここでは、外部入出力端子を基準電位０Ｖ
として、電源端子に正の電荷が放電される場合について
説明したが、電源端子を基準電位０Ｖとして、外部入出
力端子に負の電荷が放電される場合にも、電気的には全
く等価である。なお、外部入出力端子を基準電位０Ｖと
して、電源端子に負の電荷が放電される場合には、Ｐ型
ＭＯＳトランジスタの寄生ダイオードに流れる電流はＰ
Ｎ接合の順方向となり、電流集中が起こり難いので、破
壊耐性が高く、問題とはならない。
として、電源端子に正の電荷が放電される場合について
説明したが、電源端子を基準電位０Ｖとして、外部入出
力端子に負の電荷が放電される場合にも、電気的には全
く等価である。なお、外部入出力端子を基準電位０Ｖと
して、電源端子に負の電荷が放電される場合には、Ｐ型
ＭＯＳトランジスタの寄生ダイオードに流れる電流はＰ
Ｎ接合の順方向となり、電流集中が起こり難いので、破
壊耐性が高く、問題とはならない。
【００２９】Ｐ型ＭＯＳトランジスタに流れる静電気の
放電電流を制御するために設けられる上記抵抗部は、例
えば後述する実施形態１に示すように、配線間のスルー
ホール部に設けることができる。なお、スルーホールに
よって抵抗を形成する場合には、抵抗部の抵抗値は、ス
ルーホールの各段数での並列に配置する数と合計の段数
によって設定可能である。
放電電流を制御するために設けられる上記抵抗部は、例
えば後述する実施形態１に示すように、配線間のスルー
ホール部に設けることができる。なお、スルーホールに
よって抵抗を形成する場合には、抵抗部の抵抗値は、ス
ルーホールの各段数での並列に配置する数と合計の段数
によって設定可能である。
【００３０】または、後述する実施形態２に示すよう
に、半導体基板に形成された低濃度不純物領域中に形成
された、低濃度不純物領域とは導電型が反対である高濃
度不純物領域を抵抗部とすることもできる。この場合、
抵抗部の抵抗値は、高濃度不純物領域の幅と長さにより
設定可能である。なお、以下の説明において、幅は電流
方向に垂直な方向の寸法であり、長さは電流方向に平行
な方向の寸法とする。
に、半導体基板に形成された低濃度不純物領域中に形成
された、低濃度不純物領域とは導電型が反対である高濃
度不純物領域を抵抗部とすることもできる。この場合、
抵抗部の抵抗値は、高濃度不純物領域の幅と長さにより
設定可能である。なお、以下の説明において、幅は電流
方向に垂直な方向の寸法であり、長さは電流方向に平行
な方向の寸法とする。
【００３１】または、後述する実施形態３に示すよう
に、半導体基板に形成された低濃度不純物領域を抵抗部
とし、抵抗部上に、低濃度不純物領域と導電型が同じで
あり、素子分離領域で隔てられた２つの高濃度不純物領
域を形成してもよい。この場合、抵抗部の抵抗値は、素
子分離領域の幅と長さにより設定可能である。
に、半導体基板に形成された低濃度不純物領域を抵抗部
とし、抵抗部上に、低濃度不純物領域と導電型が同じで
あり、素子分離領域で隔てられた２つの高濃度不純物領
域を形成してもよい。この場合、抵抗部の抵抗値は、素
子分離領域の幅と長さにより設定可能である。
【００３２】または、後述する実施形態４に示すよう
に、外部入出力端子部からＰ型ＭＯＳトランジスタおよ
び電源線を経由して電源端子に至る金属配線を抵抗部と
して用いてもよい。この場合、抵抗部の抵抗値は、その
金属配線の幅と長さにより設定可能である。
に、外部入出力端子部からＰ型ＭＯＳトランジスタおよ
び電源線を経由して電源端子に至る金属配線を抵抗部と
して用いてもよい。この場合、抵抗部の抵抗値は、その
金属配線の幅と長さにより設定可能である。
【００３３】上記各抵抗部の形成は、通常のＣＭＯＳト
ランジスタ形成プロセスに含まれる工程であり、追加の
工程を必要としない。
ランジスタ形成プロセスに含まれる工程であり、追加の
工程を必要としない。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３５】（実施形態１）図６は、本発明の静電気保
護回路を設けた半導体装置を示す図である。この半導体
装置において、保護回路は、図３の半導体装置と同様
に、外部入出力端子ＰＡＤと電源端子ＶＤＤ（電源線は
図６のａ−ｂの部分）の間にＰ型ＭＯＳトランジスタＰ
ＭＯＳが設けられ、Ｐ型ＭＯＳトランジスタＰＭＯＳと
接地端子ＶＳＳ（接地線は図６のｃ−ｄの部分）との間
にＮ型ＭＯＳトランジスタＮＭＯＳが設けられている。
また、外部入出力端子ＰＡＤと接地線との間に第１サイ
リスタＳＣＲ１がアノード部を外部入出力端子ＰＡＤ側
に、カソード部を接地線に接続して設けられ、電源線と
接地線の間に第２サイリスタＳＣＲ２がアノード部を電
源線に、カソード部を接地線に接続して設けられてい
る。さらに、外部入出力端子ＰＡＤ、電源端子ＶＤＤお
よび接地端子ＶＳＳには、半導体装置を構成する内部回
路が接続されている。
護回路を設けた半導体装置を示す図である。この半導体
装置において、保護回路は、図３の半導体装置と同様
に、外部入出力端子ＰＡＤと電源端子ＶＤＤ（電源線は
図６のａ−ｂの部分）の間にＰ型ＭＯＳトランジスタＰ
ＭＯＳが設けられ、Ｐ型ＭＯＳトランジスタＰＭＯＳと
接地端子ＶＳＳ（接地線は図６のｃ−ｄの部分）との間
にＮ型ＭＯＳトランジスタＮＭＯＳが設けられている。
また、外部入出力端子ＰＡＤと接地線との間に第１サイ
リスタＳＣＲ１がアノード部を外部入出力端子ＰＡＤ側
に、カソード部を接地線に接続して設けられ、電源線と
接地線の間に第２サイリスタＳＣＲ２がアノード部を電
源線に、カソード部を接地線に接続して設けられてい
る。さらに、外部入出力端子ＰＡＤ、電源端子ＶＤＤお
よび接地端子ＶＳＳには、半導体装置を構成する内部回
路が接続されている。
【００３６】本実施形態の保護回路において、サイリス
タＳＣＲ１、ＳＣＲ２としては図７に示したトリガー構
造のサイリスタが設けられている。各サイリスタを構成
する半導体不純物領域は、ＣＭＯＳトランジスタを構成
する不純物領域と同じ工程にて作製され、追加の工程は
行っていない。
タＳＣＲ１、ＳＣＲ２としては図７に示したトリガー構
造のサイリスタが設けられている。各サイリスタを構成
する半導体不純物領域は、ＣＭＯＳトランジスタを構成
する不純物領域と同じ工程にて作製され、追加の工程は
行っていない。
【００３７】さらに、本実施形態の保護回路において
は、Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ型ＭＯＳトラ
ンジスタＮＭＯＳの分岐点からＰ型ＭＯＳトランジスタ
ＰＭＯＳを通って電源線に至る配線の一部に、抵抗部Ｒ
が設けられている。本実施形態では、金属配線層間を接
続するスルーホール部に抵抗部Ｒを設けている。
は、Ｐ型ＭＯＳトランジスタＰＭＯＳとＮ型ＭＯＳトラ
ンジスタＮＭＯＳの分岐点からＰ型ＭＯＳトランジスタ
ＰＭＯＳを通って電源線に至る配線の一部に、抵抗部Ｒ
が設けられている。本実施形態では、金属配線層間を接
続するスルーホール部に抵抗部Ｒを設けている。
【００３８】Ｐ型ＭＯＳトランジスタＰＭＯＳは、幅３
４μｍのトランジスタを後述する図１０に示すように１
２本並列に接続して幅４０８μｍに形成し、各トランジ
スタのドレイン部に、金属配線層を接続するためのスル
ーホール（直径０．２６μｍ、各スルーホール部の抵抗
値が約７Ω）を用いて抵抗部Ｒを形成した。
４μｍのトランジスタを後述する図１０に示すように１
２本並列に接続して幅４０８μｍに形成し、各トランジ
スタのドレイン部に、金属配線層を接続するためのスル
ーホール（直径０．２６μｍ、各スルーホール部の抵抗
値が約７Ω）を用いて抵抗部Ｒを形成した。
【００３９】抵抗部Ｒの抵抗値は、以下のような計算に
より設定した。図６に示す経路２のターンオン電圧は、
他に評価用回路を作成して測定したところ、約１７Ｖで
あり、Ｐ型ＭＯＳトランジスタＰＭＯＳが破壊される電
流値および電圧値は２．４Ａおよび１２．８Ｖである。
よって、各抵抗部Ｒに必要な抵抗値は （１７Ｖ−１２．８Ｖ）／２．４Ａ＝１．８Ω と計算され、本実施形態ではマージンを見込んで２．８
Ωとした。
より設定した。図６に示す経路２のターンオン電圧は、
他に評価用回路を作成して測定したところ、約１７Ｖで
あり、Ｐ型ＭＯＳトランジスタＰＭＯＳが破壊される電
流値および電圧値は２．４Ａおよび１２．８Ｖである。
よって、各抵抗部Ｒに必要な抵抗値は （１７Ｖ−１２．８Ｖ）／２．４Ａ＝１．８Ω と計算され、本実施形態ではマージンを見込んで２．８
Ωとした。
【００４０】図８および図９に示すように、第２の配線
層から第１の配線層に７個のスルーホール部で電気的に
接続し、第１の配線層から第２の配線層に８個のスルー
ホール部で電気的に接続したものを１段として、これを
９段分接続したものを、図１０に示すように、Ｐ型ＭＯ
ＳトランジスタＰＭＯＳのドレイン部に６本並列に接続
した。これにより、１段当たりの抵抗値は ７Ω／７＋７Ω／８≒１．８８Ω となり、１本当たりの抵抗値は １．８８Ω×９＝１６．９Ω となり、抵抗を６本並列に接続した抵抗部Ｒの抵抗値は １６．９Ω×１／６≒２．８Ω となる。
層から第１の配線層に７個のスルーホール部で電気的に
接続し、第１の配線層から第２の配線層に８個のスルー
ホール部で電気的に接続したものを１段として、これを
９段分接続したものを、図１０に示すように、Ｐ型ＭＯ
ＳトランジスタＰＭＯＳのドレイン部に６本並列に接続
した。これにより、１段当たりの抵抗値は ７Ω／７＋７Ω／８≒１．８８Ω となり、１本当たりの抵抗値は １．８８Ω×９＝１６．９Ω となり、抵抗を６本並列に接続した抵抗部Ｒの抵抗値は １６．９Ω×１／６≒２．８Ω となる。
【００４１】図１１に、このようにして作製した本実施
形態の半導体装置における電流−電圧（Ｉ−Ｖ）特性を
示す。ここでは、接地端子ＶＳＳ−外部入出力端子ＰＡ
Ｄ間にパルス電圧を印加した場合の図６の経路２のＩ−
Ｖ特性と、そのときの図６の経路１のリーク電流とを示
す。この図では、サイリスタがオン状態になったことを
示すスナップバック特性が見られ、図６の経路２が有効
な保護回路として機能していることが分かる。また、印
加電圧が２７Ｖまではリーク電流が１Ｅ−１０Ａであ
り、経路１が破壊されていないことが分かる。
形態の半導体装置における電流−電圧（Ｉ−Ｖ）特性を
示す。ここでは、接地端子ＶＳＳ−外部入出力端子ＰＡ
Ｄ間にパルス電圧を印加した場合の図６の経路２のＩ−
Ｖ特性と、そのときの図６の経路１のリーク電流とを示
す。この図では、サイリスタがオン状態になったことを
示すスナップバック特性が見られ、図６の経路２が有効
な保護回路として機能していることが分かる。また、印
加電圧が２７Ｖまではリーク電流が１Ｅ−１０Ａであ
り、経路１が破壊されていないことが分かる。
【００４２】一方、図１２に、上記と同様のプロセスに
て作製した従来の半導体装置（図３の構成）における電
流−電圧（Ｉ−Ｖ）特性を示す。ここでは、接地端子Ｖ
ＳＳ−外部入出力端子ＰＡＤ間にパルス電圧を印加した
場合の図３の経路２のＩ−Ｖ特性と、そのときの図３の
経路１のリーク電流とを示す。この図では、スナップバ
ック特性が見られず、Ｐ型ＭＯＳトランジスタの寄生ダ
イオードに電流が流れて破壊に至ることが分かる。ま
た、印加電圧が１２Ｖでリーク電流が大きく変化してお
り、そこで経路１が破壊されていると考えられる。
て作製した従来の半導体装置（図３の構成）における電
流−電圧（Ｉ−Ｖ）特性を示す。ここでは、接地端子Ｖ
ＳＳ−外部入出力端子ＰＡＤ間にパルス電圧を印加した
場合の図３の経路２のＩ−Ｖ特性と、そのときの図３の
経路１のリーク電流とを示す。この図では、スナップバ
ック特性が見られず、Ｐ型ＭＯＳトランジスタの寄生ダ
イオードに電流が流れて破壊に至ることが分かる。ま
た、印加電圧が１２Ｖでリーク電流が大きく変化してお
り、そこで経路１が破壊されていると考えられる。
【００４３】表１に、本実施形態の半導体装置と従来の
半導体装置（図３の構成）について、電源端子を基準と
して外部入出力端子に負方向の電圧を印加し、ＥＳＤ試
験（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇ
ｅ）の１つであるＭａｃｈｉｎｅ Ｍｏｄｅｌ試験を行
った結果を示す。なお、Ｍａｃｈｉｎｅ Ｍｏｄｅｌ試
験は、２００ｐＦの容量に蓄積した電荷を抵抗を介さず
に放電する試験方法である。また、試料１〜３は同一プ
ロセスで作成した異なるチップであり、回路構成は同じ
ものである。
半導体装置（図３の構成）について、電源端子を基準と
して外部入出力端子に負方向の電圧を印加し、ＥＳＤ試
験（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇ
ｅ）の１つであるＭａｃｈｉｎｅ Ｍｏｄｅｌ試験を行
った結果を示す。なお、Ｍａｃｈｉｎｅ Ｍｏｄｅｌ試
験は、２００ｐＦの容量に蓄積した電荷を抵抗を介さず
に放電する試験方法である。また、試料１〜３は同一プ
ロセスで作成した異なるチップであり、回路構成は同じ
ものである。
【００４４】
【表１】 この表１から、本実施形態の半導体装置によれば、従来
例に比べて静電気放電耐性が大きく向上していることが
分かる。
例に比べて静電気放電耐性が大きく向上していることが
分かる。
【００４５】なお、本実施形態では抵抗部ＲをＰ型ＭＯ
ＳトランジスタＰＭＯＳとＮ型ＭＯＳトランジスタＮＭ
ＯＳの分岐点とＰ型ＭＯＳトランジスタＰＭＯＳの間に
設けているが、Ｐ型ＭＯＳトランジスタＰＭＯＳと電源
端子ＶＤＤの間に設けてもよい。また、抵抗部Ｒを分け
て、Ｐ型ＭＯＳトランジスタＰＭＯＳの両側に設けても
よい。抵抗部Ｒの抵抗値が大きい程、静電気放電耐性を
向上させることができるが、大きすぎると出力電流が下
がるので、１０Ω程度以下であるのが好ましい。
ＳトランジスタＰＭＯＳとＮ型ＭＯＳトランジスタＮＭ
ＯＳの分岐点とＰ型ＭＯＳトランジスタＰＭＯＳの間に
設けているが、Ｐ型ＭＯＳトランジスタＰＭＯＳと電源
端子ＶＤＤの間に設けてもよい。また、抵抗部Ｒを分け
て、Ｐ型ＭＯＳトランジスタＰＭＯＳの両側に設けても
よい。抵抗部Ｒの抵抗値が大きい程、静電気放電耐性を
向上させることができるが、大きすぎると出力電流が下
がるので、１０Ω程度以下であるのが好ましい。
【００４６】（実施形態２）本実施形態では、高濃度不
純物領域を用いて図６の抵抗部Ｒを形成した例について
説明する。
純物領域を用いて図６の抵抗部Ｒを形成した例について
説明する。
【００４７】図１３は本実施形態の保護回路における抵
抗部Ｒの構成を説明するための断面図である。ここで
は、Ｐ型シリコン基板２５に形成された低濃度Ｎ型半導
体領域２６に不純物拡散により高濃度Ｐ型半導体領域２
７が形成され、この高濃度Ｐ型半導体領域２７が抵抗部
Ｒとなっている。なお、図１３（ａ）において、２８は
素子分離領域であり、２９は低濃度Ｐ型半導体領域であ
る。
抗部Ｒの構成を説明するための断面図である。ここで
は、Ｐ型シリコン基板２５に形成された低濃度Ｎ型半導
体領域２６に不純物拡散により高濃度Ｐ型半導体領域２
７が形成され、この高濃度Ｐ型半導体領域２７が抵抗部
Ｒとなっている。なお、図１３（ａ）において、２８は
素子分離領域であり、２９は低濃度Ｐ型半導体領域であ
る。
【００４８】表面部に金属シリサイド（図示せず）が形
成された高濃度不純物領域２７のシート抵抗が５Ω／□
である場合に、幅を２５μｍ、長さを１４μｍとすれ
ば、上記実施形態１とほぼ同様に２．８Ωの抵抗値を有
する抵抗部Ｒを形成可能である。
成された高濃度不純物領域２７のシート抵抗が５Ω／□
である場合に、幅を２５μｍ、長さを１４μｍとすれ
ば、上記実施形態１とほぼ同様に２．８Ωの抵抗値を有
する抵抗部Ｒを形成可能である。
【００４９】（実施形態３）本実施形態では、低濃度不
純物領域を用いて図６の抵抗部Ｒを形成した例について
説明する。
純物領域を用いて図６の抵抗部Ｒを形成した例について
説明する。
【００５０】図１４は本実施形態の保護回路における抵
抗部Ｒの構成を説明するための断面図である。ここで
は、Ｐ型シリコン基板３０に形成された低濃度Ｎ型半導
体領域３２が抵抗部Ｒとなっており、その上に素子分離
領域３１で隔てられた高濃度Ｎ型半導体領域３４、３５
が形成されている。低濃度Ｎ型半導体領域３２と金属配
線ではコンタクト抵抗が高くなるので、この高濃度Ｎ型
（Ｎ+）半導体領域３４、３５がコンタクト部として形
成されている。なお、図１４（ａ）において、３３は低
濃度Ｐ型半導体領域である。
抗部Ｒの構成を説明するための断面図である。ここで
は、Ｐ型シリコン基板３０に形成された低濃度Ｎ型半導
体領域３２が抵抗部Ｒとなっており、その上に素子分離
領域３１で隔てられた高濃度Ｎ型半導体領域３４、３５
が形成されている。低濃度Ｎ型半導体領域３２と金属配
線ではコンタクト抵抗が高くなるので、この高濃度Ｎ型
（Ｎ+）半導体領域３４、３５がコンタクト部として形
成されている。なお、図１４（ａ）において、３３は低
濃度Ｐ型半導体領域である。
【００５１】低濃度不純物領域３２のシート抵抗が４０
０Ω／□である場合に、幅が４００μｍ、長さが１６．
８μｍの抵抗を６本並列に形成すれば、上記実施形態１
とほぼ同様に２．８Ωの抵抗値を有する抵抗部Ｒを形成
可能である。
０Ω／□である場合に、幅が４００μｍ、長さが１６．
８μｍの抵抗を６本並列に形成すれば、上記実施形態１
とほぼ同様に２．８Ωの抵抗値を有する抵抗部Ｒを形成
可能である。
【００５２】（実施形態４）本実施形態では、金属配線
を用いて図６の抵抗部Ｒを形成した例について説明す
る。
を用いて図６の抵抗部Ｒを形成した例について説明す
る。
【００５３】図１５は本実施形態の保護回路における抵
抗部Ｒの構成を説明するための断面図である。ここで
は、外部入出力端子部からＰ型ＭＯＳトランジスタおよ
び電源線を経由して電源端子に至る金属配線層を抵抗部
Ｒとしている。なお、この図のコンタクトは、第１の配
線層（図示）と第２の配線層（図示せず）を接続するた
めのものである。また、幅と長さの設定されている部分
の両側部分は、コンタクトの数を充分に多くとるための
領域であり、コンタクト数が少ないと、コンタクト抵抗
が大きくなり、配線部で決定される抵抗値よりも大きく
なるために設けられている。
抗部Ｒの構成を説明するための断面図である。ここで
は、外部入出力端子部からＰ型ＭＯＳトランジスタおよ
び電源線を経由して電源端子に至る金属配線層を抵抗部
Ｒとしている。なお、この図のコンタクトは、第１の配
線層（図示）と第２の配線層（図示せず）を接続するた
めのものである。また、幅と長さの設定されている部分
の両側部分は、コンタクトの数を充分に多くとるための
領域であり、コンタクト数が少ないと、コンタクト抵抗
が大きくなり、配線部で決定される抵抗値よりも大きく
なるために設けられている。
【００５４】金属配線層のシート抵抗が０．０８Ω／□
である場合に、幅を２μｍ、長さを７０μｍとすれば、
上記実施形態１とほぼ同様に２．８Ωの抵抗値を有する
抵抗部Ｒを形成可能である。
である場合に、幅を２μｍ、長さを７０μｍとすれば、
上記実施形態１とほぼ同様に２．８Ωの抵抗値を有する
抵抗部Ｒを形成可能である。
【００５５】（実施形態５）本実施形態では、本発明を
チップのレイアウトに適用した例について説明する。
チップのレイアウトに適用した例について説明する。
【００５６】図１６は本実施形態のレイアウトを説明す
るための図であり、図１７はその拡大図である。ここで
は、図６に示した抵抗部Ｒの抵抗値が２．８Ωである場
合に、経路１が破壊される電圧が、経路２がターンオン
する電圧よりも大きくなるものとする。また、保護回路
は図１６（ｂ）に示すように、内部回路に接続されるも
のとする。
るための図であり、図１７はその拡大図である。ここで
は、図６に示した抵抗部Ｒの抵抗値が２．８Ωである場
合に、経路１が破壊される電圧が、経路２がターンオン
する電圧よりも大きくなるものとする。また、保護回路
は図１６（ｂ）に示すように、内部回路に接続されるも
のとする。
【００５７】シート抵抗が０．０８Ω／□である電源配
線を幅を２０μｍで形成し、各端子間隔を１５０μｍと
して、外部入出力端子ＰＡＤ１〜ＰＡＤ８、ＰＡＤ１２
〜ＰＡＤ３１、ＰＡＤ３４〜ＰＡＤ５６、ＰＡＤ５９〜
ＰＡＤ８２、ＰＡＤ８５〜ＰＡＤ１００、４個の電源端
子ＶＤＤおよび４個の接地端子ＶＳＳの計１００個の端
子を、４０００μｍ×４０００μｍの各辺に２５個ずつ
設けた。また、接地線は充分な幅で形成し、配線による
抵抗を無視できるようにした。これにより、各端子間の
電源配線の抵抗値が０．６Ωに形成されるので、電源端
子ＶＤＤから５つ以上離れた外部入出力端子ＰＡＤに接
続される保護回路（図１７のＢ）では、実施形態４と同
様に、電源配線の抵抗を利用して、２．８Ω以上の抵抗
値を有する抵抗部Ｒを形成することができる。
線を幅を２０μｍで形成し、各端子間隔を１５０μｍと
して、外部入出力端子ＰＡＤ１〜ＰＡＤ８、ＰＡＤ１２
〜ＰＡＤ３１、ＰＡＤ３４〜ＰＡＤ５６、ＰＡＤ５９〜
ＰＡＤ８２、ＰＡＤ８５〜ＰＡＤ１００、４個の電源端
子ＶＤＤおよび４個の接地端子ＶＳＳの計１００個の端
子を、４０００μｍ×４０００μｍの各辺に２５個ずつ
設けた。また、接地線は充分な幅で形成し、配線による
抵抗を無視できるようにした。これにより、各端子間の
電源配線の抵抗値が０．６Ωに形成されるので、電源端
子ＶＤＤから５つ以上離れた外部入出力端子ＰＡＤに接
続される保護回路（図１７のＢ）では、実施形態４と同
様に、電源配線の抵抗を利用して、２．８Ω以上の抵抗
値を有する抵抗部Ｒを形成することができる。
【００５８】一方、電源端子ＶＤＤから４つ以内の近接
した外部入出力端子ＰＡＤに接続される保護回路（図１
７のＡ）では、Ｐ型ＭＯＳトランジスタのドレイン部側
に、実施形態１〜実施形態３と同様にして、２．８Ω以
上の抵抗値を有する抵抗部Ｒを形成することができる。
例えば、外部入出力端子ＰＡＤ１〜ＰＡＤ２５では、電
源端子を９番目、接地端子を１０番目に形成し、５番目
〜８番目および１１番目から１３番目にはＰ型ＭＯＳト
ランジスタのドレイン部側に抵抗値２．８Ωの抵抗部Ｒ
を形成する。
した外部入出力端子ＰＡＤに接続される保護回路（図１
７のＡ）では、Ｐ型ＭＯＳトランジスタのドレイン部側
に、実施形態１〜実施形態３と同様にして、２．８Ω以
上の抵抗値を有する抵抗部Ｒを形成することができる。
例えば、外部入出力端子ＰＡＤ１〜ＰＡＤ２５では、電
源端子を９番目、接地端子を１０番目に形成し、５番目
〜８番目および１１番目から１３番目にはＰ型ＭＯＳト
ランジスタのドレイン部側に抵抗値２．８Ωの抵抗部Ｒ
を形成する。
【００５９】このようにして作製したチップに対して、
Ｍａｃｈｉｎｅ Ｍｏｄｅｌ試験によりＥＳＤ試験を行
った。その結果、印加電圧が３００Ｖでは全ての外部入
出力端子部で破壊が生じず、３５０Ｖで破壊されること
を確認した。これに対して、本実施形態と同じプロセス
条件にて作製した従来の保護回路（図３のサイリスタに
トリガー構造を設けたもの）を設けたチップでは、印加
電圧が２５０Ｖで破壊されることを確認した。
Ｍａｃｈｉｎｅ Ｍｏｄｅｌ試験によりＥＳＤ試験を行
った。その結果、印加電圧が３００Ｖでは全ての外部入
出力端子部で破壊が生じず、３５０Ｖで破壊されること
を確認した。これに対して、本実施形態と同じプロセス
条件にて作製した従来の保護回路（図３のサイリスタに
トリガー構造を設けたもの）を設けたチップでは、印加
電圧が２５０Ｖで破壊されることを確認した。
【００６０】上記実施形態に示すように、本発明によれ
ば、Ｐ型ＭＯＳトランジスタへの電流集中を防いで、サ
イリスタを通る放電経路に電流を流すことにより、微細
な構造の半導体装置を作製するプロセスに対して、有効
な保護回路を形成することが可能である。
ば、Ｐ型ＭＯＳトランジスタへの電流集中を防いで、サ
イリスタを通る放電経路に電流を流すことにより、微細
な構造の半導体装置を作製するプロセスに対して、有効
な保護回路を形成することが可能である。
【００６１】
【発明の効果】以上詳述したように、本発明によれば、
外部入出力端子と電源線との間にＰ型ＭＯＳトランジス
タが設けられ、Ｐ型ＭＯＳトランジスタと接地線との間
にＮ型ＭＯＳトランジスタが設けられ、外部入出力端子
と該接地線との間に第１サイリスタがアノード部を外部
入出力端子側に、カソード部を接地線に接続して設けら
れ、かつ、電源線と接地線の間に第２サイリスタがアノ
ード部を電源線に、カソード部を接地線に接続して設け
られた保護回路において、Ｐ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタの分岐点からＰ型ＭＯＳトランジ
スタを通って電源線に至る配線の一部に、抵抗部を設け
て、その抵抗値を、外部入出力端子に対して電源端子の
電位を正方向に大きくした場合に、外部入出力端子から
第１サイリスタ、接地線、第２サイリスタおよび電源線
を経由して電源端子に至る経路が負性抵抗を示し始める
電圧値よりも、外部入出力端子からＰ型ＭＯＳトランジ
スタ、抵抗部および電源線を経由して電源端子に至る経
路が電気的に破壊される電圧値の方が大きい値となるよ
うに設定することにより、Ｐ型ＭＯＳトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を得ることがで
き、有効な保護回路を形成することが可能である。
外部入出力端子と電源線との間にＰ型ＭＯＳトランジス
タが設けられ、Ｐ型ＭＯＳトランジスタと接地線との間
にＮ型ＭＯＳトランジスタが設けられ、外部入出力端子
と該接地線との間に第１サイリスタがアノード部を外部
入出力端子側に、カソード部を接地線に接続して設けら
れ、かつ、電源線と接地線の間に第２サイリスタがアノ
ード部を電源線に、カソード部を接地線に接続して設け
られた保護回路において、Ｐ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタの分岐点からＰ型ＭＯＳトランジ
スタを通って電源線に至る配線の一部に、抵抗部を設け
て、その抵抗値を、外部入出力端子に対して電源端子の
電位を正方向に大きくした場合に、外部入出力端子から
第１サイリスタ、接地線、第２サイリスタおよび電源線
を経由して電源端子に至る経路が負性抵抗を示し始める
電圧値よりも、外部入出力端子からＰ型ＭＯＳトランジ
スタ、抵抗部および電源線を経由して電源端子に至る経
路が電気的に破壊される電圧値の方が大きい値となるよ
うに設定することにより、Ｐ型ＭＯＳトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を得ることがで
き、有効な保護回路を形成することが可能である。
【図１】基本的なサイリスタの構造を説明するための断
面図である。
面図である。
【図２】一般的なサイリスタの電流−電圧特性を示す図
である。
である。
【図３】従来の静電気保護回路を設けた半導体装置の構
成を説明するための回路図である。
成を説明するための回路図である。
【図４】Ｐ型ＭＯＳトランジスタの構造を説明するため
の断面図である。
の断面図である。
【図５】図３の経路１における電流−電圧特性を示す図
である。
である。
【図６】本発明に係る保護回路を設けた半導体装置の構
成を説明するための回路図である。
成を説明するための回路図である。
【図７】トリガー構造を有するサイリスタの構造を説明
するための断面図である。
するための断面図である。
【図８】実施形態１の保護回路における抵抗部の構成を
説明するためのレイアウト図である。
説明するためのレイアウト図である。
【図９】図８のＡ−Ａ’部分の断面図である。
【図１０】実施形態１の保護回路における抵抗部とＰＭ
ＯＳトランジスタの構成を説明するための回路図であ
る。
ＯＳトランジスタの構成を説明するための回路図であ
る。
【図１１】実施形態１の半導体装置における電流−電圧
特性を示す図である。
特性を示す図である。
【図１２】従来の半導体装置における電流−電圧特性を
示す図である。
示す図である。
【図１３】（ａ）は実施形態２の保護回路における抵抗
部の構成を説明するためのレイアウト図であり、（ｂ）
はその抵抗部を説明するための図である。
部の構成を説明するためのレイアウト図であり、（ｂ）
はその抵抗部を説明するための図である。
【図１４】（ａ）は実施形態３の保護回路における抵抗
部の構成を説明するためのレイアウト図であり、（ｂ）
はその抵抗部を説明するための図である。
部の構成を説明するためのレイアウト図であり、（ｂ）
はその抵抗部を説明するための図である。
【図１５】実施形態４の保護回路における抵抗部の構成
を説明するためのレイアウト図である。
を説明するためのレイアウト図である。
【図１６】（ａ）は実施形態５のチップの構成を説明す
るためのレイアウト図であり、（ｂ）はその保護回路部
と内部回路との接続を説明するための図である。
るためのレイアウト図であり、（ｂ）はその保護回路部
と内部回路との接続を説明するための図である。
【図１７】図１６の部分拡大図である。
１、９、１５、２５、３０ Ｐ型シリコン基板 ２、１６、２８、３１ 素子分離領域 ３、１０、１７、２６、３２ 低濃度Ｎ型半導体領域 ４、１８、２９、３３ 低濃度Ｐ型半導体領域 ５、６、１１、１９〜２１、３４、３５ 高濃度Ｎ型半
導体領域 ７、８、１２、１３、２２〜２４、２７ 高濃度Ｐ型半
導体領域 １４ ゲートポリシリコン ４０ ゲート酸化膜 Ｔ１、Ｔ３ アノード端子 Ｔ２、Ｔ４ カソード端子 ＰＡＤ 外部入出力端子 ＶＤＤ 電源端子 ＶＳＳ 接地端子 ＮＭＯＳ Ｎ型ＭＯＳトランジスタ ＰＭＯＳ Ｐ型ＭＯＳトランジスタ ＳＣＲ１、ＳＣＲ２ サイリスタ Ｒ 抵抗部 Ｒ１、Ｒ２ 抵抗 Ａ Ｂ 保護回路
導体領域 ７、８、１２、１３、２２〜２４、２７ 高濃度Ｐ型半
導体領域 １４ ゲートポリシリコン ４０ ゲート酸化膜 Ｔ１、Ｔ３ アノード端子 Ｔ２、Ｔ４ カソード端子 ＰＡＤ 外部入出力端子 ＶＤＤ 電源端子 ＶＳＳ 接地端子 ＮＭＯＳ Ｎ型ＭＯＳトランジスタ ＰＭＯＳ Ｐ型ＭＯＳトランジスタ ＳＣＲ１、ＳＣＲ２ サイリスタ Ｒ 抵抗部 Ｒ１、Ｒ２ 抵抗 Ａ Ｂ 保護回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/74 Ｇ 27/092 29/78 ３０１Ｋ 29/74 29/78 Ｆターム(参考） 5F005 AA02 AB02 AH02 CA01 CA05 5F038 BH01 BH02 BH13 BH15 CA05 CD02 EZ20 5F040 DA23 DA24 DB03 DB10 5F048 AA02 AC01 AC03 AC10 BA01 BB05 CC01 CC09 CC10 CC19 5F082 AA33 BA05 BC03 BC08 BC16
Claims (7)
- 【請求項１】 半導体装置を過大電圧による破壊から保
護するために用いられる保護回路であって、 外部入出力端子と電源線との間にＰ型ＭＯＳトランジス
タが設けられ、該Ｐ型ＭＯＳトランジスタと接地線との
間にＮ型ＭＯＳトランジスタが設けられ、該外部入出力
端子と該接地線との間に第１サイリスタがアノード部を
該外部入出力端子側に、カソード部を該接地線に接続し
て設けられ、かつ、該電源線と該接地線の間に第２サイ
リスタがアノード部を該電源線に、カソード部を接地線
に接続して設けられ、 該Ｐ型ＭＯＳトランジスタと該Ｎ型ＭＯＳトランジスタ
の分岐点からＰ型ＭＯＳトランジスタを通って電源線に
至る配線の一部に、抵抗部が設けられている保護回路。 - 【請求項２】 前記外部入出力端子に対して電源端子の
電位を正方向に大きくした場合に、該外部入出力端子か
ら前記第１サイリスタ、前記接地線、前記第２サイリス
タおよび前記電源線を経由して該電源端子に至る経路が
負性抵抗を示し始める電圧値よりも、 該外部入出力端子から前記Ｐ型ＭＯＳトランジスタ、前
記抵抗部および該電源線を経由して該電源端子に至る経
路が電気的に破壊される電圧値の方が大きい値となるよ
うに、該抵抗部の抵抗値が定められている請求項１に記
載の保護回路。 - 【請求項３】 前記抵抗部が配線間のスルーホール部に
設けられている請求項１または請求項２に記載の保護回
路。 - 【請求項４】 前記抵抗部は、半導体基板に形成された
低濃度不純物領域中に形成された、該低濃度不純物領域
とは導電型が反対である高濃度不純物領域からなる請求
項１または請求項２に記載の保護回路。 - 【請求項５】 前記抵抗部は、半導体基板に形成された
低濃度不純物領域からなり、該抵抗部上に、該低濃度不
純物領域と導電型が同じであり、素子分離領域で隔てら
れた２つの高濃度不純物領域が形成されている請求項１
または請求項２に記載の保護回路。 - 【請求項６】 前記抵抗部は、前記外部入出力端子部か
ら前記Ｐ型ＭＯＳトランジスタおよび該電源線を経由し
て該電源端子に至る金属配線からなる請求項１または請
求項２に記載の保護回路。 - 【請求項７】 外部入出力端子部に、請求項１乃至請求
項６のいずれかに記載の保護回路が設けられた半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334018A JP3531808B2 (ja) | 2000-10-31 | 2000-10-31 | 保護回路および半導体装置 |
| US09/984,923 US6597021B2 (en) | 2000-10-31 | 2001-10-31 | Protection circuit and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334018A JP3531808B2 (ja) | 2000-10-31 | 2000-10-31 | 保護回路および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141470A true JP2002141470A (ja) | 2002-05-17 |
| JP3531808B2 JP3531808B2 (ja) | 2004-05-31 |
Family
ID=18810010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334018A Expired - Lifetime JP3531808B2 (ja) | 2000-10-31 | 2000-10-31 | 保護回路および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6597021B2 (ja) |
| JP (1) | JP3531808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073783A (ja) * | 2005-09-08 | 2007-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4065825B2 (ja) * | 2002-12-10 | 2008-03-26 | シャープ株式会社 | 双方向フォトサイリスタチップ、光点弧カプラ、および、ソリッドステートリレー |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| CN101866920B (zh) * | 2010-05-12 | 2015-12-09 | 上海华虹宏力半导体制造有限公司 | 一种esd保护结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051860A (en) * | 1989-05-12 | 1991-09-24 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| US5164699A (en) * | 1990-12-17 | 1992-11-17 | Hughes Aircraft Company | Via resistors within-multi-layer, 3 dimensional structures substrates |
| US5610425A (en) * | 1995-02-06 | 1997-03-11 | Motorola, Inc. | Input/output electrostatic discharge protection circuit for an integrated circuit |
| US5966599A (en) | 1996-05-21 | 1999-10-12 | Lsi Logic Corporation | Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device |
| US5821572A (en) * | 1996-12-17 | 1998-10-13 | Symbios, Inc. | Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection |
-
2000
- 2000-10-31 JP JP2000334018A patent/JP3531808B2/ja not_active Expired - Lifetime
-
2001
- 2001-10-31 US US09/984,923 patent/US6597021B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073783A (ja) * | 2005-09-08 | 2007-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3531808B2 (ja) | 2004-05-31 |
| US6597021B2 (en) | 2003-07-22 |
| US20020074608A1 (en) | 2002-06-20 |
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