JP2008034503A - 半導体保護素子及び半導体保護素子の製造方法 - Google Patents

Abstract

【課題】ＥＳＤ（静電気放電）の伝達による入出力トランジスタの破壊を抑制するためにはＰＡＤ端子の入力にＮウェルのウェル抵抗を直列に繋ぐ方法が知られている。この抵抗のみを用いた場合高い抵抗値を用いる必要がありＬＳＩの動作速度を低下させてしまう。また、この抵抗に加えＥＳＤ保護素子を併設した場合には抵抗とＥＳＤ保護素子とを接続する配線を形成する必要があり面積が大きくなるという課題がある。
【解決手段】Ｎウェルのウェル抵抗の外側にＰ型の領域を形成し、内周部に２つの同心状のＮ型の領域を形成し２つのダイオードと抵抗を形成する。ＰＡＤ部からＥＳＤが伝達されてきた場合には、第１のダイオードによりＥＳＤを吸収し、残留したＥＳＤをＮウェルのウェル抵抗で緩和し、更にウェル抵抗の出口にある第２のダイオードをブレークダウンさせることでＥＳＤを吸収することができる。
【選択図】図１

Description

本発明は、半導体保護素子及び半導体保護素子の製造方法に関する。

半導体集積回路の微細化に伴い入出力トランジスタのサイズが小さくなると、ＥＳＤ（静電気放電）の伝達による入出力トランジスタの破壊が生じ易くなる。また、半導体素子単体でもＥＳＤの伝達により破壊される場合がある。静電保護対策としては、入出力トランジスタや電源端子等で構成される内部回路と、パッドを介して接続された外部回路との間に入出力保護装置を併設する構成がある。例えば、特許文献１に記載されているようにウェル抵抗を用いた抵抗素子を、外部回路に繋がるパッドと、内部回路との間に挿入する。内部回路と、外部回路に繋がるパッドとの間にこの抵抗素子を挿入することで外部回路に繋がるパッドから侵入するＥＳＤから内部回路を保護する構成が開示されている。また、ウェル抵抗を用いた抵抗素子に加えＥＳＤ保護回路をパッドと入出力トランジスタ等との間に挿入し、ＥＳＤが伝達された場合に、ＥＳＤ保護回路によって電流を逃がし、入出力トランジスタ等を保護する構成が開示されている。

また、特許文献２に記載されているようにＬ形を組み合わせた放電経路を形成し、ＥＳＤ電流を分散させながら流すことでＥＳＤ耐量を向上させる構成が開示されている。

特開２００５−２９４６３４号公報（図４（ａ）、図４（ｂ）） 実開平６−２９１５４号公報（図１）

上記した前者の構成を用いる場合には、ウェル抵抗を用いた抵抗素子によりＥＳＤによる破壊を抑制するためには高い抵抗値を有する抵抗を挿入する必要があり、スイッチング速度が低下してしまうという課題がある。また、ＥＳＤ保護回路によって電流を逃がす構成を用いる場合には新たにＥＳＤ保護回路を形成し、ウェル抵抗を用いた抵抗素子と電気的に繋げることが必要となるため大きな面積を必要とする課題がある。また、上記した後者の構成を用いる場合には、放電経路がＬ形を組み合わせた構造を有しているため、Ｌ形の角部分に電界が集中し素子特性の劣化が生じる恐れがある。本発明は上記課題を解決するためになされたものであり、ＥＳＤ等で伝達される過剰電力を吸収可能で且つ微細化に適合した半導体保護素子及び半導体保護素子の製造方法を提供することを目的としている。

上記した課題を解決するために、本発明の半導体保護素子は、半導体基板と、前記半導体基板の能動面側に設けられたＮ型領域と、前記能動面側からの平面視において前記Ｎ型領域の内周部に位置する第１導電領域と、前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第１導電領域を囲み且つ前記第１導電領域と電気的に分離するよう配置される第２導電領域と、前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第２導電領域を囲み且つ前記第２導電領域と電気的に分離するよう配置される第３導電領域とを含み、前記第１導電領域、前記第２導電領域、又は前記第３導電領域の何れか１つの導電領域はＰ型の導電性を有し且つ接地電位を与えられ、他の２つの導電領域はＮ型の導電性を有し且つ一方は外部回路と接続され、他方は内部回路と接続されることを特徴とする。

この構成によれば、第１導電領域、第２導電領域、又は第３導電領域の何れか１つの導電領域はＰ型の導電性を有し、他の２つの領域はＮ型の導電性を有するためＰ型の導電性を有する領域をアノードとし、他の２つの領域をカソードとする２つのダイオードが形成される。また、Ｎ型の導電性を有する２つの導電領域間にはＮ型領域を用いた抵抗が形成されることでπ型のＥＳＤ保護素子が形成される。外部回路からＥＳＤが伝達された場合、まず第１のダイオードのブレークダウンによりＥＳＤが吸収される。次にＥＳＤは２つのＮ型領域間に形成された抵抗成分によって減衰される。更に第２のダイオードのブレークダウンにより伝達されたＥＳＤが吸収されるため、内部回路をＥＳＤによる損傷から保護することが可能となる。また、２つのダイオードのアノード端子が共用され、更に２つのダイオードのカソード端子が抵抗領域の端子と共用されるため小さい使用面積で半導体保護素子を構成することができる。

また、上記した課題を解決するために、本発明の半導体保護素子は、前記第１導電領域と前記第２導電領域との間、前記第２導電領域と前記第３導電領域との間、及び前記第３導電領域の周縁部に電気的分離を行うための絶縁領域を有することを特徴とする。

この構成によれば、各導電領域間に絶縁領域が形成されるため、確実に各導電領域間が分離された半導体保護素子を構成することができる。

また、上記した課題を解決するために、本発明の半導体保護素子は、前記第１導電領域の幅、前記第２導電領域の幅、又は前記第３導電領域の幅の少なくとも１つの幅が揃えられていることを特徴とする。

この構成によれば、何れか１つ以上の導電領域の幅が揃えられていることから、ＥＳＤが伝達された場合に幅が揃えられた導電領域内部に均一に分散させて処理できるため、局所的な破壊を防止することができ総合破壊耐量に優れた半導体保護素子を構成することができる。

また、上記した課題を解決するために、本発明の半導体保護素子は、前記第１導電領域の外周部と前記第２導電領域の内周部との間に印加される電圧により発生する電界集中を緩和するよう前記第１導電領域の外周部と前記第２導電領域の内周部との間隔が設定され、且つ前記第２導電領域の外周部と前記第３導電領域の内周部間との間に印加される電圧により発生する電界集中を緩和するよう前記第２導電領域の外周部と前記第３導電領域の内周部との間隔が設定されていることを特徴とする。

この構成によれば、各導電領域を分離する領域に生じる電界が局所的に集中する現象が抑制されるため、局所的な破壊を防止することができ破壊耐量に優れた半導体保護素子を構成することができる。

また、上記した課題を解決するために、本発明の半導体保護素子は、前記第１導電領域は矩形の四隅を落とした形状を有し、前記第２導電領域は内周部の形状及び外周部の形状として矩形の四隅を落とした形状を有し、前記第３導電領域の内周部の形状として矩形の四隅を落とした形状を有することを特徴とする。

この構成によれば、電界集中を抑制するための具体的な構造を提案することができる。矩形のパターンを用いた場合、電界は四隅に集中する。四隅を落とした形状を用いることで電界の集中を緩和することができるため、局所的な破壊が防止される破壊耐量に優れた半導体保護素子を構成することができる。

また、上記した課題を解決するために、本発明の半導体保護素子の製造方法は、（１）半導体基板の能動面側にＮ型領域を形成する工程と、（２）前記能動面側からの平面視において前記Ｎ型領域の内周部に位置する第１導電領域と、前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第１導電領域を囲み且つ前記第１導電領域と電気的に分離するよう配置される第２導電領域と、前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第２導電領域を囲み且つ前記第２導電領域と電気的に分離するよう配置される第３導電領域と、の３つの領域のうち何れか１つの領域にＰ型の導電性を与えるＰ型不純物を導入する工程と、（３）他の２つの領域にＮ型の導電性を与えるＮ型不純物を導入する工程と、を当該順又は前記（２）の工程と前記（３）の工程とを逆順として含むことを特徴とする。

この製造方法によれば、（２）の工程と（３）の工程は順不同で行われるため半導体保護素子の製造工程に自由度ができる。そのため他の素子の製造プロセスに合わせることを可能とする自由度を持った半導体保護素子を形成する製造方法を提供することができる。

また、上記した課題を解決するために、本発明の半導体保護素子の製造方法は、前記Ｐ型不純物及び前記Ｎ型不純物の導入にイオン注入法を用い、セルフアラインでイオン注入法を実行するためのマスクとして機能する絶縁領域を前記第１導電領域と前記第２導電領域との間及び前記第２導電領域と前記第３導電領域との間及び前記第３導電領域の外側に形成する工程を前記第１導電領域、前記第２導電領域、及び前記第３導電領域を形成する工程の前に挿入したことを特徴とする。

この製造方法によれば、絶縁領域をマスクとしてセルフアラインで半導体保護素子が形成されるため、イオン注入法を実行するためのマスクの合わせずれが生じても半導体保護素子の構造を歪めることなく製造することができる。従って、マスクの合わせずれに起因する半導体保護素子の対称性の乱れが発生しないため、半導体保護素子の構造の乱れによる破壊耐量を低下させることのない半導体保護素子の製造方法を提供することができる。

（第１の実施形態）
以下、第１の実施形態について図面を用いて詳細に説明する。図１（ａ）は本実施形態に係る半導体保護素子の模式平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ´線模式断面図である。本実施形態では半導体保護素子１０のＮ型領域１１としてＮウェルを用いている。図１（ｂ）に示すＮ型領域１１内には図１（ａ）に示すように矩形の角を落とした八角形形状を有する内部接続部１２、ＰＡＤ接続部１３、接地部１４がそれぞれ同心状に形成されている。内部接続部１２とＰＡＤ接続部１３との間には第１分離部１５、ＰＡＤ接続部１３と接地部１４との間には第２分離部１６、接地部１４の周辺部には第３分離部１７を有している。ここではＮ型領域１１としてＮウェルを用いることで工程数の増加を防いでいるが、これは必ずしもＮウェルで兼用する必要は無く、半導体保護素子１０専用のＮ型領域を形成しても良い。

本実施形態では内部接続部１２及びＰＡＤ接続部１３はＮ型領域１１よりも高濃度のＮ型、接地部１４はＰ型の導電型を有している。内部接続部１２、ＰＡＤ接続部１３、接地部１４の幅はそれぞれ５μｍ程度の幅を有している。第１分離部１５の幅は例えば５μｍ程度、第２分離部１６の幅は例えば３μｍ程度を有している。第３分離部１７の寸法については特別な制限はなく、他の回路とのレイアウトを考慮した値を取ることができる。最外周を構成する接地部１４の外周の短辺は４１μｍ程度、長辺は３００μｍ程度の長さを有しており、矩形形状の角を落とした八角形をなしている。第１分離部１５、第２分離部１６、第３分離部１７はそれぞれＳＴＩ（浅溝素子分離）領域を用いて形成されており、ＳＴＩ領域の厚みは４００ｎｍ程度の値を有している。ここで素子分離領域はＳＴＩ技術に代えてＬＯＣＯＳやＳＲＬ（セミリセスＬＯＣＯＳ）構造を用いても良い。

半導体保護素子１０は図１（ａ）に示すように矩形の角を落とした八角形形状を有しているため、矩形の角に生じる電界集中が緩和される。そのため、ＥＳＤ（静電気放電）のＰＡＤ接続部１３への伝達がなされた場合にＥＳＤ起因のエネルギーを半導体保護素子１０内部で均一性高く処理することができ、ＥＳＤによる半導体保護素子１０の局所的な破壊現象を防止することができる。また、半導体保護素子１０の寸法として、角を落とした領域や、電界が集中し易い短辺方向の領域にある第１分離部１５、第２分離部１６を長辺側の直線部の寸法と変えて広く取っても良く、この場合には角を落とした部分や短辺側で処理されるＥＳＤ起因のエネルギーを低下させることで半導体保護素子１０の角を落とした部分や短辺側での局所的な破壊を抑制することができる。

内部接続部１２、ＰＡＤ接続部１３、接地部１４は各々均一な幅となるよう構成されており、半導体保護素子１０は局所的なＥＳＤ起因のエネルギー集中が避けられる構造を有している。同様に第１分離部１５、第２分離部１６も各々均一な幅となるよう構成されており、対称性が高い構造を用いることでＥＳＤ起因のエネルギーが集中して半導体保護素子１０が局所的に破壊される現象を防止することができる。なお、半導体保護素子１０は内部回路の入力部となるトランジスタのゲート部分の他に、トランジスタの出力部等の部分のＰＡＤ端子や電源端子等、内部回路から引き出される全てのＰＡＤに接続することがＥＳＤの伝達による内部回路の破壊を免れるためには好ましい。

半導体保護素子１０の構造としては、半導体保護素子１０の面積を一定とした場合、より放電路を広く取れるアスペクト比が高い長方形状の形状を用いることが好ましい。放電路を広く取ることでＥＳＤ起因のエネルギーをより広い領域に分散させて処理できるため同じＥＳＤ起因のエネルギーを処理する場合、より小さな面積で半導体保護素子１０を構成することができる。

図２に、本実施形態で用いている半導体保護素子１０の等価回路を示す。ＰＡＤ接続部１３と接地部１４との間には逆バイアスが掛かるようダイオード２１が形成されている。ダイオード２１のカソード側には、Ｎ型領域１１を用いて形成された抵抗２２が接続されている。抵抗２２の他端にはダイオード２３のカソードが接続され、ダイオード２３のアノードは接地部１４に接続されている。そしてダイオード２３のカソード側には内部接続部１２が接続されている。ダイオード２１、及びダイオード２３は通常の動作では逆バイアスで動作するため電気的特性には殆ど関与しない。また、抵抗２２は通常動作では無視し得る程度の抵抗値、例えば５０Ω程度の抵抗値となるよう構成されている。

ＥＳＤが伝達された場合にはダイオード２１はブレークダウンし、ＥＳＤをＰＡＤ接続部１３から接地部１４に逃がすよう機能する。そして、ＰＡＤ接続部１３と内部接続部１２の間に位置する抵抗２２により内部接続部１２に伝達される電流は制限される。内部接続部１２に伝達された電流は、更にダイオード２３のブレークダウンにより接地部１４にバイパスされるため、ＰＡＤ接続部１３から伝達されたＥＳＤの内部接続部１２への侵入を効果的に抑制することが可能である。

また、本実施形態のレイアウトを用いると、半導体保護素子１０の最外周は接地部１４が配置されるため、ガードリングとしても機能し、ＰＡＤ接続部１３に印加された電圧に起因する他の回路への影響や、他の回路からの内部接続部１２への雑音の飛び込みを効果的に抑制することができる。

ここで、半導体保護素子１０は、図２に示す等価回路が対称性を持っていることから予見されるようにＰＡＤ接続部１３と内部接続部１２を入れ替えても半導体保護素子として動作させることが可能である。この場合にはＥＳＤは、まずダイオード２３に伝達されることでダイオード２３はブレークダウンし、ＥＳＤは接地部１４に逃がされる。そして、抵抗２２により電流は制限される。更にダイオード２１のブレークダウンによりＥＳＤは接地部１４にバイパスされるため、ＰＡＤ接続部１３と内部接続部１２を入れ替えた場合でもＥＳＤの伝達による内部素子の破壊を効果的に抑制することが可能である。

（第１の変形例）
以下、第１の変形例について説明する。図３（ａ）は、本実施形態に係る半導体保護素子の模式平面図、図３（ｂ）は図３（ａ）におけるＡ−Ａ´線模式断面図である。第１の実施形態との差異は、ＥＳＤの伝達によりブレークダウンするダイオードのアノードの配置が異なることである。

図３（ｂ）に示すようにＮウェルを用いた半導体保護素子３０のＮ型領域３１中には図３（ａ）に示すように矩形の角を落とした八角形形状を有する内部接続部３２、接地部３３、ＰＡＤ接続部３４がそれぞれ同心状に形成されている。そして、内部接続部３２と接地部３３との間には第１分離部３５、接地部３３とＰＡＤ接続部３４との間には第２分離部３６、ＰＡＤ接続部３４の周辺部には第３分離部３７を有している。

本変形例では内部接続部３２及びＰＡＤ接続部３４はＮ型、接地部３３はＰ型の導電型を有している。内部接続部３２、ＰＡＤ接続部３４、接地部３３の幅はそれぞれ５μｍ程度に形成されている。第１分離部３５、第２分離部３６は例えば共に５μｍ程度の幅を有している。第３分離部３７の寸法については特別な制限はなく、他の回路とのレイアウトを考慮した値が取られる。最外周を構成する接地部３３の短辺は４５μｍ、長辺は３００μｍ程度の長さを有しており、矩形形状の角を落とした八角形をなしている。第１分離部３５、第２分離部３６、第３分離部３７は第１の実施形態と同様４００ｎｍ程度の厚みを有するＳＴＩ領域を用いて形成されている。そして等価回路は図２と同様の構成を有しており、本変形例においても内部接続部３２及びＰＡＤ接続部３４を入れ替えても半導体保護素子として動作させることが可能である。

（第２の変形例）
以下、第２の変形例について説明する。図４（ａ）は、本実施形態に係る半導体保護素子の模式平面図、図４（ｂ）は図４（ａ）におけるＡ−Ａ´線模式断面図である。第１の実施形態及び第１の変形例との差異は、ＥＳＤの伝達によりブレークダウンするダイオードのアノードの配置が異なることである。

図４（ｂ）に示すようにＮウェルを用いた半導体保護素子４０のＮ型領域４１中には図４（ａ）に示すように矩形の角を落とした八角形形状を有する接地部４２、ＰＡＤ接続部４３、内部接続部４４がそれぞれ同心状に形成されている。そして、接地部４２とＰＡＤ接続部４３との間には第１分離部４５、ＰＡＤ接続部４３と内部接続部４４との間には第２分離部４６、内部接続部４４の周辺部には第３分離部４７を有している。

本変形例では内部接続部４４及びＰＡＤ接続部４３はＮ型、接地部４２はＰ型の導電型を有している。内部接続部４４、ＰＡＤ接続部４３、接地部４２の幅はそれぞれ５μｍ程度に形成されている。第１分離部４５、第２分離部４６は例えば共に５μｍ程度の幅を有している。第３分離部４７の寸法については特別な制限はなく、他の回路とのレイアウトを考慮した値が取られる。最外周を構成する内部接続部４４の短辺は４５μｍ、長辺は３００μｍ程度の長さを有しており、矩形形状の角を落とした八角形をなしている。第１分離部４５、第２分離部４６、第３分離部４７は第１の実施形態と同様４００ｎｍ程度の厚みを有するＳＴＩ領域を用いて形成されている。等価回路は図２と同様の構成を有しており、本変形例においても内部接続部４４及びＰＡＤ接続部４３を入れ替えても半導体保護素子として動作させることが可能である。

（第２の実施形態）
以下、第２の実施形態について図面を用いて詳細に説明する。図５（ａ）、図５（ｂ）〜図８（ａ）、図８（ｂ）は、図１（ａ）、図１（ｂ）に示す構造を形成するための半導体保護素子の製造工程を示しており、（ａ）は模式平面図、（ｂ）はＡ−Ａ´線模式断面図である。本製造工程は第１の実施形態に示す構造を形成する工程を示しているが、第１の変形例及び第２の変形例に示した構造についても同様な工程を用いて製造することが可能である。

まず、工程１として図５に示すようにＳＴＩ（シャロートレンチアイソレーション：浅溝素子分離）製造工程を用いて第１分離部１５、第２分離部１６、第３分離部１７を形成する。溝の深さは例えば０．４μｍ程度を用いることができる。ここではＳＴＩを用いているが、これはＬＯＣＯＳやＳＲＬ（セミリセスＬＯＣＯＳ）構造等、素子分離領域を形成する工程に合わせて形成して良い。また、素子分離領域を形成する工程と独立した工程により形成しても良い。

次に、工程２として図６に示すように、Ｎ型領域１１を形成する。Ｎ型領域１１はＮウェル形成工程を用いて形成され、例えば燐を１．２ＭｅＶ、１×１０¹³（ｃｍ^-2）程度の条件でイオン注入することで形成される。ここではＮウェルの製造工程を用いてＮ型領域１１を形成しているが、これはＮウェルの製造工程と独立した工程を用いても良く、この場合にはＮ型領域の製造条件の自由度を向上させることができる。

次に、工程３として図７に示されるように第２分離部１６の内側及び第３分離部１７の外側を覆うようにフォトレジスト７１によるパターンを形成し、硼素のイオン注入によりＰ型を有する接地部１４を形成する。硼素のイオン注入条件は例えば８ｋｅＶ、２×１０¹⁵（ｃｍ^-2）程度の条件を用いることができる。このイオン注入工程では、ＳＴＩ製造工程で形成された第２分離部１６と第３分離部１７をセルフアラインのマスクとして用いるため、接地部１４は露光工程での合わせずれ等の影響を受けることなく高い精度を持って形成することができる。

次に、工程４としてフォトレジスト７１を剥離した後、図８に示すように第２分離部１６の外側を覆うようにフォトレジスト８１によるパターンを形成し、燐及び砒素のイオン注入によりＮ型領域よりも高濃度のＮ型を有する内部接続部１２及びＰＡＤ接続部１３を形成する。燐のイオン注入条件は例えば７０ｋｅＶ、３×１０¹³（ｃｍ^-2）、砒素のイオン注入条件は例えば４０ｋｅＶ、１×１０¹⁵（ｃｍ^-2）程度の条件を用いることができる。このイオン注入工程では、ＳＴＩ製造工程で形成された第１分離部１５と第２分離部１６をセルフアラインのマスクとして用いるため、内部接続部１２及びＰＡＤ接続部１３は露光工程での合わせずれ等の影響を受けることなく高い精度を持って形成することができる。

次に、工程５としてフォトレジスト８１を剥離した後窒素雰囲気で１０００℃１０秒程度のランプアニールを行い、図１（ａ）、図１（ｂ）に示す構造を有する半導体保護素子１０が形成される。この製造方法を用いることで工程数を増やすことなく半導体保護素子１０を形成することができるため、ＴＡＴに優れた製造工程を提供することができる。また、ここで工程３と工程４の順序は順不同で実施することが可能であり、柔軟性を持った製造工程を実現することができる。

（ａ）は第１の実施形態を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 第１の実施形態を説明するための半導体保護素子の等価回路。 （ａ）は第１の変形例を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 （ａ）は第２の変形例を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 （ａ）は第２の実施形態を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 （ａ）は第２の実施形態を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 （ａ）は第２の実施形態を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。 （ａ）は第２の実施形態を説明するための半導体保護素子の模式平面図、（ｂ）は模式断面図。

符号の説明

１０…半導体保護素子、１１…Ｎ型領域、１２…内部接続部、１３…ＰＡＤ接続部、１４…接地部、１５…第１分離部、１６…第２分離部、１７…第３分離部、２１…ダイオード、２２…抵抗、２３…ダイオード、３１…Ｎ型領域、３２…内部接続部、３３…接地部、３４…ＰＡＤ接続部、３５…第１分離部、３６…第２分離部、３７…第３分離部、４１…Ｎ型領域、４２…接地部、４３…ＰＡＤ接続部、４４…内部接続部、４５…第１分離部、４６…第２分離部、４７…第３分離部、７１…フォトレジスト、８１…フォトレジスト。

Claims (7)

1. 半導体基板と、
   前記半導体基板の能動面側に設けられたＮ型領域と、
   前記能動面側からの平面視において前記Ｎ型領域の内周部に位置する第１導電領域と、
   前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第１導電領域を囲み且つ前記第１導電領域と電気的に分離するよう配置される第２導電領域と、
   前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第２導電領域を囲み且つ前記第２導電領域と電気的に分離するよう配置される第３導電領域とを含み、
   前記第１導電領域、前記第２導電領域、又は前記第３導電領域の何れか１つの導電領域はＰ型の導電性を有し且つ接地電位を与えられ、他の２つの導電領域はＮ型の導電性を有し且つ一方は外部回路と接続され、他方は内部回路と接続されることを特徴とする半導体保護素子。
2. 前記第１導電領域と前記第２導電領域との間、前記第２導電領域と前記第３導電領域との間、及び前記第３導電領域の周縁部に電気的分離を行うための絶縁領域を有することを特徴とする請求項１に記載の半導体保護素子。
3. 前記第１導電領域の幅、前記第２導電領域の幅、又は前記第３導電領域の幅の少なくとも１つの幅が揃えられていることを特徴とする請求項１又は２に記載の半導体保護素子。
4. 前記第１導電領域の外周部と前記第２導電領域の内周部との間に印加される電圧により発生する電界集中を緩和するよう前記第１導電領域の外周部と前記第２導電領域の内周部との間隔が設定され、且つ前記第２導電領域の外周部と前記第３導電領域の内周部間との間に印加される電圧により発生する電界集中を緩和するよう前記第２導電領域の外周部と前記第３導電領域の内周部との間隔が設定されていることを特徴とする請求項１又は２に記載の半導体保護素子。
5. 前記第１導電領域は矩形の四隅を落とした形状を有し、前記第２導電領域は内周部の形状及び外周部の形状として矩形の四隅を落とした形状を有し、前記第３導電領域の内周部の形状として矩形の四隅を落とした形状を有することを特徴とする請求項１乃至４の何れか一項に記載の半導体保護素子。
6. （１）半導体基板の能動面側にＮ型領域を形成する工程と、
   （２）前記能動面側からの平面視において前記Ｎ型領域の内周部に位置する第１導電領域と、
   前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第１導電領域を囲み且つ前記第１導電領域と電気的に分離するよう配置される第２導電領域と、
   前記能動面側からの平面視において前記Ｎ型領域の内周部に位置し、前記第２導電領域を囲み且つ前記第２導電領域と電気的に分離するよう配置される第３導電領域と、
   の３つの領域のうち何れか１つの領域にＰ型の導電性を与えるＰ型不純物を導入する工程と、
   （３）他の２つの領域にＮ型の導電性を与えるＮ型不純物を導入する工程と、
   を当該順又は前記（２）の工程と前記（３）の工程とを逆順として含むことを特徴とする半導体保護素子の製造方法。
7. 前記Ｐ型不純物及び前記Ｎ型不純物の導入にイオン注入法を用い、セルフアラインでイオン注入法を実行するためのマスクとして機能する絶縁領域を前記第１導電領域と前記第２導電領域との間及び前記第２導電領域と前記第３導電領域との間及び前記第３導電領域の外側に形成する工程を前記第１導電領域、前記第２導電領域、及び前記第３導電領域を形成する工程の前に挿入したことを特徴とする請求項６に記載の半導体保護素子の製造方法。
   

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