JP2007049158A - 静電放電保護素子及びその製造方法 - Google Patents

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Abstract

【課題】リーク電流が少なく、かつ低い降伏電圧を有する素子を使用して、内部素子を保護することができる静電放電保護素子及びその製造方法を提供する。
【解決手段】本発明による静電放電保護素子は第１導電型半導体基板のフィールド領域に形成される第１素子分離膜、第２素子分離膜；前記第１素子分離膜によって隔離されて前記第１導電型半導体基板にそれぞれ形成される第１高濃度第２導電型不純物領域、第２高濃度第２導電型不純物領域；前記第２素子分離膜によって隔離されて前記第２高濃度第２導電型不純物領域一側の前記第１導電型半導体基板に形成される高濃度第１導電型不純物領域；及び降伏電圧を低くするために前記第１高濃度第２導電型不純物領域下側の前記半導体基板に形成される低濃度第１導電型不純物領域；を含むことを特徴とする。
【選択図】図１

Description

本発明は静電放電(ＥＳＤ; Electro-Static Discharge)保護素子及びその製造方法に関する。
一般に使用者が摩擦又は静電誘導によって静電気的に充電されと静電放電が発生することがある。集積回路（以下ＩＣという）、特にＭＯＳトランジスタが形成されたＩＣはこのような静電放電による損傷、すなわち静電破壊に脆弱である。静電放電は入／出力パッド、電力ピン、又は他のＩＣパッドに伝達され、その伝達された静電放電が半導体接合部、誘電体、相互接続部又はＩＣの構成要素等に致命的な損傷を与えることがある。
従来、半導体素子の大きさが縮小されてその集積度が高くなると、ＭＯＳトランジスタの側面寄生バイポーラー(lateral parasitic bipolar)特性を利用したゲート接地ＮＭＯＳ(Gate Grounded NMOS：ＧＧＮＭＯＳ)を利用して静電放電を保護する静電放電保護素子を使用していた。
従来のＧＧＮＭＯＳ構造の静電放電保護素子はＭＯＳトランジスタの側面寄生バイポーラー特性を利用して静電気をバイパスさせる役目を果たしていた。
しかし、従来のＧＧＮＭＯＳ構造の静電放電保護素子はリーク電流に敏感ではないデジタル入出力（Ｉ／Ｏ）素子ではその効果が充分に優れているが、アナログ入／出力素子では相対的に高いリーク電流を持っているので回路設計に多くの制約がある。
すなわち、ＧＧＮＭＯＳの構造は素子の微細化によってゲート絶縁膜の厚さが減少し、Ｐ型半導体基板のＰ型不純物濃度が増加して、ＬＤＤ濃度が増加するなどによりますますリーク電流が増加する。故に電流の微細変化にも敏感であるアナログ入／出力素子では静電放電を保護するのに限界がある。
また、従来技術によるＧＧＮＭＯＳの構造の素子はゲート電極が必須なのでサイズを小さくすることに限界があった。
そのため、ゲート電極がないフィールドトランジスタ(Field transistor)を利用した静電放電保護素子が注目されるようになった。
すなわち、フィールドトランジスタはゲート電極を持っていないためリーク電流を減らすことができる長所がある。
また、フィールドトランジスタはゲート誘導バリア低下（ＧＩＢＬ：gate induced barrier lowering）効果が現われないので相対的に高い静電放電トリガー電圧を持つことができる。
しかし、従来技術によるフィールドトランジスタは高い降伏電圧を持っているため静電放電発生時に内部の素子を保護することができないので静電放電保護素子としては使いにくかった。
本発明はこのような問題を解決するためになされたもので、リーク電流を減少させ、かつ低い降伏電圧で内部素子を保護することができる静電放電保護素子及びその製造方法を提供することが目的である。
本発明による静電放電保護素子は、第１導電型半導体基板のフィールド領域に形成される第１素子分離膜および第２素子分離膜と、前記第１素子分離膜によって隔離されて前記第１導電型半導体基板にそれぞれ形成される第１高濃度第２導電型不純物領域および第２高濃度第２導電型不純物領域と、前記第２素子分離膜によって隔離されて前記第１導電型半導体基板の前記第２高濃度第２導電型不純物領域一方の側に形成される高濃度第１導電型不純物領域と、降伏電圧を低くするために前記半導体基板の前記第１高濃度第２導電型不純物領域の下側に形成される低濃度第１導電型不純物領域とを含むことを特徴とする。
また、本発明による静電放電保護素子製造方法は、第１導電型半導体基板のフィールド領域に第１素子分離膜、第２素子分離膜を形成するステップと、前記第１素子分離膜によって隔離されるように前記第１導電型半導体基板に第１高濃度第２導電型不純物領域と第２高濃度第２導電型不純物領域を形成するステップと、前記第１導電型半導体基板の、前記第２素子分離膜によって隔離されるように、前記第２高濃度第２導電型不純物領域一方の側に高濃度第１導電型不純物領域を形成するステップと、降伏電圧を低くするために前記半導体基板の前記第１高濃度第２導電型不純物領域の下側に低濃度第１導電型不純物領域を形成するステップとを含むことを特徴とする。
以下、本発明の実施形態による静電放電保護素子及びその製造方法を添付された図面を参照して詳細に説明する。
図１は本発明の実施形態による静電放電保護素子の断面図である。
本発明の実施形態による静電放電保護素子はＰ型半導体基板を持った例について説明しているが、それに限定されるのものではない。
本発明の実施形態による静電放電保護素子はフィールドトランジスタの例で説明しているが、それに限定されるものではない。
本発明の実施形態による静電放電保護素子は、図１に図示したように、Ｐ型半導体基板（３０）が活性領域とフィールド領域に区画され、フィールド領域に複数の素子分離膜（３２）が形成されている。
素子分離膜（３２）は、フィールド領域のＰ型半導体基板（３０）に狭いトレンチを形成して、そのトレンチ内に絶縁物質を充填してトレンチ分離膜を形成させている。
Ｐ型半導体基板（３０）の活性領域表面に高濃度Ｎ型不純物イオン注入によって第１高濃度Ｎ型不純物領域（３６ａ）と第２高濃度Ｎ型不純物領域（３６ｂ）が形成され、さらに、第２高濃度Ｎ型不純物領域（３６ｂ）の第１高濃度Ｎ型不純物領域（３６ａ）の反対側の基板表面に高濃度Ｐ型不純物領域（３７）が形成されている。この第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）や高濃度Ｐ型不純物領域（３７）はそれぞれ素子分離膜（３２）によって互いに隔離されている。
第１高濃度Ｎ型不純物領域（３６ａ）はドレーン領域として機能し、第２高濃度Ｎ型不純物領域（３６ｂ）はソース領域として機能する。
Ｐ型半導体基板（３０）は、１×１０16〜１×１０17ａｔｏｍｓ／ｃｍ3の濃度を持ち、後述する低濃度Ｐ型不純物領域（３１）がリーク電流なしに降伏電圧を制御することができるようにされている。
また、第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）は１×１０20〜１×１０22ａｔｏｍｓ／ｃｍ3の濃度を持ち、低濃度Ｐ型不純物領域（３１）がリーク電流無しで降伏電圧を制御することができるようにする。
Ｐ型半導体基板（３０）の第１高濃度Ｎ型不純物領域（３６ａ）の下側に降伏電圧を低くするための低濃度Ｐ型不純物領域（３１）が形成されている。
この低濃度Ｐ型不純物領域（３１）は１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度を持つ。
この低濃度Ｐ型不純物領域（３１）を、Ｐ型半導体基板（３０）よりは高い濃度を持ち、第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）より低い濃度を持つようにすることで、リーク電流無しで降伏電圧を制御することができる。
また、低濃度Ｐ型不純物領域（３１）はＰ型半導体基板（３０）より低い濃度であるので、ドーピング領域としての機能を果たすことができない。
また、低濃度Ｐ型不純物領域（３１）が第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）より高い濃度を持つとリーク電流があまりにも大きくなるという問題が発生する。
前記のように構成された高濃度Ｎ型不純物領域（３６ａ、３６ｂ）と高濃度Ｐ型不純物領域（３７）の表面には、本実施形態の場合それぞれシリサイド層（４０）が形成されている。
前記のような構造の基板全面に層間絶縁層（３８）を形成させて、高濃度Ｎ型不純物領域（３６ａ、３６ｂ）と高濃度Ｐ型不純物領域（３７）上のシリサイド層（４０）が露出するように層間絶縁層（３８）にコンタクトホールを形成する。
各コンタクトホールを通して高濃度Ｎ型不純物領域（３６ａ、３６ｂ）と高濃度Ｐ型不純物領域（３７）のシリサイド層（４０）に電気的に連結されるように多数のコンタクトプラグ（３９）を形成し、各コンタクトプラグ（３９）に連結させて多数の金属配線（４１）を形成させる。
上記のように構成される本実施形態による静電放電保護素子の製造方法を以下に説明する。
図２〜図７は本発明の実施形態による静電放電保護素子の工程断面図である。
図２に示したように、Ｐ型半導体基板（３０）に活性領域とフィールド領域を設けて、フィールド領域を所定の深さにエッチングしてトレンチを形成する。そして、酸化膜などの絶縁膜でトレンチを満たした後、ＣＭＰ工程でトレンチ内に絶縁膜が残るようにして複数の素子分離膜（３２）を形成する。半導体基板（３０）はＰ型に限定されない。
図３に示したように、半導体基板（３０）の全面に第１感光膜（４２）を堆積させて露光及び現像工程でパターニングした後、パターニングされた第１感光膜（４２）をマスクとして活性領域に高濃度Ｎ型不純物イオンを注入して第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）を形成させる。
この時、高濃度Ｎ型不純物イオン注入工程はＰ、Ａｓ等のＮ型不純物イオンを１０15ａｔｏｍｓ／ｃｍ2以上の濃度で注入し、イオン注入エネルギーは５０ＫｅＶ以下とする。これで、第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）は１×１０20〜１×１０22ａｔｏｍｓ／ｃｍ3の濃度を持ち、低濃度Ｐ型不純物領域（３１）がリーク電流無しで降伏電圧を制御することができるようにする。
図４に示したように、第１感光膜（４２）を除去した後、半導体基板（３０）の全面に第２感光膜（４３）を堆積させて露光及び現像工程でパターニングする。
パターニングされた第２感光膜（４３）をマスクとして活性領域に高濃度Ｐ型不純物イオンを注入して高濃度Ｐ型不純物領域（３７）を形成する。
この時、高濃度Ｐ型不純物イオン注入工程は、ボロン（Ｂ）等のＰ型不純物イオンを１０15ａｔｏｍｓ／ｃｍ2以上の濃度で注入して、イオン注入エネルギーは２０ＫｅＶ以下とする。
図５に示したように、第２感光膜（４３）を除去した後、半導体基板（３０）の全面に第３感光膜（４４）を堆積させて露光及び現像工程でパターニングする。
そして、パターニングされた第３感光膜（４４）をマスクとして第１高濃度Ｎ型不純物領域（３６ａ）の下側にフィールドトランジスタの降伏電圧を調節するためにＰ型不純物イオンを注入してＰ型不純物領域（３１）を形成する。
この時、Ｐ型不純物イオン注入工程は、ボロン（Ｂ）等のＰ型不純物イオンを３×１０13〜７×１０13ａｔｏｍｓ／ｃｍ2の濃度で注入して、イオン注入エネルギーは６０〜１００ＫｅＶにする。したがって、降伏電圧を調節するためのＰ型不純物領域（３１）は１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度を持つ。
すなわち、低濃度Ｐ型不純物領域（３１）はＰ型半導体基板（３０）よりは高い濃度を持ち、第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）よりは低い濃度を持つことでリーク電流無しで降伏電圧を制御することができる。
図６に示したように、第３感光膜（４４）を除去した後、シリサイド工程を実施して第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）と高濃度Ｐ型不純物領域（３７）の表面にシリサイド層（４０）を形成し、シリサイド層（４０）を形成させた基板全面に層間絶縁層（３８）を形成する。
この時、シリサイド工程は、半導体基板（３０）の全面に高融点金属（図示せず）を堆積させて熱処理して高融点金属とＰ型半導体基板（３０）が接触する面にシリサイド層（４０）を形成し、未反応の高融点金属を除去する。
図７に示したように、第１、第２高濃度Ｎ型不純物領域（３６ａ、３６ｂ）と高濃度Ｐ型不純物領域（３７）の表面に形成されたシリサイド層（４０）が露出するように層間絶縁層（３８）にコンタクトホールを形成して、各コンタクトホール内にコンタクトプラグ（３９）を形成する。そして、コンタクトプラグ（３９）に連結されるように層間絶縁膜（３８）の上に金属配線（４１）を形成する。
上述した本発明の実施形態による静電放電保護素子及びその製造方法においては次のような効果がある。
本実施形態は、ゲート電極がないフィールドトランジスタの構造で静電放電保護素子を構成させ、かつ、フィールドトランジスタの特徴である高い降伏電圧を不純物イオン注入によって低い降伏電圧を持つように構成したので、低い降伏電圧と低いリーク電流を持つ静電放電保護素子を提供することができるという効果がある。
また、本発明によればリーク電流が低くなるので電流変化に敏感なアナログ入／出力素子のための静電放電保護素子を提供することができる効果もある。
本発明は以上のように望ましい実施形態を図示して説明したが、前記した実施形態に限定されず、本発明の精神を逸脱しない範囲内で当該発明が属する技術分野で通常の知識を持った者によって多様な変更と修正が可能なはずである。
本発明の実施形態による静電放電保護素子の断面図。 本発明の実施形態による静電放電保護素子の工程断面図。 本発明の実施形態による静電放電保護素子の工程断面図。 本発明の実施形態による静電放電保護素子の工程断面図。 本発明の実施形態による静電放電保護素子の工程断面図。 本発明の実施形態による静電放電保護素子の工程断面図。 本発明の実施形態による静電放電保護素子の工程断面図。
符号の説明
３０…Ｐ型半導体基板、３１…低濃度Ｐ型不純物領域、３２…素子分離膜、３６ａ…高濃度Ｎ型不純物領域、３６ｂ…高濃度Ｎ型不純物領域、３７…高濃度Ｐ型不純物領域、４０…シリサイド

Claims (20)

  1. 第１導電型半導体基板のフィールド領域に形成される第１素子分離膜および第２素子分離膜と、
    前記第１素子分離膜によって隔離されて前記第１導電型半導体基板にそれぞれ形成される第１高濃度第２導電型不純物領域および第２高濃度第２導電型不純物領域と、
    前記第２素子分離膜によって隔離されて前記第１導電型半導体基板の前記第２高濃度第２導電型不純物領域一方の側に形成される高濃度第１導電型不純物領域と、
    降伏電圧を低くするために前記半導体基板の前記第１高濃度第２導電型不純物領域の下側に形成される低濃度第１導電型不純物領域と
    を含むことを特徴とする静電放電保護素子。
  2. 前記第１高濃度第２導電型不純物領域、第２高濃度第２導電型不純物領域、前記高濃度第１導電型不純物領域の表面に形成されるシリサイド層と、
    前記各シリサイド層にコンタクトホールを形成されて前記基板全面に形成される層間絶縁層と、
    前記各コンタクトホールに形成されるコンタクトプラグと、
    前記各コンタクトプラグに連結されて前記層間絶縁層の上に形成される金属配線と
    をさらに含むことを特徴とする請求項１に記載の静電放電保護素子。
  3. 前記低濃度第１導電型不純物領域は前記第１導電型半導体基板より高い濃度を持つことを特徴とする請求項１に記載の静電放電保護素子。
  4. 前記低濃度第１導電型不純物領域は前記第１高濃度第２導電型不純物領域と第２高濃度第２導電型不純物領域より低い濃度を持つことを特徴とする請求項１に記載の静電放電保護素子。
  5. 前記低濃度第１導電型不純物領域は１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度を持つことを特徴とする請求項１に記載の静電放電保護素子。
  6. 前記第１高濃度第２導電型不純物領域、第２高濃度第２導電型不純物領域は１×１０20〜１×１０22ａｔｏｍｓ／ｃｍ3の濃度を持つことを特徴とする請求項１に記載の静電放電保護素子。
  7. 前記第１導電型半導体基板は１×１０16〜１×１０17ａｔｏｍｓ／ｃｍ3の濃度を持つことを特徴とする請求項１に記載の静電放電保護素子。
  8. 前記静電放電保護素子はフィールドトランジスタであることを特徴とする請求項１に記載の静電放電保護素子。
  9. 前記第１高濃度第２導電型不純物領域はドレーン領域で、前記第２高濃度第２導電型不純物領域はソース領域であることを特徴とする請求項１に記載の静電放電保護素子。
  10. 第１導電型半導体基板のフィールド領域に第１素子分離膜、第２素子分離膜を形成するステップと、
    前記第１素子分離膜によって隔離されるように前記第１導電型半導体基板に第１高濃度第２導電型不純物領域と第２高濃度第２導電型不純物領域を形成するステップと、
    前記第１導電型半導体基板の、前記第２素子分離膜によって隔離されるように、前記第２高濃度第２導電型不純物領域一方の側に高濃度第１導電型不純物領域を形成するステップと、
    降伏電圧を低くするために前記半導体基板の前記第１高濃度第２導電型不純物領域の下側に低濃度第１導電型不純物領域を形成するステップと
    を含むことを特徴とする静電放電保護素子製造方法。
  11. 前記第１、第２高濃度第２導電型不純物領域と前記高濃度第１導電型不純物領域の表面にシリサイド層を形成するステップと、
    前記各シリサイド層にコンタクトホールを持たせて前記基板全面に層間絶縁層を形成するステップと、
    前記各コンタクトホールにコンタクトプラグを形成するステップと、
    前記各コンタクトプラグに連結されるように前記層間絶縁膜上に金属配線を形成するステップと
    をさらに含むことを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  12. 前記第１、第２高濃度第２導電型不純物領域はＮ型不純物イオンを１０15ａｔｏｍｓ／ｃｍ2以上の濃度で、イオン注入エネルギーを５０ＫｅＶ以下で形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  13. 前記第１、第２高濃度第２導電型不純物領域は１×１０20〜１×１０22ａｔｏｍｓ／ｃｍ3の濃度を持つように形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  14. 前記高濃度第１導電型不純物領域は、Ｐ型不純物イオンを１０15ａｔｏｍｓ／ｃｍ2以上の濃度で、イオン注入エネルギーを２０ＫｅＶ以下で形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  15. 前記低濃度第１導電型不純物領域はＰ型不純物イオンを３×１０13〜７×１０13ａｔｏｍｓ／ｃｍ2の濃度で注入して形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  16. 前記低濃度第１導電型不純物領域は１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度を持つように形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  17. 前記Ｐ型不純物イオンはボロン（Ｂ）を含むことを特徴とする請求項１５に記載の静電放電保護素子製造方法。
  18. 前記低濃度第１導電型不純物領域はＰ型不純物イオンを６０〜１００ＫｅＶのエネルギーで注入して形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  19. 前記第１導電型半導体基板は１×１０16〜 １×１０17ａｔｏｍｓ／ｃｍ3の濃度を持つように形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
  20. 前記低濃度第１導電型不純物領域は、前記第１導電型半導体基板より高い濃度を持ち、前記第１、第２高濃度第２導電型不純物領域よりは低い濃度を持つように形成されることを特徴とする請求項１０に記載の静電放電保護素子製造方法。
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