JPH0951041A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高集積度の半導体集積回路装置およびそれを
容易に製造できる製造技術を提供することにある。 【構成】 ｐ型の半導体基板１とｎ型ウエル領域８との
境界付近にイオン注入法により高不純物濃度のｎ型半導
体領域１４およびｐ型半導体領域１５を形成し、そのｐ
ｎ接合における容量を用いた容量素子を半導体領域に内
部に配置し、ｎ型半導体領域１４などの活性領域に容量
素子を除いた半導体素子を形成するものである。

Description

【発明の詳細な説明】

【０００１】本発明は、半導体集積回路装置およびその
製造方法に関し、特に、高集積度の半導体集積回路装置
の製造技術に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路装置においては、外部か
ら異常な静電気が偶然的に印加されるなどの電気的ノイ
ズが外部からの電気信号に加わる場合がある。そのた
め、半導体集積回路装置の内部回路を構成している各半
導体素子などを前述した電気ノイズから保護して誤動作
を発生させないために入力回路に保護回路の機能を備え
ることが考えられる。

【０００３】本発明者が検討した保護回路の機能を備え
ている入力回路を組み込んだＭＩＳ（Metal Insulator
Semiconductor)型半導体集積回路装置において、保護回
路の機能を備えている入力回路は、ノイズが入力し得る
パッド電極とそれに接続されている内部回路との間に挿
入して設けられ、パッド電極に、いかなる時にも異常な
静電気などのノイズが印加された場合にも、ノイズが半
導体集積回路装置の内部回路に印加されないように入力
回路において制御を行うものであり、ノイズによる不良
発生を防止できる高性能な製品を得ることができるもの
である。

【０００４】前記保護回路の機能を備えている入力回路
としては、容量素子、抵抗素子および電界効果型トラン
ジスタ（ＦＥＴ）を用いたものが考えられる。

【０００５】そして、保護回路の機能を備えている入力
回路における容量素子は、ＭＩＳＦＥＴのゲート電極と
半導体基板との間のゲート絶縁膜における容量を用いて
いる。

【０００６】この構造の保護回路における容量素子によ
り、ノイズが印加されても容量素子に電荷が蓄積される
ことにより、ＭＩＳＦＥＴが動作する時間を遅らせるこ
とができるので、短時間の電気信号であるノイズによる
誤動作を防止することができる。

【０００７】なお、保護回路を有する半導体集積回路装
置について記載されている文献としては、例えば特開昭
５６−６７９６２号公報に記載されているものがある。

【０００８】

【発明が解決しようとする課題】しかしながら、前述し
た保護回路の機能を備えている入力回路を有する半導体
集積回路装置は、種々の問題点があることを本発明者は
見い出した。

【０００９】すなわち、保護回路の機能を備えている入
力回路の容量素子として、ＭＩＳＦＥＴにおけるゲート
絶縁膜の容量を用いていることにより、半導体素子の形
成領域の一部を容量素子として使用する必要があること
により、他の半導体素子をその領域に形成することがで
きないので、集積度が低下するという問題点がある。

【００１０】また、近年の半導体集積回路装置におい
て、電源電圧を低電圧化し、半導体素子の微細化、高集
積化および低消費電力化を進めることが検討されている
が、低電圧化によりノイズ信号に対して正規の信号の電
圧が相対的に低下し、ノイズによる誤動作が生じやすく
なるという問題点がある。

【００１１】その結果、ノイズ対策としてより大きな容
量を付加する必要が生じることにより、それに対応して
広い面積を必要とするので、この点からも集積度を高め
るための問題点となっている。

【００１２】本発明の目的は、高集積度の半導体集積回
路装置を提供することにある。

【００１３】本発明の他の目的は、高集積度の半導体集
積回路装置を容易に製造できる製造技術を提供すること
にある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。

【００１６】本発明の半導体集積回路装置は、第１導電
型の半導体基板と、前記半導体基板上に設けられ、前記
半導体基板よりも不純物濃度が高い第１導電型の第１半
導体領域と、前記第１半導体領域上に設けられた第２導
電型の第２半導体領域と、前記第２半導体領域上に設け
られ、前記第２半導体領域よりも不純物濃度が低い第２
導電型の第３半導体領域と、前記第３半導体領域に形成
された半導体素子とを有するものである。

【００１７】

【作用】前記した本発明の半導体集積回路装置によれ
ば、第１導電型の第１半導体領域とその上に設けられた
第２導電型の第２半導体領域とのｐｎ接合で容量素子を
構成することにより、第３半導体領域に容量素子を形成
する必要がなくなるので、この領域に容量素子以外の種
々の半導体素子を形成することができる。

【００１８】また、上記第１導電型の第１半導体領域と
その上に設けられた第２導電型の第２半導体領域のそれ
ぞれの不純物濃度を高くすることにより、大きな容量値
を有する容量素子を実現することができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００２０】（実施例１）図１〜図７は、本発明の一実
施例である半導体集積回路装置の製造工程を示す断面図
である。同図を用いて、本発明の半導体集積回路装置お
よびその製造技術について説明する。

【００２１】本実施例の半導体集積回路装置の特徴は、
図８に示すようなｐｎ接合の容量を用いた容量素子Ｃを
備えている入力回路を有することにあり、それの入力端
子Ａと出力端子Ｂとの間に容量素子Ｃ、抵抗素子Ｒ、Ｍ
ＩＳＦＥＴＭ1 およびＭＩＳＦＥＴＭ2 が電気的に接続
されていると共に出力端子に内部回路（図示を省略）が
電気的に接続されているものである。

【００２２】図１〜図７および図９を用いて、本発明の
一実施例である半導体集積回路装置の製造方法を説明す
る。

【００２３】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１の表面に熱酸化処理
により酸化シリコン膜２を例えば２３ｎｍの膜厚をもっ
て形成した後、その酸化シリコン膜２の表面にＣＶＤ法
により窒化シリコン膜３を例えば５０ｎｍの膜厚をもっ
て形成する。

【００２４】次に、半導体基板１におけるｐ型ウエル領
域を形成する領域の上の窒化シリコン膜３の表面にフォ
トレジスト膜４を選択的に形成する。

【００２５】次に、フォトレジスト膜４をマスクとして
使用して、半導体基板１におけるｎ型ウエル領域を形成
する領域の上の窒化シリコン膜３すなわち表面が露出し
ている窒化シリコン膜３をエッチングにより取り除いた
後、フォトレジスト膜４をマスクとして使用してｎ型ウ
エル領域を形成する領域の半導体基板１の表面にイオン
注入法によりｎ型不純物５をイオン注入する。

【００２６】この場合、ｎ型不純物５は、例えばリン
（Ｐ）を用い、イオン注入エネルギーとして１２５ｋｅ
Ｖ、ドーズ量として２×１０¹³／ｃｍ² とする。

【００２７】次に、図２に示すように、不要となったフ
ォトレジスト膜４を取り除いた後、窒化シリコン膜３を
マスクとして使用して、熱酸化処理により表面が露出し
ている半導体基板１の表面に酸化シリコン膜６を例えば
１２０ｎｍの膜厚をもって形成する。

【００２８】次に、図３に示すように、不要となった窒
化シリコン膜３を取り除いた後、酸化シリコン膜６をマ
スクとして使用して、ｐ型ウエル領域を形成する領域の
半導体基板１の表面にイオン注入法によりｐ型不純物７
をイオン注入する。

【００２９】この場合、ｐ型不純物７は、例えばフッ化
ホウ素（ＢＦ₂)を用い、イオン注入エネルギーとして６
０ｋｅＶ、ドーズ量として２×１０¹³／ｃｍ² とする。

【００３０】次に、図４に示すように、熱処理を行うこ
とにより、ｎ型不純物５およびｐ型不純物７を半導体基
板１に拡散してｎ型ウエル領域８およびｐ型ウエル領域
９を形成する。

【００３１】次に、図５に示すように、不要となった酸
化シリコン膜２および酸化シリコン膜６を取り除いた
後、半導体基板１の表面に熱酸化処理により酸化シリコ
ン膜１０を例えば１3.５ｎｍの膜厚をもって形成した
後、、その酸化シリコン膜１０の表面にＣＶＤ法により
窒化シリコン膜１１を例えば１４０ｎｍの膜厚をもって
形成する。

【００３２】次に、半導体基板１におけるｐチャネルＭ
ＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを形成する領
域の上の窒化シリコン膜１１の表面にフォトレジスト膜
を選択的に形成した後、フォトレジスト膜をエッチング
用マスクとして使用して、表面が露出している窒化シリ
コン膜１１をエッチングにより取り除く作業を行う。

【００３３】次に、不要となったフォトレジスト膜を取
り除いた後、窒化シリコン膜１１をマスクとして使用し
て、熱酸化処理により表面が露出しているｎ型ウエル領
域８およびｐ型ウエル領域９の表面に酸化シリコン膜１
２を例えば４００ｎｍの膜厚をもって形成する。

【００３４】酸化シリコン膜１２は、ＬＯＣＯＳ（Loca
l Oxidation of Silicon）構造の絶縁膜であり、フィー
ルド絶縁膜として使用されるものである。

【００３５】次に、図６に示すように、ｐ型ウエル領域
９の上の酸化シリコン膜１０および酸化シリコン膜１２
の表面にフォトレジスト膜１３を選択的に形成した後、
フォトレジスト膜１３をマスクとして使用して、ｎ型ウ
エル領域８と半導体基板１との境界付近にイオン注入法
によりｎ型不純物をイオン注入する。

【００３６】この場合、ｎ型不純物は、例えばリンを用
い、イオン注入エネルギーとして１５００ｋｅＶ、ドー
ズ量として３×１０¹³／ｃｍ² とする。

【００３７】次に、フォトレジスト膜１３をマスクとし
て使用して、ｎ型ウエル領域８と半導体基板１との境界
付近にイオン注入法によりｐ型不純物をイオン注入す
る。

【００３８】この場合、ｐ型不純物は、例えばホウ素
（Ｂ）を用い、イオン注入エネルギーとして９５０ｋｅ
Ｖ、ドーズ量として３×１０¹³／ｃｍ² とする。

【００３９】次に、熱処理を行うことにより、ｎ型不純
物およびｐ型不純物をｎ型ウエル領域８および半導体基
板１に拡散して、ｎ型ウエル領域８よりも高不純物濃度
のｎ型半導体領域１４および半導体基板１よりも高不純
物濃度のｐ型半導体領域１５を形成する。

【００４０】前述したイオン注入の条件により、図６に
示すように、ｎ型半導体領域１４の下部にｐ型半導体領
域１５が形成されることになる。

【００４１】前述した熱処理は、後述するｎ型ウエル領
域８にｎチャネルＭＩＳＦＥＴを形成する製造工程およ
びｐ型ウエル領域９にｐチャネルＭＩＳＦＥＴを形成す
る製造工程における熱処理を適用して行う態様とするこ
とができる。

【００４２】図９に示すように、ｎ型ウエル領域８と半
導体基板１との境界付近にｎ型ウエル領域８よりも高不
純物濃度のｎ型半導体領域１４と半導体基板１よりも高
不純物濃度のｐ型半導体領域１５によりｐｎ接合が形成
され、このｐｎ接合の容量は容量素子として使用できる
ものである。

【００４３】なお、図９において、不純物濃度を示す点
線は、ｎ型半導体領域１４およびｐ型半導体領域１５が
従来のように形成されている場合の不純物濃度を示して
いる。

【００４４】次に、図７に示すように、不要となったフ
ォトレジスト膜１３を取り除いた後、不要となった酸化
シリコン膜１０を取り除くことにより、ｐチャネルＭＩ
ＳＦＥＴが形成される領域のｎ型ウエル領域８の表面を
露出させると共にｎチャネルＭＩＳＦＥＴが形成される
領域のｐ型ウエル領域９の表面を露出させる。

【００４５】次に、先行技術を用いて、表面が露出して
いるｎ型ウエル領域８にｐチャネルＭＩＳＦＥＴを形成
すると共に表面が露出しているｐ型ウエル領域９にｎチ
ャネルＭＩＳＦＥＴを形成する。

【００４６】すなわち、酸化シリコン膜１２によって囲
まれた活性領域に例えば酸化シリコンなどからなるゲー
ト絶縁膜１６を形成し、このゲート絶縁膜１６の上に例
えば多結晶シリコンなどからなるゲート電極１７を形成
する。

【００４７】次に、低不純物濃度のｎ型半導体領域１８
およびｐ型半導体領域１９を形成した後、ゲート側壁絶
縁膜２０を形成する。

【００４８】次に、ソースおよびドレインとなる高不純
物濃度のｎ型半導体領域２１およびｐ型半導体領域２２
を形成する。

【００４９】次に、絶縁膜２３を形成した後、配線層２
４を形成することにより、ｎ型ウエル領域８にｐチャネ
ルＭＩＳＦＥＴ２５を形成すると共にｐ型ウエル領域９
にｎチャネルＭＩＳＦＥＴ２６を形成する。

【００５０】次に、配線層２４の上に層間絶縁膜および
上層配線層を必要に応じて複数層形成した後、最上層の
配線層の上に例えば窒化シリコン膜などの表面保護膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。

【００５１】前述した本実施例の半導体集積回路装置の
製造技術は、半導体基板１にｎ型ウエル領域８およびｐ
型ウエル領域９を形成し、ｎ型ウエル領域の下部に高不
純物濃度のｎ型半導体領域１４およびｐ型半導体領域１
５を製造する態様であるが、半導体基板１にｎ型ウエル
領域を形成し、ｎ型ウエル領域の下部に高不純物濃度の
ｎ型半導体領域１４およびｐ型半導体領域１５を製造す
る態様などとすることができる。

【００５２】また、前述した本実施例の半導体集積回路
装置の製造技術は、ｐ型の半導体基板１を用いている
が、ｎ型の半導体基板を用いるなどの前述した実施例と
は逆の導電型の半導体領域を使用して行う半導体集積回
路装置の製造工程とすることができる。

【００５３】前述した本実施例の半導体集積回路装置お
よびその製造技術によれば、半導体基板１と半導体素子
が形成されているｎ型ウエル領域８との境界付近に、半
導体基板１よりも高不純物濃度のｐ型半導体領域１５と
ｎ型ウエル領域８よりも高不純物濃度のｎ型半導体領域
１４とを有するものであることにより、半導体基板１よ
りも高不純物濃度のｐ型半導体領域１５とｎ型ウエル領
域８よりも高不純物濃度のｎ型半導体領域１４とのｐｎ
接合における容量を容量素子として使用することによ
り、ｎ型ウエル領域８の表面部における半導体素子を形
成する領域に容量素子を形成する必要がないので、半導
体素子を形成する領域であるｎ型ウエル領域８に容量素
子以外の種々の半導体素子を形成できる。

【００５４】その結果、半導体素子を形成する領域であ
るｎ型ウエル領域８に容量素子以外の種々の半導体素子
を形成できることにより、高集積度の半導体集積回路装
置とすることができる。

【００５５】前述した本実施例の半導体集積回路装置に
よれば、半導体基板１よりも高不純物濃度のｐ型半導体
領域１５とｎ型ウエル領域８よりも高不純物濃度のｎ型
半導体領域１４とのｐｎ接合における容量を容量素子と
して使用する場合において、ｐ型半導体領域１５および
ｎ型半導体領域１４の不純物濃度を高くできることによ
り、大きな容量値を備えている容量素子とすることがで
きる。

【００５６】前述した本実施例の半導体集積回路装置の
製造技術によれば、半導体基板１と半導体素子が形成さ
れるｎ型ウエル領域８との境界付近に、イオン注入法に
より半導体基板１よりも高不純物濃度のｐ型半導体領域
１５とｎ型ウエル領域８よりも高不純物濃度のｎ型半導
体領域１４とを形成することができることにより、簡単
な製造工程により半導体領域の内部に容量素子を形成す
ることができる。

【００５７】（実施例２）図１０は、本発明の他の実施
例である半導体集積回路装置のチップを示す平面図であ
る。

【００５８】本実施例の半導体集積回路装置は、前述し
た実施例１における半導体領域の内部に形成したｐ型半
導体領域１５とｎ型半導体領域１４とのｐｎ接合におけ
る容量を容量素子として使用する場合において、従来の
半導体集積回路装置においては入力回路用容量形成領域
とされていた領域２８にｎ型ウエル領域８およびｐ型ウ
エル領域９を形成して、その領域に半導体素子を形成す
ることができることにより、高集積度の半導体集積回路
装置とすることができる。

【００５９】また、本実施例の半導体集積回路装置は、
前述した実施例１における半導体領域の内部に形成した
ｐ型半導体領域１５とｎ型半導体領域１４とのｐｎ接合
における容量を容量素子として使用する場合において、
ｎ型ウエル領域８の形成領域とｐ型ウエル領域９の形成
領域とを制御することにより、必要な容量を形成するた
めに例えばｎ型ウエル領域８の形成領域をｐ型ウエル領
域９よりも広域化してｎ型ウエル領域の下部に形成した
ｐ型半導体領域１５とｎ型半導体領域１４とのｐｎ接合
における容量を大きくすることができる。

【００６０】さらに、本実施例の半導体集積回路装置
は、前述した実施例１における半導体領域の内部に形成
したｐ型半導体領域１５とｎ型半導体領域１４とのｐｎ
接合における容量を容量素子として使用する場合におい
て、チップ２７の内部における必要な領域にｐ型半導体
領域１５とｎ型半導体領域１４とを形成することができ
ることにより、そのｐｎ接合における容量を容量素子と
して使用する場合において、容量値を必要に応じて大き
くすることができる。

【００６１】（実施例３）図１１は、本発明の他の実施
例である半導体集積回路装置を示す断面図である。

【００６２】本実施例の半導体集積回路装置は、前述し
た実施例１における半導体領域の内部にｐ型半導体領域
１５を形成する製造工程において、ｎ型ウエル領域８の
下部とｐ型ウエル領域９の下部に同一工程によりｐ型半
導体領域１５を形成する態様のものである。

【００６３】本実施例の半導体集積回路装置は、ｐ型半
導体領域１５により、前述した実施例１における半導体
領域の内部に形成するｐ型半導体領域１５とｎ型半導体
領域１４とのｐｎ接合における容量を容量素子として使
用する場合において、各容量素子を電気的に接続するこ
とができる。

【００６４】（実施例４）図１２は、本発明の他の実施
例である半導体集積回路装置を示す断面図である。

【００６５】本実施例の半導体集積回路装置は、前述し
た実施例１における半導体領域の内部にｎ型半導体領域
１４を形成する製造工程において、ｎ型ウエル領域８の
下部とｐ型ウエル領域９の下部に同一工程によりｎ型半
導体領域１４を形成する態様のものである。

【００６６】本実施例の半導体集積回路装置は、ｎ型半
導体領域１４により、前述した実施例１における半導体
領域の内部に形成するｐ型半導体領域１５とｎ型半導体
領域１４とのｐｎ接合における容量を容量素子として使
用する場合において、各容量素子を電気的に接続するこ
とができる。

【００６７】更に、ｐ型ウエル領域９を半導体基板１よ
りｐｎ接合を用いて電気的に分離することができ、ｐ型
ウエル領域９の電位を個々に操作・設定することができ
る。

【００６８】（実施例５）図１３は、本発明の他の実施
例である半導体集積回路装置を示す断面図である。

【００６９】本実施例の半導体集積回路装置は、前述し
た実施例１における半導体領域の内部に容量素子を形成
する場合において、例えば１×１０¹⁸／ｃｍ² の高不純
物濃度のｐ型の半導体基板２９を用いることにより。前
述したｐ型半導体領域１５を形成する製造工程を不要と
して、半導体基板２９とｎ型半導体領域１４とにより半
導体領域の内部に容量素子を形成することができる。

【００７０】（実施例６）図１４は、本発明の他の実施
例である半導体集積回路装置を示す断面図である。

【００７１】本実施例の半導体集積回路装置の製造技術
は、前述した実施例１における半導体領域の内部に容量
素子を形成する場合において、ＳＯＩ（Silicon on Ins
ulator）構造の半導体基板３０を使用して行うものであ
る。

【００７２】この場合、ＳＯＩ構造の絶縁膜３１を前述
した実施例１におけるｐ型半導体領域１５とｎ型半導体
領域１４との間に介在させることにより、絶縁膜３１を
誘電体として使用しているコンデンサー構造の容量素子
とすることができるので、高容量値の容量素子をＳＯＩ
構造の半導体領域の内部に配置させることができる。

【００７３】本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。具体的に、本発明は、容量素
子を備えている保護回路の機能を備えている入力回路を
有するＢｉＭＯＳ、ＣＭＯＳあるいはＢｉＣＭＯＳ型の
半導体集積回路装置の態様に適用できる。

【００７４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７５】（１）本発明の半導体集積回路装置によれ
ば、第１導電型の第１半導体領域とその上に設けられた
第２導電型の第２半導体領域とのｐｎ接合で容量素子を
構成することにより、第３半導体領域に容量素子以外の
種々の半導体素子を形成することができるので、半導体
集積回路装置の高集積化を実現することができる。

【００７６】（２）本発明の半導体集積回路装置によれ
ば、容量素子を構成する第１導電型の第１半導体領域と
その上に設けられた第２導電型の第２半導体領域のそれ
ぞれの不純物濃度を高くすることにより、大きな容量値
を有する容量素子を実現することができる。

【００７７】（３）本発明の半導体集積回路装置の製造
方法によれば、容量素子を構成する第１導電型の第１半
導体領域とその上に設けられた第２導電型の第２半導体
領域をイオン注入法で形成することにより、少ない製造
工程で容量素子を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
入力回路を示す回路図である。

【図９】本発明の一実施例である半導体集積回路装置に
おける不純物濃度分布を示すグラフ図である。

【図１０】本発明の他の実施例である半導体集積回路装
置のチップを示す平面図である。

【図１１】本発明の他の実施例である半導体集積回路装
置を示す断面図である。

【図１２】本発明の他の実施例である半導体集積回路装
置を示す断面図である。

【図１３】本発明の他の実施例である半導体集積回路装
置を示す断面図である。

【図１４】本発明の他の実施例である半導体集積回路装
置を示す断面図である。

【符号の説明】

１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ ｎ型不純物 ６ 酸化シリコン膜 ７ ｐ型不純物 ８ ｎ型ウエル領域 ９ ｐ型ウエル領域 １０ 酸化シリコン膜 １１ 窒化シリコン膜 １２ 酸化シリコン膜 １３ フォトレジスト膜 １４ ｎ型半導体領域 １５ ｐ型半導体領域 １６ ゲート絶縁膜 １７ ゲート電極 １８ ｎ型半導体領域 １９ ｐ型半導体領域 ２０ ゲート側壁絶縁膜 ２１ ｎ型半導体領域 ２２ ｐ型半導体領域 ２３ 絶縁膜 ２４ 配線層 ２５ ｎチャネルＭＩＳＦＥＴ ２６ ｐチャネルＭＩＳＦＥＴ ２７ チップ ２８ 領域 ２９ 半導体基板 ３０ 半導体基板 ３１ 絶縁膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、前記半導体
   基板上に設けられ、前記半導体基板よりも不純物濃度が
   高い第１導電型の第１半導体領域と、前記第１半導体領
   域上に設けられた第２導電型の第２半導体領域と、前記
   第２半導体領域上に設けられ、前記第２半導体領域より
   も不純物濃度が低い第２導電型の第３半導体領域と、前
   記第３半導体領域に形成された半導体素子とを有するこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 第１導電型の半導体基板と、前記半導体
   基板上の第１領域に設けられ、前記半導体基板よりも不
   純物濃度が高い第１導電型の第１半導体領域と、前記第
   １半導体領域上に設けられた第２導電型の第２領域と、
   前記第２半導体領域上に設けられ、前記第２半導体領域
   よりも不純物濃度が低い第２導電型の第３半導体領域
   と、前記半導体基板上の第２領域に設けられ、前記半導
   体基板よりも不純物濃度が高い第１導電型の第４半導体
   領域と、前記第３半導体領域、第４半導体領域のそれぞ
   れに形成された半導体素子とを有することを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記半導体基板はＳＯＩ構造を有してお
   り、前記第１導電型の第１半導体領域とその上に設けら
   れた前記第２導電型の第２半導体領域との間に絶縁膜が
   介在されていることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項２記載の半導体集積回路装置にお
   いて、前記半導体基板の第２領域における前記半導体基
   板とその上の前記第１導電型の第４半導体領域との間に
   前記第２導電型の第２半導体領域を設けたことを特徴と
   する半導体集積回路装置。
5. 【請求項５】 請求項１記載の半導体集積回路装置の製
   造方法において、 前記第１導電型の半導体基板上に前記第２導電型の第３
   半導体領域を形成する工程と、 前記半導体基板と前記第３半導体領域との境界付近に第
   ２導電型の不純物をイオン注入する工程と、 前記第２導電型の不純物がイオン注入された領域下の前
   記半導体基板に第１導電型の不純物をイオン注入する工
   程と、 前記第１導電型の不純物および前記第２導電型の不純物
   を熱拡散することにより、前記第１導電型の第１半導体
   領域および前記第２導電型の第２半導体領域を形成する
   工程と、 前記第３半導体領域に前記半導体素子を形成する工程
   と、を有することを特徴とする半導体集積回路装置の製
   造方法。
6. 【請求項６】 請求項２記載の半導体集積回路装置の製
   造方法において、 前記第１導電型の半導体基板上の第１領域に前記第２導
   電型の第３半導体領域を形成し、前記半導体基板上の第
   ２領域に前記第１導電型の第４半導体領域を形成する工
   程と、 前記半導体基板と前記第３半導体領域との境界付近に第
   ２導電型の不純物をイオン注入する工程と前記第２導電
   型の不純物がイオン注入された領域下の前記半導体基板
   に第１導電型の不純物をイオン注入する工程と、 前記第１導電型の不純物および前記第２導電型の不純物
   を熱拡散することにより、前記半導体基板上の第１領域
   に前記第１導電型の第１半導体領域および前記第２導電
   型の第２半導体領域を形成する工程と、 前記第３半導体領域、前記第４半導体領域のそれぞれに
   前記半導体素子を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
   法。
7. 【請求項７】 請求項４記載の半導体集積回路装置の製
   造方法において、 前記第１導電型の半導体基板上の第１領域に前記第２導
   電型の第３半導体領域を形成し、前記半導体基板上の第
   ２領域に前記第１導電型の第４半導体領域を形成する工
   程と、 前記半導体基板と前記第３半導体領域との境界付近およ
   び前記半導体基板と前記第４半導体領域との境界付近に
   第２導電型の不純物をイオン注入する工程と、 前記第１領域における前記第２導電型の不純物がイオン
   注入された領域下の前記半導体基板に第１導電型の不純
   物をイオン注入する工程と、 前記第１導電型の不純物および前記第２導電型の不純物
   を熱拡散することにより、前記半導体基板上の第１領域
   に前記第１導電型の第１半導体領域および前記第２導電
   型の第２半導体領域を形成し、前記半導体基板上の第２
   領域に前記第２導電型の第２半導体領域を形成する工程
   と、 前記第３半導体領域、前記第４半導体領域のそれぞれに
   前記半導体素子を形成する工程と、を有することを特徴
   とする半導体集積回路装置の製造方法。