JP2000311950A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000311950A JP2000311950A JP11117991A JP11799199A JP2000311950A JP 2000311950 A JP2000311950 A JP 2000311950A JP 11117991 A JP11117991 A JP 11117991A JP 11799199 A JP11799199 A JP 11799199A JP 2000311950 A JP2000311950 A JP 2000311950A
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Abstract
(57)【要約】
【課題】 ロジック部に形成される第１のＭＯＳＦＥ
Ｔ、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ及びＥＳ
Ｄ保護部に形成される第３のＭＯＳＦＥＴがそれぞれ求
められる機能を発揮できるようにする。 【解決手段】 第１のＭＯＳＦＥＴは、相対的に小さい
膜厚を持つ第１のゲート絶縁膜１２の上に形成された第
１のｎ型ゲート電極１３Ａを有すると共に、第１の高濃
度不純物層２４のチャネル領域側に第１の低濃度不純物
層１８を有している。第２のＭＯＳＦＥＴは、相対的に
大きい膜厚を持つ第２のゲート絶縁膜１４の上に形成さ
れた第２のｎ型ゲート電極１５Ａを有すると共に、第２
の高濃度不純物層２５のチャネル領域側に、不純物濃度
が異なる第１の低濃度不純物層１９及び第２の低濃度不
純物層２２を有している。第３のＭＯＳＦＥＴは、相対
的に大きい膜厚を持つ第３のゲート絶縁膜１６の上に形
成された第３のｎ型ゲート電極１７Ａを有すると共に、
第３の高濃度不純物層２６のチャネル領域側に第３の低
濃度不純物層２０を有している。
Ｔ、Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ及びＥＳ
Ｄ保護部に形成される第３のＭＯＳＦＥＴがそれぞれ求
められる機能を発揮できるようにする。 【解決手段】 第１のＭＯＳＦＥＴは、相対的に小さい
膜厚を持つ第１のゲート絶縁膜１２の上に形成された第
１のｎ型ゲート電極１３Ａを有すると共に、第１の高濃
度不純物層２４のチャネル領域側に第１の低濃度不純物
層１８を有している。第２のＭＯＳＦＥＴは、相対的に
大きい膜厚を持つ第２のゲート絶縁膜１４の上に形成さ
れた第２のｎ型ゲート電極１５Ａを有すると共に、第２
の高濃度不純物層２５のチャネル領域側に、不純物濃度
が異なる第１の低濃度不純物層１９及び第２の低濃度不
純物層２２を有している。第３のＭＯＳＦＥＴは、相対
的に大きい膜厚を持つ第３のゲート絶縁膜１６の上に形
成された第３のｎ型ゲート電極１７Ａを有すると共に、
第３の高濃度不純物層２６のチャネル領域側に第３の低
濃度不純物層２０を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、一の半導体基板上
に、第１のＭＯＳＦＥＴを有するロジック部と、第２の
ＭＯＳＦＥＴを有するＩ／Ｏ部（入出力部）と、第３の
ＭＯＳＦＥＴを有するＥＳＤ（Electric Static Discha
rge ）保護部とを備えた半導体装置及びその製造方法に
関する。
に、第１のＭＯＳＦＥＴを有するロジック部と、第２の
ＭＯＳＦＥＴを有するＩ／Ｏ部（入出力部）と、第３の
ＭＯＳＦＥＴを有するＥＳＤ（Electric Static Discha
rge ）保護部とを備えた半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】ロジック部に形成される第１のＭＯＳＦ
ＥＴは、消費電力の低減のために低電圧例えば２．５Ｖ
で動作することが求められると共に、処理能力の向上の
ために高速で動作することが求められている。
ＥＴは、消費電力の低減のために低電圧例えば２．５Ｖ
で動作することが求められると共に、処理能力の向上の
ために高速で動作することが求められている。
【０００３】また、Ｉ／Ｏ部に形成される第２のＭＯＳ
ＦＥＴは、外部から電源電圧が入力されたり又は外部と
の間で信号電圧の入出力を行なったりするために用いら
れるので、高電圧例えば３．３Ｖで動作することが求め
られる。
ＦＥＴは、外部から電源電圧が入力されたり又は外部と
の間で信号電圧の入出力を行なったりするために用いら
れるので、高電圧例えば３．３Ｖで動作することが求め
られる。
【０００４】また、ＥＳＤ保護部に形成される第３のＭ
ＯＳＦＥＴは、サージ電圧を吸収するために、バイポー
ラ動作をし易いことが望ましいので、ソース領域又はド
レイン領域とウェル領域との間の不純物の濃度勾配は急
峻であることが求められる。
ＯＳＦＥＴは、サージ電圧を吸収するために、バイポー
ラ動作をし易いことが望ましいので、ソース領域又はド
レイン領域とウェル領域との間の不純物の濃度勾配は急
峻であることが求められる。
【０００５】
【発明が解決しようとする課題】ところが、従来の半導
体装置においては、ロジック部の第１のＭＯＳＦＥＴ、
Ｉ／Ｏ部の第２のＭＯＳＦＥＴ及びＥＳＤ保護部の第３
のＭＯＳＦＥＴは、工程の簡素化のために同一の構造を
有するのが通常である。
体装置においては、ロジック部の第１のＭＯＳＦＥＴ、
Ｉ／Ｏ部の第２のＭＯＳＦＥＴ及びＥＳＤ保護部の第３
のＭＯＳＦＥＴは、工程の簡素化のために同一の構造を
有するのが通常である。
【０００６】このため、ＭＯＳＦＥＴをロジック部に求
められる特性を有するように形成すると、Ｉ／Ｏ部又は
ＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機
能を発揮せず、ＭＯＳＦＥＴをＩ／Ｏ部に求められる特
性を有するように形成すると、ロジック部又はＥＳＤ保
護部に形成されたＭＯＳＦＥＴは求められる機能を発揮
せず、ＭＯＳＦＥＴをＥＳＤ保護部に求められる特性を
有するように形成すると、ＭＯＳＦＥＴはロジック部又
はＩ／Ｏ部に求められる機能を発揮しないという問題が
ある。
められる特性を有するように形成すると、Ｉ／Ｏ部又は
ＥＳＤ保護部に形成されたＭＯＳＦＥＴは求められる機
能を発揮せず、ＭＯＳＦＥＴをＩ／Ｏ部に求められる特
性を有するように形成すると、ロジック部又はＥＳＤ保
護部に形成されたＭＯＳＦＥＴは求められる機能を発揮
せず、ＭＯＳＦＥＴをＥＳＤ保護部に求められる特性を
有するように形成すると、ＭＯＳＦＥＴはロジック部又
はＩ／Ｏ部に求められる機能を発揮しないという問題が
ある。
【０００７】前記に鑑み、本発明は、ロジック部に形成
される第１のＭＯＳＦＥＴ、Ｉ／Ｏ部に形成される第２
のＭＯＳＦＥＴ及びＥＳＤ保護部に形成される第３のＭ
ＯＳＦＥＴがそれぞれ求められる機能を発揮できるよう
にすることを目的とする。
される第１のＭＯＳＦＥＴ、Ｉ／Ｏ部に形成される第２
のＭＯＳＦＥＴ及びＥＳＤ保護部に形成される第３のＭ
ＯＳＦＥＴがそれぞれ求められる機能を発揮できるよう
にすることを目的とする。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、一の半導体基板上に、
第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯ
ＳＦＥＴを有するＩ／Ｏ部と、第３のＭＯＳＦＥＴを有
するＥＳＤ保護部とを備えた半導体装置を対象とし、第
１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１の
ゲート絶縁膜の上に形成された第１のゲート電極を有す
ると共に、ソース又はドレインとなる高濃度不純物層の
チャネル領域側に低濃度不純物層を有しており、相対的
に低い電圧で動作するように設定されており、第２のＭ
ＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート
絶縁膜の上に形成された第２のゲート電極を有すると共
に、ソース又はドレインとなる高濃度不純物層のチャネ
ル領域側に第１の低濃度不純物層を有し且つ該第１の低
濃度不純物層のチャネル領域側に該第１の低濃度不純物
層よりも不純物濃度が低い第２の低濃度不純物層を有し
ており、相対的に高い電圧で動作するように設定されて
おり、第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持
つ第３のゲート絶縁膜の上に形成された第３のゲート電
極を有すると共に、ソース又はドレインとなる高濃度不
純物層のチャネル領域側に低濃度不純物層を有してお
り、相対的に高い電圧で動作するように設定されてい
る。
め、本発明に係る半導体装置は、一の半導体基板上に、
第１のＭＯＳＦＥＴを有するロジック部と、第２のＭＯ
ＳＦＥＴを有するＩ／Ｏ部と、第３のＭＯＳＦＥＴを有
するＥＳＤ保護部とを備えた半導体装置を対象とし、第
１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１の
ゲート絶縁膜の上に形成された第１のゲート電極を有す
ると共に、ソース又はドレインとなる高濃度不純物層の
チャネル領域側に低濃度不純物層を有しており、相対的
に低い電圧で動作するように設定されており、第２のＭ
ＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート
絶縁膜の上に形成された第２のゲート電極を有すると共
に、ソース又はドレインとなる高濃度不純物層のチャネ
ル領域側に第１の低濃度不純物層を有し且つ該第１の低
濃度不純物層のチャネル領域側に該第１の低濃度不純物
層よりも不純物濃度が低い第２の低濃度不純物層を有し
ており、相対的に高い電圧で動作するように設定されて
おり、第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持
つ第３のゲート絶縁膜の上に形成された第３のゲート電
極を有すると共に、ソース又はドレインとなる高濃度不
純物層のチャネル領域側に低濃度不純物層を有してお
り、相対的に高い電圧で動作するように設定されてい
る。
【０００９】本発明に係る半導体装置によると、ロジッ
ク部に形成される第１のＭＯＳＦＥＴの第１のゲート電
極の下に形成されている第１のゲート絶縁膜の膜厚が相
対的に小さいため、高速で動作することができる。ま
た、第１のＭＯＳＦＥＴは相対的に低い電圧で動作する
ため、第１のゲート絶縁膜の膜厚が小さくても、第１の
ゲート絶縁膜が破壊することはない。
ク部に形成される第１のＭＯＳＦＥＴの第１のゲート電
極の下に形成されている第１のゲート絶縁膜の膜厚が相
対的に小さいため、高速で動作することができる。ま
た、第１のＭＯＳＦＥＴは相対的に低い電圧で動作する
ため、第１のゲート絶縁膜の膜厚が小さくても、第１の
ゲート絶縁膜が破壊することはない。
【００１０】Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ
は、第２のゲート電極の下に形成される第２のゲート絶
縁膜の膜厚が相対的に大きいため、相対的に高い電圧で
動作させても第２のゲート絶縁膜が破壊することがな
い。また、第１の低濃度不純物層のチャネル領域側に、
該第１の低濃度不純物層よりも不純物濃度が低い第２の
低濃度不純物層が形成されているため、ソース又はドレ
インとなる高濃度不純物層とチャネル領域との間の不純
物濃度の勾配が緩やかになる。
は、第２のゲート電極の下に形成される第２のゲート絶
縁膜の膜厚が相対的に大きいため、相対的に高い電圧で
動作させても第２のゲート絶縁膜が破壊することがな
い。また、第１の低濃度不純物層のチャネル領域側に、
該第１の低濃度不純物層よりも不純物濃度が低い第２の
低濃度不純物層が形成されているため、ソース又はドレ
インとなる高濃度不純物層とチャネル領域との間の不純
物濃度の勾配が緩やかになる。
【００１１】ＥＳＤ保護部に形成される第３のＭＯＳＦ
ＥＴは、第２のゲート電極の下に形成される第２のゲー
ト絶縁膜の膜厚が相対的に大きいため、相対的に高い電
圧で動作させても第２のゲート絶縁膜が破壊することが
ない。また、第２のＭＯＳＦＥＴのように、チャネル又
はドレインとなる高濃度不純物層のチャネル領域側に不
純物濃度が異なる２つの低濃度不純物層を有していない
ため、高濃度不純物層とチャネル領域との間の不純物濃
度の勾配を急峻にすることができる。
ＥＴは、第２のゲート電極の下に形成される第２のゲー
ト絶縁膜の膜厚が相対的に大きいため、相対的に高い電
圧で動作させても第２のゲート絶縁膜が破壊することが
ない。また、第２のＭＯＳＦＥＴのように、チャネル又
はドレインとなる高濃度不純物層のチャネル領域側に不
純物濃度が異なる２つの低濃度不純物層を有していない
ため、高濃度不純物層とチャネル領域との間の不純物濃
度の勾配を急峻にすることができる。
【００１２】本発明に係る半導体装置の製造方法は、一
の半導体基板上に、ロジック部、Ｉ／Ｏ部及びＥＳＤ保
護部を備えた半導体装置の製造方法を対象とし、一の半
導体基板上に形成された半導体領域の上におけるロジッ
ク部形成領域に相対的に小さい膜厚を持つ第１の絶縁膜
を形成すると共に、半導体領域の上におけるＩ／Ｏ部形
成領域に相対的に大きい膜厚を持つ第２の絶縁膜を形成
すると共に、半導体領域の上におけるＥＳＤ保護部形成
領域に相対的に大きい膜厚を持つ第３の絶縁膜を形成す
る工程と、第１、第２及び第３の絶縁膜の上に導電膜を
形成する工程と、導電膜及び第１の絶縁膜をパターニン
グして相対的に小さい膜厚を持つ第１のゲート絶縁膜の
上に第１のゲート電極を形成すると共に、導電膜及び第
２の絶縁膜をパターニングして相対的に大きい膜厚を持
つ第２のゲート絶縁膜の上に第２のゲート電極を形成す
ると共に、導電膜及び第３の絶縁膜をパターニングして
相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第
３のゲート電極を形成する工程と、半導体領域に対して
第１、第２及び第３のゲート電極をマスクとして第１の
不純物をドーピングすることにより、ロジック部形成領
域に低濃度不純物層を形成すると共に、Ｉ／Ｏ部形成領
域に第１の低濃度不純物層を形成すると共に、ＥＳＤ保
護部形成領域に低濃度不純物層を形成する工程と、半導
体領域におけるＩ／Ｏ部形成領域に第２のゲート電極を
マスクとして第１の不純物よりも拡散係数が大きい第２
の不純物をドーピングすることにより、第１の低濃度不
純物層のチャネル領域側に第１の低濃度不純物層よりも
不純物濃度が低い第２の低濃度不純物層を形成する工程
と、第１、第２及び第３のゲート電極の側面にそれぞれ
サイドウォールを形成する工程と、半導体領域に対して
第１、第２及び第３のゲート電極並びにサイドウォール
をマスクとして第３の不純物をドーピングすることによ
り、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ
保護部形成領域にソース又はドレインとなる高濃度不純
物層を形成する工程とを備えている。
の半導体基板上に、ロジック部、Ｉ／Ｏ部及びＥＳＤ保
護部を備えた半導体装置の製造方法を対象とし、一の半
導体基板上に形成された半導体領域の上におけるロジッ
ク部形成領域に相対的に小さい膜厚を持つ第１の絶縁膜
を形成すると共に、半導体領域の上におけるＩ／Ｏ部形
成領域に相対的に大きい膜厚を持つ第２の絶縁膜を形成
すると共に、半導体領域の上におけるＥＳＤ保護部形成
領域に相対的に大きい膜厚を持つ第３の絶縁膜を形成す
る工程と、第１、第２及び第３の絶縁膜の上に導電膜を
形成する工程と、導電膜及び第１の絶縁膜をパターニン
グして相対的に小さい膜厚を持つ第１のゲート絶縁膜の
上に第１のゲート電極を形成すると共に、導電膜及び第
２の絶縁膜をパターニングして相対的に大きい膜厚を持
つ第２のゲート絶縁膜の上に第２のゲート電極を形成す
ると共に、導電膜及び第３の絶縁膜をパターニングして
相対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第
３のゲート電極を形成する工程と、半導体領域に対して
第１、第２及び第３のゲート電極をマスクとして第１の
不純物をドーピングすることにより、ロジック部形成領
域に低濃度不純物層を形成すると共に、Ｉ／Ｏ部形成領
域に第１の低濃度不純物層を形成すると共に、ＥＳＤ保
護部形成領域に低濃度不純物層を形成する工程と、半導
体領域におけるＩ／Ｏ部形成領域に第２のゲート電極を
マスクとして第１の不純物よりも拡散係数が大きい第２
の不純物をドーピングすることにより、第１の低濃度不
純物層のチャネル領域側に第１の低濃度不純物層よりも
不純物濃度が低い第２の低濃度不純物層を形成する工程
と、第１、第２及び第３のゲート電極の側面にそれぞれ
サイドウォールを形成する工程と、半導体領域に対して
第１、第２及び第３のゲート電極並びにサイドウォール
をマスクとして第３の不純物をドーピングすることによ
り、ロジック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ
保護部形成領域にソース又はドレインとなる高濃度不純
物層を形成する工程とを備えている。
【００１３】本発明に係る半導体装置の製造方法による
と、ロジック部形成領域に形成され、膜厚が相対的に小
さい第１の絶縁膜をパターニングして第１のゲート絶縁
膜を形成するため、ロジック部に形成される第１のＭＯ
ＳＦＥＴの第１のゲート絶縁膜の膜厚は相対的に小さく
なる。
と、ロジック部形成領域に形成され、膜厚が相対的に小
さい第１の絶縁膜をパターニングして第１のゲート絶縁
膜を形成するため、ロジック部に形成される第１のＭＯ
ＳＦＥＴの第１のゲート絶縁膜の膜厚は相対的に小さく
なる。
【００１４】Ｉ／Ｏ部形成領域に形成され、膜厚が相対
的に大きい第２の絶縁膜をパターニングして第２のゲー
ト絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２の
ＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大
きくなる。また、半導体領域におけるＩ／Ｏ部形成領域
に第２のゲート電極をマスクとして第１の不純物よりも
拡散係数が大きい第２の不純物をドーピングするため、
第１の低濃度不純物層のチャネル領域側に該第１の低濃
度不純物層よりも不純物濃度が低い第２の低濃度不純物
層が形成される。
的に大きい第２の絶縁膜をパターニングして第２のゲー
ト絶縁膜を形成するため、Ｉ／Ｏ部に形成される第２の
ＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的に大
きくなる。また、半導体領域におけるＩ／Ｏ部形成領域
に第２のゲート電極をマスクとして第１の不純物よりも
拡散係数が大きい第２の不純物をドーピングするため、
第１の低濃度不純物層のチャネル領域側に該第１の低濃
度不純物層よりも不純物濃度が低い第２の低濃度不純物
層が形成される。
【００１５】ＥＳＤ保護部形成領域に形成され、膜厚が
相対的に大きい第３の絶縁膜をパターニングして第３の
ゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第
２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的
に大きくなる。また、チャネル又はドレインとなる高濃
度不純物層のチャネル領域側に不純物濃度が異なる２つ
の低濃度不純物層を有していないため、高濃度不純物層
とチャネル領域との間の不純物濃度の勾配を急峻にする
ことができる。
相対的に大きい第３の絶縁膜をパターニングして第３の
ゲート絶縁膜を形成するため、Ｉ／Ｏ部に形成される第
２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚は相対的
に大きくなる。また、チャネル又はドレインとなる高濃
度不純物層のチャネル領域側に不純物濃度が異なる２つ
の低濃度不純物層を有していないため、高濃度不純物層
とチャネル領域との間の不純物濃度の勾配を急峻にする
ことができる。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置及びその製造方法について、図１（ａ）、
（ｂ）及び図２（ａ）、（ｂ）を参照しながら説明す
る。
半導体装置及びその製造方法について、図１（ａ）、
（ｂ）及び図２（ａ）、（ｂ）を参照しながら説明す
る。
【００１７】まず、図１（ａ）に示すように、ｐ型の半
導体基板上に形成されたｐ型のウェル領域１０に、ロジ
ック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形
成領域の各領域を区画する素子分離領域１１を形成した
後、熱酸化法により、ウェル領域１０の上におけるロジ
ック部形成領域に例えば５ｎｍの膜厚を有する第１のシ
リコン酸化膜を形成すると共に、ウェル領域１０の上に
おけるＩ／Ｏ部形成領域に例えば９ｎｍの膜厚を有する
第２のシリコン酸化膜を形成すると共に、ウェル領域１
０の上におけるＥＳＤ保護部形成領域に例えば９ｎｍの
膜厚を有する第３のシリコン酸化膜を形成する。この場
合、膜厚が異なる第１、第２及び第３のシリコン酸化膜
を形成する方法としては、例えば同じ膜厚例えば９ｎｍ
の膜厚を有するシリコン酸化膜を全面的に熱酸化法によ
り形成した後、該シリコン酸化膜における第２及び第３
のシリコン酸化膜を形成する領域をマスクパターンによ
り覆った状態でエッチングを行なって、５ｎｍの膜厚を
有する第１のシリコン酸化膜を形成する方法、又は、５
ｎｍの膜厚を有する第１のシリコン酸化膜と、９ｎｍの
膜厚を有する第２及び第３のシリコン酸化膜とを異なる
熱処理工程により形成する方法が挙げられる。
導体基板上に形成されたｐ型のウェル領域１０に、ロジ
ック部形成領域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形
成領域の各領域を区画する素子分離領域１１を形成した
後、熱酸化法により、ウェル領域１０の上におけるロジ
ック部形成領域に例えば５ｎｍの膜厚を有する第１のシ
リコン酸化膜を形成すると共に、ウェル領域１０の上に
おけるＩ／Ｏ部形成領域に例えば９ｎｍの膜厚を有する
第２のシリコン酸化膜を形成すると共に、ウェル領域１
０の上におけるＥＳＤ保護部形成領域に例えば９ｎｍの
膜厚を有する第３のシリコン酸化膜を形成する。この場
合、膜厚が異なる第１、第２及び第３のシリコン酸化膜
を形成する方法としては、例えば同じ膜厚例えば９ｎｍ
の膜厚を有するシリコン酸化膜を全面的に熱酸化法によ
り形成した後、該シリコン酸化膜における第２及び第３
のシリコン酸化膜を形成する領域をマスクパターンによ
り覆った状態でエッチングを行なって、５ｎｍの膜厚を
有する第１のシリコン酸化膜を形成する方法、又は、５
ｎｍの膜厚を有する第１のシリコン酸化膜と、９ｎｍの
膜厚を有する第２及び第３のシリコン酸化膜とを異なる
熱処理工程により形成する方法が挙げられる。
【００１８】次に、第１、第２及び第３のシリコン酸化
膜の上に、例えばＣＶＤ法により６５０℃の温度下で例
えば２５０ｎｍの膜厚を有するノンドープ型のポリシリ
コン膜を堆積する。その後、ノンドープ型のポリシリコ
ン膜の上に、ロジック部形成領域における第１のゲート
電極形成領域に第１のマスク部を有し、Ｉ／Ｏ部形成領
域における第２のゲート電極形成領域に第２のマスク部
を有し、ＥＳＤ保護部形成領域における第３のゲート電
極形成領域に第３のマスク部を有するマスクパターンを
形成した後、該マスクパターンをマスクとして、ノンド
ープ型のポリシリコン膜、並びに第１、第２及び第３の
シリコン酸化膜に対してエッチングを行なうことによ
り、ロジック部形成領域に、５ｎｍの膜厚を有する第１
のゲート絶縁膜１２を介して例えば０．２５μｍのゲー
ト長を有する第１のゲート電極１３を形成すると共に、
Ｉ／Ｏ部形成領域に、９ｎｍの膜厚を有する第２のゲー
ト絶縁膜１４を介して例えば０．４μｍのゲート長を有
する第２のゲート電極１５を形成すると共に、ＥＳＤ保
護部形成領域に、９ｎｍの膜厚を有する第３のゲート絶
縁膜１６を介して例えば０．４μｍのゲート長を有する
第３のゲート電極１７を形成する。
膜の上に、例えばＣＶＤ法により６５０℃の温度下で例
えば２５０ｎｍの膜厚を有するノンドープ型のポリシリ
コン膜を堆積する。その後、ノンドープ型のポリシリコ
ン膜の上に、ロジック部形成領域における第１のゲート
電極形成領域に第１のマスク部を有し、Ｉ／Ｏ部形成領
域における第２のゲート電極形成領域に第２のマスク部
を有し、ＥＳＤ保護部形成領域における第３のゲート電
極形成領域に第３のマスク部を有するマスクパターンを
形成した後、該マスクパターンをマスクとして、ノンド
ープ型のポリシリコン膜、並びに第１、第２及び第３の
シリコン酸化膜に対してエッチングを行なうことによ
り、ロジック部形成領域に、５ｎｍの膜厚を有する第１
のゲート絶縁膜１２を介して例えば０．２５μｍのゲー
ト長を有する第１のゲート電極１３を形成すると共に、
Ｉ／Ｏ部形成領域に、９ｎｍの膜厚を有する第２のゲー
ト絶縁膜１４を介して例えば０．４μｍのゲート長を有
する第２のゲート電極１５を形成すると共に、ＥＳＤ保
護部形成領域に、９ｎｍの膜厚を有する第３のゲート絶
縁膜１６を介して例えば０．４μｍのゲート長を有する
第３のゲート電極１７を形成する。
【００１９】次に、ｎ型不純物例えばヒ素（Ａｓ）をイ
オン注入した後、熱処理を行なって不純物を活性化する
ことにより、図１（ｂ）に示すように、ロジック部形成
領域に、第１の低濃度不純物層１８を形成すると共に第
１のゲート電極１３からなる第１のｎ型ゲート電極１３
Ａを形成し、第１の、Ｉ／Ｏ部形成領域に、第２の低濃
度不純物層１９を形成すると共に第２のゲート電極１５
からなる第２のｎ型ゲート電極１５Ａを形成し、ＥＳＤ
保護部形成領域に、第３の低濃度不純物層２０を形成す
ると共に第３のゲート電極１７からなる第３のｎ型ゲー
ト電極１７Ａを形成する。
オン注入した後、熱処理を行なって不純物を活性化する
ことにより、図１（ｂ）に示すように、ロジック部形成
領域に、第１の低濃度不純物層１８を形成すると共に第
１のゲート電極１３からなる第１のｎ型ゲート電極１３
Ａを形成し、第１の、Ｉ／Ｏ部形成領域に、第２の低濃
度不純物層１９を形成すると共に第２のゲート電極１５
からなる第２のｎ型ゲート電極１５Ａを形成し、ＥＳＤ
保護部形成領域に、第３の低濃度不純物層２０を形成す
ると共に第３のゲート電極１７からなる第３のｎ型ゲー
ト電極１７Ａを形成する。
【００２０】次に、図２（ａ）に示すように、ロジック
部形成領域及びＥＳＤ保護部形成領域を覆うマスクパタ
ーン２１を形成した後、該マスクパターン２１及び第２
のｎ型ゲート電極１５Ａをマスクとして、ｎ型不純物例
えばリン（Ｐ）をイオン注入した後、熱処理を行なって
不純物の活性化を行なう。このようにすると、リンはヒ
素よりも拡散性が高いので、第２の低濃度不純物層１９
の外側つまり第２の低濃度不純物層１９のチャネル領域
側に、第２の低濃度不純物層１９よりも不純物濃度が低
い第４の低濃度不純物層２２が形成される。
部形成領域及びＥＳＤ保護部形成領域を覆うマスクパタ
ーン２１を形成した後、該マスクパターン２１及び第２
のｎ型ゲート電極１５Ａをマスクとして、ｎ型不純物例
えばリン（Ｐ）をイオン注入した後、熱処理を行なって
不純物の活性化を行なう。このようにすると、リンはヒ
素よりも拡散性が高いので、第２の低濃度不純物層１９
の外側つまり第２の低濃度不純物層１９のチャネル領域
側に、第２の低濃度不純物層１９よりも不純物濃度が低
い第４の低濃度不純物層２２が形成される。
【００２１】次に、マスクパターン２１を除去した後、
例えばＣＶＤ法により、半導体基板１０の上に全面に亘
ってＴＥＯＳ膜を堆積した後、該ＴＥＯＳ膜に対して異
方性エッチングを行なって、第１、第２及び第３のｎ型
ゲート電極１３Ａ、１５Ａ、１７Ａの側面にそれぞれサ
イドウォール２３を形成する。その後、第１、第２及び
第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａ並びに各
サイドウォール２３をマスクとしてｎ型不純物例えばヒ
素をイオン注入した後、熱処理を行なって不純物を活性
化させることにより、ロジック部形成領域に第１のＭＯ
ＳＦＥＴのソース又はドレインとなる第１の高濃度不純
物層２４を形成すると共に、Ｉ／Ｏ部形成領域に第２の
ＭＯＳＦＥＴのソース又はドレインとなる第２の高濃度
不純物層２５を形成すると共に、ＥＳＤ保護部形成領域
に第３のＭＯＳＦＥＴのソース又はドレインとなる第３
の高濃度不純物層２６を形成する。
例えばＣＶＤ法により、半導体基板１０の上に全面に亘
ってＴＥＯＳ膜を堆積した後、該ＴＥＯＳ膜に対して異
方性エッチングを行なって、第１、第２及び第３のｎ型
ゲート電極１３Ａ、１５Ａ、１７Ａの側面にそれぞれサ
イドウォール２３を形成する。その後、第１、第２及び
第３のｎ型ゲート電極１３Ａ、１５Ａ、１７Ａ並びに各
サイドウォール２３をマスクとしてｎ型不純物例えばヒ
素をイオン注入した後、熱処理を行なって不純物を活性
化させることにより、ロジック部形成領域に第１のＭＯ
ＳＦＥＴのソース又はドレインとなる第１の高濃度不純
物層２４を形成すると共に、Ｉ／Ｏ部形成領域に第２の
ＭＯＳＦＥＴのソース又はドレインとなる第２の高濃度
不純物層２５を形成すると共に、ＥＳＤ保護部形成領域
に第３のＭＯＳＦＥＴのソース又はドレインとなる第３
の高濃度不純物層２６を形成する。
【００２２】本実施形態によると、ロジック部に形成さ
れる第１のＭＯＳＦＥＴにおいては、第１のゲート絶縁
膜１２の膜厚が相対的に小さいと共に、第１のｎ型ゲー
ト電極１３Ａのゲート長が相対的に小さいので、高速で
の動作が可能になる。また、第１のＭＯＳＦＥＴは、低
電圧例えば２．５Ｖの電圧で動作するように設定される
ので、第１のゲート絶縁膜１２の膜厚が小さくても差し
支えない。さらに、第１のＭＯＳＦＥＴは低電圧で動作
するため、チャネルホットエレクトロンのエネルギーが
小さくなるので、ホットキャリア現象は余り問題になら
ない。このため、第１の高濃度不純物層２４に拡散係数
の小さいヒ素をドーピングして、短チャネル効果の防止
を図っている。
れる第１のＭＯＳＦＥＴにおいては、第１のゲート絶縁
膜１２の膜厚が相対的に小さいと共に、第１のｎ型ゲー
ト電極１３Ａのゲート長が相対的に小さいので、高速で
の動作が可能になる。また、第１のＭＯＳＦＥＴは、低
電圧例えば２．５Ｖの電圧で動作するように設定される
ので、第１のゲート絶縁膜１２の膜厚が小さくても差し
支えない。さらに、第１のＭＯＳＦＥＴは低電圧で動作
するため、チャネルホットエレクトロンのエネルギーが
小さくなるので、ホットキャリア現象は余り問題になら
ない。このため、第１の高濃度不純物層２４に拡散係数
の小さいヒ素をドーピングして、短チャネル効果の防止
を図っている。
【００２３】Ｉ／Ｏ部に形成される第２のＭＯＳＦＥＴ
は、ロジック部に形成される第１のＭＯＳＦＥＴに比べ
て高電圧例えば３．３Ｖの電圧で動作するため、ホット
キャリア耐性が求められる。そこで、第２のＭＯＳＦＥ
Ｔにおいては、第２の低濃度不純物層１９のチャネル領
域側に、第２の低濃度不純物層１９よりも不純物濃度が
低い第４の低濃度不純物層２２が形成された複雑ＬＤＤ
構造に構成することにより、第１の高濃度不純物層２５
とチャネル領域との間の不純物濃度の勾配を緩やかにし
ているので、ホットキャリア耐性が向上する。本実施形
態においては、第１の低濃度不純物層１９に拡散係数が
小さいヒ素をドーピングすると共に、第４の低濃度不純
物層２５に拡散係数が大きいリンをドーピングすること
によって、複雑ＬＤＤ構造を実現している。
は、ロジック部に形成される第１のＭＯＳＦＥＴに比べ
て高電圧例えば３．３Ｖの電圧で動作するため、ホット
キャリア耐性が求められる。そこで、第２のＭＯＳＦＥ
Ｔにおいては、第２の低濃度不純物層１９のチャネル領
域側に、第２の低濃度不純物層１９よりも不純物濃度が
低い第４の低濃度不純物層２２が形成された複雑ＬＤＤ
構造に構成することにより、第１の高濃度不純物層２５
とチャネル領域との間の不純物濃度の勾配を緩やかにし
ているので、ホットキャリア耐性が向上する。本実施形
態においては、第１の低濃度不純物層１９に拡散係数が
小さいヒ素をドーピングすると共に、第４の低濃度不純
物層２５に拡散係数が大きいリンをドーピングすること
によって、複雑ＬＤＤ構造を実現している。
【００２４】ＥＳＤ保護部に形成される第３のＭＯＳＦ
ＥＴにおいては、第３の低濃度不純物層２０とチャネル
領域との間に、第３の低濃度不純物層２０よりも不純物
濃度が低い領域を形成していないと共に、第３の低濃度
不純物層２０には拡散係数が小さいヒ素をドーピングし
ているため、第３の高濃度拡散層２６とチャネル領域と
の間の不純物濃度の勾配は急峻になる。このため、第３
のＭＯＳＦＥＴは、オン動作がし易いため、バイポーラ
動作をし易いので、サージ電流を吸収し易くなる。
ＥＴにおいては、第３の低濃度不純物層２０とチャネル
領域との間に、第３の低濃度不純物層２０よりも不純物
濃度が低い領域を形成していないと共に、第３の低濃度
不純物層２０には拡散係数が小さいヒ素をドーピングし
ているため、第３の高濃度拡散層２６とチャネル領域と
の間の不純物濃度の勾配は急峻になる。このため、第３
のＭＯＳＦＥＴは、オン動作がし易いため、バイポーラ
動作をし易いので、サージ電流を吸収し易くなる。
【００２５】図３は、ヒ素のドーピングの後にリンのド
ーピングを行なった場合（図中においては「あり」で示
している。）と、ヒ素のドーピングの後にリンのドーピ
ングを行なわない場合（図中においては「なし」で示し
ている。）とにおけるゲート電極が破壊されるときの電
流（破壊電流）の大きさを示している。図３から明らか
なように、第２のＭＯＳＦＥＴのように複雑ＬＤＤ構造
にすると、ゲート電極の耐圧が低下するが、ＥＳＤ保護
部に形成される第３のＭＯＳＦＥＴは、単純ＬＤＤ構造
を有しているので、ゲート電極の耐圧が向上する。
ーピングを行なった場合（図中においては「あり」で示
している。）と、ヒ素のドーピングの後にリンのドーピ
ングを行なわない場合（図中においては「なし」で示し
ている。）とにおけるゲート電極が破壊されるときの電
流（破壊電流）の大きさを示している。図３から明らか
なように、第２のＭＯＳＦＥＴのように複雑ＬＤＤ構造
にすると、ゲート電極の耐圧が低下するが、ＥＳＤ保護
部に形成される第３のＭＯＳＦＥＴは、単純ＬＤＤ構造
を有しているので、ゲート電極の耐圧が向上する。
【００２６】
【発明の効果】本発明に係る半導体装置によると、ロジ
ック部に形成される第１のＭＯＳＦＥＴの第１のゲート
電極の下に形成されている第１のゲート絶縁膜の膜厚が
相対的に小さいため、第１のＭＯＳＦＥＴひいてはロジ
ック部の高速動作化を図ることができる。Ｉ／Ｏ部に形
成される第２のＭＯＳＦＥＴは、ソース又はドレインと
なる高濃度拡散層のチャネル側に、不純物濃度が異なる
２つの低濃度不純物層を備えているため、ソース領域又
はドレイン領域とチャネル領域との間の不純物濃度の勾
配が緩やかになるので、相対的に高い電圧で動作させて
もホットキャリア現象が発生し難い。ＥＳＤ保護部に形
成される第３のＭＯＳＦＥＴにおいては、ソース領域又
はドレイン領域とチャネル領域との間の不純物濃度の勾
配を急峻にできるので、第３のＭＯＳＦＥＴにバイポー
ラ動作をさせ易くなる。
ック部に形成される第１のＭＯＳＦＥＴの第１のゲート
電極の下に形成されている第１のゲート絶縁膜の膜厚が
相対的に小さいため、第１のＭＯＳＦＥＴひいてはロジ
ック部の高速動作化を図ることができる。Ｉ／Ｏ部に形
成される第２のＭＯＳＦＥＴは、ソース又はドレインと
なる高濃度拡散層のチャネル側に、不純物濃度が異なる
２つの低濃度不純物層を備えているため、ソース領域又
はドレイン領域とチャネル領域との間の不純物濃度の勾
配が緩やかになるので、相対的に高い電圧で動作させて
もホットキャリア現象が発生し難い。ＥＳＤ保護部に形
成される第３のＭＯＳＦＥＴにおいては、ソース領域又
はドレイン領域とチャネル領域との間の不純物濃度の勾
配を急峻にできるので、第３のＭＯＳＦＥＴにバイポー
ラ動作をさせ易くなる。
【００２７】本発明に係る半導体装置の製造方法による
と、ロジック部に形成される第１のＭＯＳＦＥＴの第１
のゲート絶縁膜の膜厚を相対的に小さくできるため、第
１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図
ることができる。半導体領域におけるＩ／Ｏ部形成領域
に第２のゲート電極をマスクとして第１の不純物よりも
拡散係数が大きい第２の不純物をドーピングして第２の
低濃度不純物層を形成するため、ソース領域又はドレイ
ン領域とチャネル領域との間の不純物濃度の勾配が緩や
かになるので、相対的に高い電圧で動作させてもホット
キャリア現象が発生し難い。また、ＥＳＤ保護部形成領
域においては、高濃度不純物層とチャネル領域との間の
不純物濃度の勾配を急峻にできるため、第３のＭＯＳＦ
ＥＴにバイポーラ動作をさせ易くなるので、サージ電流
を吸収し易くなる。
と、ロジック部に形成される第１のＭＯＳＦＥＴの第１
のゲート絶縁膜の膜厚を相対的に小さくできるため、第
１のＭＯＳＦＥＴひいてはロジック部の高速動作化を図
ることができる。半導体領域におけるＩ／Ｏ部形成領域
に第２のゲート電極をマスクとして第１の不純物よりも
拡散係数が大きい第２の不純物をドーピングして第２の
低濃度不純物層を形成するため、ソース領域又はドレイ
ン領域とチャネル領域との間の不純物濃度の勾配が緩や
かになるので、相対的に高い電圧で動作させてもホット
キャリア現象が発生し難い。また、ＥＳＤ保護部形成領
域においては、高濃度不純物層とチャネル領域との間の
不純物濃度の勾配を急峻にできるため、第３のＭＯＳＦ
ＥＴにバイポーラ動作をさせ易くなるので、サージ電流
を吸収し易くなる。
【図１】（ａ）及び（ｂ）は、本発明の一実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の一実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図３】ヒ素のドーピングの後にリンのドーピングを行
なった場合と、ヒ素のドーピングの後にリンのドーピン
グを行なわない場合とにおける破壊電流の対比状態を示
す図である。
なった場合と、ヒ素のドーピングの後にリンのドーピン
グを行なわない場合とにおける破壊電流の対比状態を示
す図である。
１０ ウェル領域 １１ 素子分離領域 １２ 第１のゲート絶縁膜 １３ 第１のゲート電極 １３Ａ 第１のｎ型ゲート電極 １４ 第２のゲート絶縁膜 １５ 第２のゲート電極 １５Ａ 第２のｎ型ゲート電極 １６ 第３のゲート絶縁膜 １７ 第３のゲート電極 １７Ａ 第３のｎ型ゲート電極 １８ 第１の低濃度不純物層（低濃度不純物層） １９ 第２の低濃度不純物層（第１の低濃度不純物層） ２０ 第３の低濃度不純物層（低濃度不純物層） ２１ マスクパターン ２２ 第４の低濃度不純物層（第２の低濃度不純物層） ２３ サイドウォール ２４ 第１の高濃度不純物層 ２５ 第２の高濃度不純物層 ２６ 第３の高濃度不純物層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｌ Ｆターム(参考） 5F038 BH06 BH07 BH13 EZ13 EZ14 EZ18 EZ20 5F040 DA17 DA19 DA20 DA23 DB01 EC07 EF02 EF11 EM01 EM02 EM03 FA05 FB02 FB04 FC11 FC17 5F048 AA02 AA05 AC01 BB06 BB16 BC06 BC19 BC20 BD10 BG11 CC08 CC10 CC18 DA25
Claims (2)
- 【請求項１】 一の半導体基板上に、第１のＭＯＳＦＥ
Ｔを有するロジック部と、第２のＭＯＳＦＥＴを有する
Ｉ／Ｏ部と、第３のＭＯＳＦＥＴを有するＥＳＤ保護部
とを備えた半導体装置であって、 前記第１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ
第１のゲート絶縁膜の上に形成された第１のゲート電極
を有すると共に、ソース又はドレインとなる高濃度不純
物層のチャネル領域側に低濃度不純物層を有しており、
相対的に低い電圧で動作するように設定されており、 前記第２のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ
第２のゲート絶縁膜の上に形成された第２のゲート電極
を有すると共に、ソース又はドレインとなる高濃度不純
物層のチャネル領域側に第１の低濃度不純物層を有し且
つ該第１の低濃度不純物層のチャネル領域側に該第１の
低濃度不純物層よりも不純物濃度が低い第２の低濃度不
純物層を有しており、相対的に高い電圧で動作するよう
に設定されており、 前記第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ
第３のゲート絶縁膜の上に形成された第３のゲート電極
を有すると共に、ソース又はドレインとなる高濃度不純
物層のチャネル領域側に低濃度不純物層を有しており、
相対的に高い電圧で動作するように設定されていること
を特徴とする半導体装置。 - 【請求項２】 一の半導体基板上に、ロジック部、Ｉ／
Ｏ部及びＥＳＤ保護部を備えた半導体装置の製造方法で
あって、 一の半導体基板上に形成された半導体領域の上における
ロジック部形成領域に相対的に小さい膜厚を持つ第１の
絶縁膜を形成すると共に、前記半導体領域の上における
Ｉ／Ｏ部形成領域に相対的に大きい膜厚を持つ第２の絶
縁膜を形成すると共に、前記半導体領域の上におけるＥ
ＳＤ保護部形成領域に相対的に大きい膜厚を持つ第３の
絶縁膜を形成する工程と、 前記第１、第２及び第３の絶縁膜の上に導電膜を形成す
る工程と、 前記導電膜及び第１の絶縁膜をパターニングして相対的
に小さい膜厚を持つ第１のゲート絶縁膜の上に第１のゲ
ート電極を形成すると共に、前記導電膜及び第２の絶縁
膜をパターニングして相対的に大きい膜厚を持つ第２の
ゲート絶縁膜の上に第２のゲート電極を形成すると共
に、前記導電膜及び第３の絶縁膜をパターニングして相
対的に大きい膜厚を持つ第３のゲート絶縁膜の上に第３
のゲート電極を形成する工程と、 前記半導体領域に対して前記第１、第２及び第３のゲー
ト電極をマスクとして第１の不純物をドーピングするこ
とにより、ロジック部形成領域に低濃度不純物層を形成
すると共に、Ｉ／Ｏ部形成領域に第１の低濃度不純物層
を形成すると共に、ＥＳＤ保護部形成領域に低濃度不純
物層を形成する工程と、 前記半導体領域におけるＩ／Ｏ部形成領域に前記第２の
ゲート電極をマスクとして前記第１の不純物よりも拡散
係数が大きい第２の不純物をドーピングすることによ
り、前記第１の低濃度不純物層のチャネル領域側に前記
第１の低濃度不純物層よりも不純物濃度が低い第２の低
濃度不純物層を形成する工程と、 前記第１、第２及び第３のゲート電極の側面にそれぞれ
サイドウォールを形成する工程と、 前記半導体領域に対して前記第１、第２及び第３のゲー
ト電極並びに前記サイドウォールをマスクとして第３の
不純物をドーピングすることにより、ロジック部形成領
域、Ｉ／Ｏ部形成領域及びＥＳＤ保護部形成領域にソー
ス又はドレインとなる高濃度不純物層を形成する工程と
を備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11799199A JP4339952B2 (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11799199A JP4339952B2 (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311950A true JP2000311950A (ja) | 2000-11-07 |
| JP4339952B2 JP4339952B2 (ja) | 2009-10-07 |
Family
ID=14725333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11799199A Expired - Fee Related JP4339952B2 (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4339952B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252263A (ja) * | 2004-03-03 | 2005-09-15 | Samsung Electronics Co Ltd | 低いスレッショルド電圧および高い絶縁破壊電圧のトランジスタを具備する半導体装置 |
| JP2007158090A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
-
1999
- 1999-04-26 JP JP11799199A patent/JP4339952B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252263A (ja) * | 2004-03-03 | 2005-09-15 | Samsung Electronics Co Ltd | 低いスレッショルド電圧および高い絶縁破壊電圧のトランジスタを具備する半導体装置 |
| KR100634168B1 (ko) * | 2004-03-03 | 2006-10-16 | 삼성전자주식회사 | 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치 |
| US7217985B2 (en) | 2004-03-03 | 2007-05-15 | Samsung Electronics Co., Ltd. | Semiconductor device including a transistor having low threshold voltage and high breakdown voltage |
| JP2007158090A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7932153B2 (en) | 2005-12-06 | 2011-04-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
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