JPS63168050A

JPS63168050A - 半導体装置

Info

Publication number: JPS63168050A
Application number: JP31583586A
Authority: JP
Inventors: Yoshiaki Yazawa; 義昭矢澤; Atsushi Hiraishi; 厚平石; Tokuo Watanabe; 篤雄渡辺; Masataka Minami; 正隆南; Takahiro Nagano; 隆洋長野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-29
Filing date: 1986-12-29
Publication date: 1988-07-12
Anticipated expiration: 2011-06-05
Also published as: JP2505184B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体基板上に形成したＭＯＳＦＥＴ等のＭ
ＩＳまたはＭＯＳ構造の半導体装置に係り、特に、信頼
性の高いこの種半導体装置に関する。

〔従来の技術〕

近年、ＭＯＳＦ’ＥＴ等の半導体装置における微細加工
技術の進歩に伴って、そのゲート長が著しく微細化され
、これにより、ＭＯＳＦＥＴで構成される集積回路の集
積度および性能は飛躍的に向上してきた。しかし、ゲー
トの微細化が進むにつれ、多くの問題が生じている。例
えば、ホットキャリア効果による特性劣化等の信頼性の
低下、ソース・ドレイン間耐圧の低下、ショートチャネ
ル効果等であり、これらは、２μｍ以下からサブミクロ
ンのゲート長を有するＭＯＳＦＥＴにおいて大きな問題
となっている。これらの甲で、ホットキャリア効果によ
る特性劣化は、ｎチャネルＭＯＳＦＥＴにおいて顕著で
あり、以下ｎチャネルＭＯＳＦＥＴを例として説明する
。

このようなホットキャリア効果によるＭＯＳＦＥＴの特
性劣化に対する解決策として最もよ〈知られた従来技術
として、例えば、電子通信学会３９７８年４月（予稿集
ｐ２２０）で提案されたＬＤＤ（Ｌｉ−ｇｈｔｉｙ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ）構造のＭＯＳＦＥ’ｌｆ’が知
られている。

第７図はこの従来技術によるＭＯＳＦＥＴの構造を示す
図であり、第７図において、１はｐ型基板、２はゲート
酸化膜、３はゲート、４はｎ型低濃度層、５はサイドウ
オール、６はソースおよびドレイン拡散層、７は保護絶
縁層、８はソースおよびドレイン電極である。

第７図に示すＬＤＤ構造のＭＯＳＦＥＴ（以下ＬＤＤＭ
ＯＳＦＥＴという）の特徴は、ソースおよびドレイン拡
散層６と、ゲート３の下層に形成されるチャネル領域と
の中間にｎ型低濃度ＩＷｔ　４によるオフセット領域を
設けたことにある。このＬＤＤＭＯＳＦＥＴは、ｐ型基
板１上にゲート酸化膜２を介して設けたゲート３をマス
クとして、ｎ型低濃度層４を形成するためのイオン打込
み娑行い、次に、シリコン酸化膜によるサイドウオール
５を形成した後、ソースおよびドレイン拡散１−６のた
めのイオン打込みを行いｎ型高濃度層な形成することに
より製造される。なお、製造方法については、例えば、
ＩＥＥＥ　　ＪＯＵＲＮＡＬＯＦ　　５ＯＬＩＤ−８Ｔ
ＡＴＥ　　ＣへＲＣＵＩＴＳ。

ＶＯＬ、５Ｃ−１７，４２，ＡＰＲＩＬ　　１９８２Ｐ
２２０〜Ｐ２２６に記載されている。

このＬＤＤＭＯＳＦＥＴは、ｎ型低濃度層の導入により
、ドレイン近傍での電界が緩和され、ドレインからチャ
ネル方向に拡がる空乏層の幅も減少するため、ホットキ
ャリア効果、ソース・ドレイン間耐圧、ショートチャネ
ル効果に対して有効である。すなわち、前記従来技術に
よるＬＤＤＭＯＳＦＥＴは、シングルドレイン構造のＭ
ＯＳＦＥＴに比較して、ホットキャリアによる特性劣化
が少なく、より短いゲート長のＭＯＳＦＥＴにおいても
高い信頼性を確保することができる。このことは、例え
ば、１９８５年春季、第３２回応用物理学会、予稿集（
第５５５頁、論文番号　１ｐ−Ｅ−ｉｔ）で報告されて
いる。この論文によれば、・充分な信頼性が確保できる
臨界ゲート長は、シングルドレイン構造のＭＯＳＦＥＴ
では２．３μｒ／Ｉであるのに対し、ＬＤＤＭＯＳ　Ｆ
ＥＴでは１．Ｏμｆｆｌとなッテイル。

〔発明が解決しようとする問題点〕

しかし、前記従来技術によるＬＤＤＭＯＳＦＥＴは、さ
らにゲート長が短くなった場合に、ホットキャリアによ
る特性の劣化が著しくなり、信頼性の維持が困難である
という問題点がある。ゲート長が短くなった場合のホッ
トキャリアによるＭＯＳＦＥＴの劣化機構については、
いくつかのモデルが提案されているが、その中のＬＤＤ
ＭＯＳＦＥＴ特有の劣化機構を図面により説明する。

第８図（Ａ）　、　（Ｂ）はＬＤＤＭＯＳＦＥＴ１７）
劣化機構を説明する図である。この図において、９゜１
０．１２は電子、１１は正孔であり、他の符号は第７図
の場合と同一である。

ＭＯＳＦＥＴ内では、ドレイン端に強い電界が存在し、
第８図（Ａ）に示すように、ここで加速された成子９に
よって、電子１０と正孔１１とによる電子−正孔対が生
成され、その成子がゲート酸化膜２のポテンシャル障壁
を乗り越えて、第８図（Ｂ）に示すようにサイドウオー
ル５中に進入して捕捉される。この捕捉された電子１２
のために、サイドウオール５は、負に帯電し、ｎ型低濃
度層４内の電子は、ゲート酸化膜２の近傍すなわち表面
付近で減少し、この部分の抵抗が増大する。

これにより、ＭＯＳＦＥＴのｇｍが事実上低下すること
になる。前述したように、従来技術によるＬＤＤＭＯＳ
ＦＥＴは、ゲート長を短くしていった場合の信頓性確保
に限界があり、一定長以下のゲート長では信傾性を確保
することができないという問題点があった。

本発明の目的は、従来技術によるＬＤＤＭＯＳＦＥＴＫ
較べて、よりホットキャリア耐量の太さなＭＯＳＦＥＴ
半導体装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、ゲート３の側壁に形成さ
れたサイドウオールに４１を性をもたせ、このサイドウ
オールを特定の電位に接続することにより達成される。

〔作　用〕

サイドウオールに導電性を持たせて特定の電位、例、え
ばゲート電極に接続することにより、サイドウオール内
に取込まれた電子をゲートｔｉを介して放電することが
できる。この場合、サイドウオールの抵抗率をｌΩ・α
〜１×１０６Ω・画程度に適宜設定すると、サイドウオ
ールとドレイン拡散層の一部を成すオフセット領域との
間に存在する寄生容量による影響をほとんど受げないよ
うにすることができる。すなわち、電子の放電路にそっ
た、サイドウオール内の抵抗を前記サイドウオールの抵
抗率を選定することによりある８度以上の大きさとし、
この抵抗と前記寄生容量による時定数を、ＭＯＳＦＥＴ
素子が実際に１作する周期より長く設定すれば、寄生容
量による回路動作の遅れは無視できることになる。一方
、ホットキャリアである電子は、ゲートがハイレベルに
なっているときのみ注入され、この期間が長ければ、丈
イドウオールに取込まれる電子は増加するが、サイドウ
オールに導電性があるために、この取込まれた電子は、
徐々にゲートに吸収されて、サイドウオール内に過度に
蓄積されることがなくなり、ＬＤＤＭＯＳＦＥＴの、１
１１ｍ低下等の性能劣化を生じることはない。

〔実施例〕

以下、本発明による半導体装置の一実施例を図面により
詳細に説明でる。

第１図は本発明による半導体装置の一実施例であるＭＯ
ＳＦＥＴの構造を示す図、第２図は本発明により特性劣
化を減少でざる機構な説明する図である。第１図、第２
図（（おいて、５１はサイドウオールであり、他の符号
は第７図に示した従来技術の場合と同一である。

本発明によるＭＯＳＦＥＴは、従来技術の場合と同様に
１ソースｐよびドレイン拡散Ｊｆｉ　６と、ゲート３の
下層に形成されるチャネル領域との中間に形成されたｎ
型低濃度層４によるオフセット領域と、ゲート３に接し
て形成されたサイドウオール５１とにより第１図に示す
ように構成される。

このＭＯＳＦＥＴが従来技術と相違する点は、サイドウ
オール５１が導電性を有しており、特定の電位Ｖに接続
されている点である。サイドウオール５１の抵抗率は、
ｌΩ・α〜Ｉ　Ｘｌ０−Ω・１に設定し、その材料とし
て、イントリンシックあるいは低不純物濃度のポリシリ
コン、または酸素、窒素、炭素等の他の不純物の拡散を
抑制する原素をドープしたポリシリコン等を用いること
ができる。

本発明によるＭ　ＯＳ　Ｆ　Ｅ　Ｔは、前述したように
サイドウオール５１に導電性を持たせ、特定の電位Ｖに
接続されているので、第８図により説明した機構により
、サイドウオール５１内に取込まれた電子をこの特定電
位に放電することができる。

また、サイドウオール５１に前述した大きさの抵抗率を
有する材料を用いるのは、サイドウオール５Ｉが特定電
位接続点として、例えば、ゲート３に接続された場合に
、サイドウオール５１がゲートとして作用しないように
するためである。そして、サイドウオール５１にこのよ
うな材料を用いることにより、電子の放電路にそって、
一定の大きさの抵抗を生じることになる。この抵抗は、
サイドウオール５１とｎ型低濃度層４との間に存在する
寄生容量による素子動作上の影響を排除することができ
る。すなわち、第２図に示すように、サイドウオール５
１とゲート３が接続され、サイドウオール５１内に抵抗
Ｒ２が生じ、寄生容ｔＣ１が存在するとすれば、ゲート
３は、抵抗Ｒ１と寄生容量Ｃ１の直列回路を介してｎ型
低濃度層４に接続されることになる。サイドウオール５
１の抵抗率を選定して、この抵抗Ｒ１と寄生容ｔｃ＋ど
の時定数を、ＭＯＳＦＥＴ素子が実際に動作する周期よ
り長く選定すれば、回路動作の遅れは無視できることに
なる。また、サイドウオール５１に取込まれた電子は、
サイドウオール５１内に蓄積されることなく、抵抗Ｒ，
を介して放電される。

次に、このような構造の半導体装置の製造プロセスを図
面により説明する。

第３図（１）〜第３図（７）は、この製造プロセスを説
明する図であり、図において１３はＬＯＧＯ８酸化膜、
１４はｐ型つェル部、１５はパッシベーション膜であり
、他の符号は、第１図で説明したと同一である。

（１）抵抗率１０Ω・口のｐ型半導体基板１を用意する
〔第３図（１）〕。

＋２１　　Ｌ　ＯＣＯＳ　（選択酸化）膜１３を６００
ＯＡ。

能動領域にゲート酸化膜２を３０ＯＡの厚さに形成する
〔第３図（２）〕。

（３）　　加速電圧７５　ＫＶ、打込み１ｔ３Ｘ１υ！
個／ｃ１ｉｌでボロンをイオン打込みしてｐ型つェル部
１４を形成する〔第３図（３）〕。

（４）　　多結晶シリコンを５００ＯＡの厚さにデポジ
ションし、これにリンをドープして低抵抗化した後、ホ
トリソグラフィ技術により、所望の形状のゲート３を形
成する〔第３図（４）〕。

（５）　　ゲート３を利用したセル７アライン方式にヨ
リ、加速電圧５０ＫＶ、打込みｆ１×ｌＯｓ個／ｄでリ
ンをイオン打込みして、ソースおよびドレインの一部と
なるｎ型低濃度層４によるオフセット領域を形成する〔
第３図（５）〕。

（６）　　酸素をドープした多結晶シリコンを化学気相
反応を用いて５０００Ａの厚さにデポジションした後、
等方性エツチングを行うことによりゲート３の側壁にサ
イドウオール５１を形成する。次に、ゲート３およびサ
イドウオール５１を利用したセルファライン方式により
、加速電圧８０　ＫＶ。

打込みＲ５Ｘ　１０１ａ個／−でヒ素をイオン打込みし
てソースおよびドレイン拡散層６を形成する〔第３図（
６）〕。

（７）　　層間絶縁膜７をデポジションした後、六トリ
ソグラフイ技術によりコンタクトホールな形成してアル
ミニウムを８００ＯＡの厚さにデポジションし、ホトリ
ソグラフィ技術により配線形状に加工して電極８を形成
する。最後にパッシベーション膜１５をデポジションす
る（　第３　図＋７）　）。

以上により、導電性をもったサイドウオールをゲート側
壁に設けた、ホットキャリア耐量の大きなＭＯ３ＦｇＴ
を得ることができる。

第４図、第５図および第６図は、前述した本発明の一実
施例の構造と、第２．第３の実施例の構造を、それぞれ
のサイドウオールの周辺のみ示すものである。

第４図に示す、すでに述べた実施例は、導電性のサイド
ウオール５１をゲート３に電気的に接続させて、サイド
ウオール５１内に増透まれた電子をハイレベルにあるゲ
ート３を通じて放電させようとするものである。この場
合、ゲート３は常にハイレベルにあるとは限らないので
、電子を放電させる効率の面から望しい形とはいえない
。

ＣＭＯＳインバータにおいては、ｎチャネルＭＯＳＦＥ
Ｔのドレインは常に電源電位に接続されハイレベルにあ
る。そこで、サイドウオール５１をドレインに接続すれ
ば、サイドウオール５１内の電子を効率的に逃がすこと
ができろ。第５図、第６図に示す第２．第３の実施例は
、その具体例を示すものである。

本発明の第２の実施例は、第５図に示すようにドレイン
拡散層６に対するコンタクトホールなサイドウオール５
１上に拡大して、アルミニウム電極８をサイドウオール
５１にも接続して、サイドウオール５１をドレインと等
電位とするものである。

本発明の第３の実施例は、第６図に示すようにサイドウ
オール５１をデポジションする前に、ドレイン上のゲー
ト酸化膜２に連るシリコン酸化膜を除去しておくことに
より、サイドウオール５１とドレイン拡散層６とを直接
に接続するものである。

前述した、第５図、第６図に示す本発明の第２゜第３の
実施例において、サイドウオールをドレインに接続する
例を説明したが、この実施例において、ドレインに接続
されるサイドウオールは、ドレイン側のサイドウオール
であり、ソース側のサイドウオールは、ソースに接続さ
れる。また、本発明は、サイドウオールを、ゲート、ソ
ースおよびドレインから絶縁して設け、このサイドウオ
ールに電源心付あるいは接地電位を接続してもよい。

以上、本発明なｎチャネルＭＯＳＦＥＴの実施例につい
て説明したが、本発明は、不純物の導電型を変更するこ
とにより、ｐチャネルＭＯＳＦＥＴにも応用することが
できる。

（発明の効果〕以上説明したように、本発明によれば、ＬＤＤＭＯＳＦ
ＥＴにおけるサイドウオールに導電性を持たせ、該サイ
ドウオールを特定電位に接続することにより、サイドウ
オール内に填込まれたホットキャリアを放電させてしま
うため、サイドウオール中にトラップされたキャリアの
影響でドレイン拡散層とチャネル領域の間にある低濃度
不純物層の抵抗値の増大を抑制することができる。この
ため、長時間の使用にあたっても、特性劣化を生じない
、信頼性の高い短チャネルのＭＯＳＦＥＴを得ることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＯＳＦＥＴの構造を示す
図、第２図は本発明により特性劣化を減少できる機構を
説明する図、第３図（１）　、　（２）　、　（３）　
。ｆ４）　、　（５）　、　＋６１　、　ＩＴ）は製造プ
ロセスを説明する図、第４図、第５図、第６図は本発明
の一実施例の構造と、第２．第３の実施例の構造を、そ
れぞれそのサイドウオールの周辺のみ示す図、第７図は
従来技術によるＭＯＳＦＥＴの構造を示す図、第８図（
Ａ）、（Ｂ）はＬＤＤＭＯＳＦ’ｌＤＴの劣化機構を説
明する図である。１・・・・・・ｐ型基板、２・・・・・・ゲート酸化膜
、３・・・・・・ゲート、４・・・・・・ｎ型低濃度層
、５，５１・・・・・・サイドウオール、６・・・・・
・ソースおよびドレイン拡散層、７・・・・・・保穫絶
縁層、８・・・・・・電極、９，１０．１２・・・・・
・電子、１１・・・・・・正孔、１３・・・・・・ＬＯ
ＣＯ８酸化膜、１４・・・・・・ｐ型りエル部、１５・
・・・・・パッシベーション膜。第１図第２図第３図第３図第４図第６図第７図ｔ　−−−−−ｐ型蒸抜２−−−−−φ−計釦仁膜３−−−−−ケート４−−−−−ｒｌ！Ｌ低５１７１．１５−−−−−サイドウオール６−−−−−ソースあ・よひ丁しイシ搗鮫漕７−−−−
−イ１ヒｎ絶１８−−−−−ｔ　　楡

Claims

【特許請求の範囲】１、半導体基板上に形成した金属−絶縁膜−半導体によ
るＭＩＳあるいはＭＯＳ構造の半導体装置で、ゲートを
マスクとして低濃度の拡散層を形成した後、ゲート側面
にサイドウォールを設け、これをマスクとして高濃度の
ソース、ドレイン拡散層を形成することにより、高濃度
のソース、ドレイン拡散層とチャネル領域との間に低濃
度のオフセット領域を設けた半導体装置において、前記
サイドウォールに導電性を持たせ、このサイドウォール
を特定の電位に接続したことを特徴とする半導体装置。２、ドレイン寄りのサイドウォールをドレイン拡散層に
、ソース寄りのサイドウォールをソース拡散層に、それ
ぞれ電気的に接続したことを特徴とする前記特許請求の
範囲第１項記載の半導体装置。３、前記サイドウォールをゲート電極に電気的に接続し
たことを特徴とする前記特許請求の範囲第１項記載の半
導体装置。４、前記サイドウォールを電源電位または接地電位に接
続したことを特徴とする前記特許請求の範囲第１項記載
の半導体装置。５、前記サイドウォールの電気抵抗率を１Ω・ｃｍから
１×１０＾６Ω・ｃｍの間の値に設定したことを特徴と
する前記特許請求の範囲第１項、第２項、第３項または
第４項記載の半導体装置。６、前記サイドウォールを形成する材料として、イント
リンシツクないしは低不純物濃度の多結晶シリコン、あ
るいは酸素、窒素、炭素等の他の不純物の拡散を抑制す
る原素をドープした多結晶シリコンを用いたことを特徴
とする前記特許請求の範囲第１項、第２項、第３項、第
４項または第５項記載の半導体装置。