JPH02207535A

JPH02207535A - 半導体装置

Info

Publication number: JPH02207535A
Application number: JP2745189A
Authority: JP
Inventors: Masataka Minami; 正隆南; Takahiro Nagano; 隆洋長野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-08
Filing date: 1989-02-08
Publication date: 1990-08-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体基板上に形成したＭＯＳＦＥＴ等のＭＩ
ＳまたはＭＯＳ構造の半導体装置に係り、特に信頼性が
高く、高性能のこの種の装置に関する。

〔従来の技術〕

近年、ＭＯＳＦＥＴ等の半導体装置における微細加工技
術の進歩に伴って、そのゲート長が著しく微細化され、
これにより、ＭＯＳＦＥＴで構成される集積回路の集積
度および性能は飛躇的に向上してきた。

しかし、ゲートの微細化が進むにつれ、多くの問題が生
じている。その一つにホットキャリアによる特性劣化等
の信頼性の低下の問題がある。

ホットキャリアによるＭＯＳＦＥＴの特性劣化に対する
解決策として最もよく知られた従来技術として、例えば
、昭和５３年度電子通信学会総合全国大会（予稿集ｐ、
２−２０）で提案されたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏ
ｐｅｄ　Ｄｒａｉｎ）構造のＭＯＳＦＥＴ　（以下ＬＤ
ＤＭＯ５ＦＥＴという）が知られている。第６図はＬＤ
ＤＭＯＳＦＥＴの構造を示す図である。第６図において
、１はｐ型基板、２はゲート酸化膜、３はゲート、４は
ｎ型低濃度層（ｎ−層）、５はサイドウオール、６はソ
ース及びドレイン拡散層である。

ＬＤＤＭＯＳＦＥＴの特徴は、ソース及びドレイン拡散
層６とゲート３の下層に形成されるチャネル領域との中
間にｎ−層４によるオフセット領域を設けたことにある
、このｎ″″層の導入により、ドレイン近傍での電界が
緩和され、ドレインからチャネル方向に拡がる空乏層の
幅も減少するため、ホットキャリア効果、ソース・ドレ
イン間耐圧、ショートチャネル効果に対して有効である
。

しかし、ＬＤＤＭＯ５ＦＥＴには、サイドウオール５の
中に発生したホットエレクトロンが蓄積され、サイドウ
オール５が負に帯電し、ｎ″″層４の部分の抵抗が増大
し、伝達コンダクタンスｇｍが低下するという、特有の
劣化機構がある。

この問題を解決するために１例えば、１９８６年ＩＥＤ
Ｍテクニカルダイジェストｐｐ、７４２〜７４５で提案
された。ｎ−膜の上にまでゲートをオーバラップさせた
改良型の１００ＭＯＳＦＥＴがある。

第７図にその構造を示す。ｎ−膜の上にゲート３がある
ため、ゲート３に電圧をかけるとｎ−層の表面が電子の
蓄積状態となり、この部分が通常の１００ＭＯＳＦＥＴ
より低抵抗となり、電流利得が大きくなる。また、ＬＤ
ＤＭＯ５ＦＥＴのサイドウオールに相当する部分がゲー
トになっているため、この部分に電子が蓄積されること
がなく、ＬＤＤＭＯＳＦＥＴ特有の劣化を防ぐことがで
きる。また、ゲートをｎ″″層にオーバーラツプさせる
ことによりピンチオフ領域のチャネル電界を緩和するこ
とができるため、ホットキャリアの発生を抑制でき、電
子ドリフト速度飽和を緩和できる。

〔発明が解決しようとする課題〕

しかし、前記従来技術によるＭＯＳＦＥＴは、ゲート容
量の増加の点について考慮がされておらず、容量が増加
することにより回路速度が遅くなるという問題があった
。ゲート電極をｎ″″層の上にまで拡げることにより、
ゲートとソース・ドレイン拡散層との間の容量が増加す
る。サイドウオールの幅は、０．２５μｍ程度であるか
ら、ゲート長が０．５μｍのものではサイドウオールを
導電性にするとゲート長が約１μｍに拡がったことにな
り、ゲート容量も通常のＬＤＤＭＯ５ＦＥＴの約２倍に
なってしまう。回路速度はＭＯＳＦＥＴのトレイン電流
が大きくなると速くなり、容量が大きくなると遅くなる
。

ゲート電極をｎ−層の上にまで拡げることにより、ドレ
イン電流は１０％程度しか増加しないのに対し、ゲート
容量は約２倍になり、回路速度は遅くなる。

本発明の目的は、ＭＯＳＦＥＴのホットキャリアによる
信頼性を充分確保しつつ、回路速度の低下を最小限に抑
制したＭＯＳＦＥＴ半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、ゲート電極をソース・ド
レインのｎ″″層の上にまで拡げてｎ−層の上のゲート
絶縁膜の厚さをチャネル形成領域の上のゲート絶縁膜の
厚さより厚くすることにより達成される。

〔作用〕

ゲート電極をソース・ドレインのｎ−層の上にまで拡げ
たため、チャネル電界が緩和され、また、１００ＭＯＳ
ＦＥＴのサイドウオールにあたる部分までゲート電極が
形成されているため、この部分に電子が蓄積されること
がないため、ホットキャリアによる特性劣化を抑制する
ことができる。また、ｎ−層の上のゲート絶縁膜をチャ
ネル形成領域の上の部分のゲート絶縁膜より厚くしてい
るため電界緩和の効果はゲート絶縁膜°を一定の厚さに
した場合より小さくなり、ホットキャリア寿命も短くな
るが、ホットキャリア寿命が規格を満たす範囲内でｎ−
層の上のゲート絶縁膜の厚さをできるだけ厚く設定すれ
ば、ゲート容量の増加を最小限にすることができ、回路
速度の低下を最小限にすることができ、ホットキャリア
寿命も充分確保することができる。

〔実施例〕以下、本発明による半導体装置の一実施例を図面により
詳細に説明する。

第１図は本発明による半導体装置の一実施例であるＭＯ
ＳＦＥＴの構造を示す図である。第１図において、２１
はサイドウオールの下のゲート酸化膜、５１は導電性の
サイドウオールであり、他の符号は第６図、第７図に示
した従来技術の場合と同一である。

本発明によるＭＯＳＦＥＴは、ソース及びドレイン拡散
層６と、ゲート３の下層に形成されるチャネル領域との
中間に形成されたｎ−層４によるオフセット領域と、ゲ
ート３に接して形成された導電性のサイドウオール５１
とにより第１図に示すように構成される。導電性のサイ
ドウオール５１は電気的にゲート３と接続されており、
実質的にゲートがｎ″″層の上にまで拡大されたことと
同じであり、第７図の従来例と同様である。このＭＯＳ
ＦＥＴが従来技術と違う点は、サイドウオールの下のゲ
ート酸化膜２１の厚さが、ゲート３の下のゲート酸化膜
２の厚さより厚くしている点である。ゲート酸化膜２１
の厚さを厚くすると従来技術と比べこの部分の容量が減
るが、ドレイン電流も減りホットキャリア耐圧も低くな
る。ゲート酸化膜２１の厚さは、ホットキャリア耐圧が
規格を満たす範囲内で最も厚くするのが望ましい。本実
施例によれば、ゲートをｎ−層４の上にまでオーバーラ
ツプさせたことによるチャネル電界の緩和の効果とサイ
ドウオールを導電性にしてゲートと電気的に接続して電
子が蓄積されないようにしたことにより、第６図に示し
た従来のＬＤＤＭＯ５ＦＥＴより謔ットキャリア耐圧が
高くなり、また、導電性サイドウオール５１の下のゲー
ト酸化膜２１の厚さをゲート３の下のゲート酸化膜２の
厚さより厚くしたことにより、ゲート容量が第７図に示
した従来技術のＭＯＳＦＥＴより小さくなるため、高信
頼性でかつ回路速度も遅くならない。

次に、このような構造の半導体装置の製造プロセスの一
例を図面により説明する。

第２図（ａ）〜（ｈ）は、この製造プロセスを説明す、
る図である。

（ａ）通常のＭＯＳＦＥＴの製造プロセスと同様にｐ型
半導体基板１の表面にゲート酸化膜２を形成し、その上
に多結晶シリコンをデポジションし、これにリンをドー
プして低抵抗化した後、ホトリソグラフィ技術により所
望の形状のゲート３を形成し、ゲート３をマスクとして
リンをイオン打込みして、ソース及びドレインの一部と
なるｎ型低濃度層４によるオフセット領域を形成する（
第２図（ａ）　）　。

（ｂ）窒化シリコン膜７を１００人程度の厚さにデポジ
ションする（第２図（ｂ））。

（ｃ）異方性のドライエツチングをして窒化シリコンを
エツチングし、ゲート３の側壁部にのみ窒化シリコン膜
７を残す（第２図（Ｃ））。

（ｄ）２回目のゲート酸化により、ゲート３の下の以外
の部分を酸化して、ゲート酸化膜２より厚いゲート酸化
膜２１を形成する（第２図（ｄ））。

（ｅ）窒化シリコン膜７を除去し、ゲート３の側壁を露
出させる（第２図（ｅ））。

（ｆ）多結晶シリコン５２をデポジションする（第２図
（ｆ））。

（ｇ）異方性のドライエツチングをして多結晶シリコン
をエツチングし、ゲート３の側壁に多結晶シリコン５１
を残し、導電性サイドウオールとする。その後、ゲート
３及びサイドウオール５１をマスクとしてヒ素をイオン
打込してソース及びドレイン拡散層６を形成する。

以上により、本実施例のＭＯＳＦＥＴを得ることができ
る。

第３図は本発明の第２の実施例である６第１の実施例と
違う点は、ゲートをｎ−層とオーバーラツプさせるため
にサイドウオールを用いず、ゲートを拡げている点であ
る。本実施例による効果は第１の実施例と同じであるが
、第１の実施例の場合、ゲート３の側面に自然酸化膜が
つくことは避けられず、サイドウオール５１とゲート３
の間に自然酸化膜がはさまることになり、これが抵抗と
なって特性に悪影響を与えるおそれがあるのに対し、本
実施例の場合その心配はない。

第４図（ａ）〜（ｄ）に本実施例のＭＯＳＦＥＴを製造
するプロセスの一例を示す。

（ａ）　ｐ型半導体基板１の表面を酸化してゲート酸化
膜２を形成し、その上に窒化シリコン膜をデポジション
してホトリソグラフィ技術により所望の形状しこ加工し
、この窒化シリコン膜８をマスクとしてリンをイオン打
込みしてｎ−層４を形成する（第４図（ａ））。

（ｂ）選択酸化により厚いゲート酸化膜２１を形成する
（第４図（ｂ））。

（ｃ）窒化シリコン膜を除去する（第４図（ｃ））。

（ｄ）多結晶シリコンをデポジションしてリンをドープ
して低抵抗化し、ホトリソグラフィ技術により所望の形
状に加工してゲート３とし、ゲート３をマスクとしてヒ
素をイオン打込みしてソース及びドレイン拡散層６を形
成する。

以上により、本実施例のＭＯＳＦＥＴが得られる。

第５図に本発明による第３の実施例を示す。

第１の実施例と違う点は、ｎ−層４の深さがソース及び
ドレイン拡散層６の深さより深い点である。これにより
、第１の実施例の効果に加え、不純物濃度の高いソース
及びトレイン拡散層６が直接ｐ基板１と接することがな
くなるため、ソース及びドレインの接合容量を低減でき
、接合耐圧を上げることができ、短チヤネル効果にも強
くなる。

以上、本発明をｎチャネルＭＯ５ＦＥＴの実施例につい
て説明したが、本発明は不純物の導電型を変更すること
により、ｐチャネルＭＯ５ＦＥＴにも応用することがで
きる。

〔発明の効果〕

以上説明したように、本発明によれば、ＬＤＤＭＯ５Ｆ
ＥＴのｎ−層の上にまでゲートをオーバーラツプさせ、
その部分のゲート酸化膜の厚さをチャネル領域の上のゲ
ート酸化膜の厚さより厚くすることにより、ホットキャ
リア耐圧が高く、かつ、ゲート容量の増加が小さく回路
速度の低下の小さい、高性能・高信頼性のＭＯＳＦＥＴ
を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＭＯＳＦＥＴの構造を
示す図、第２図（ａ）〜（ｈ）は本発明の一実施例によ
るＭＯＳＦＥＴの製造プロセスを説明する図、第３図は
本発明の第２の実施例によるＭＯＳＦＥＴの構造を示す
図、第４図（ａ）〜（ｄ）は本発明の第２の実施例によ
るＭＯＳＦＥＴの製造プロセスを説明する図、第５図は
本発明の第３の実施例によるＭＯＳＦＥＴの構造を示す
図、第６図は従来技術によるＬＤＤＭＯＳＦＥＴの構造
を示す図、第７図は従来技術による改良型ＬＤＤＭＯＳ
ＦＩＥＴの構造を示す図である。１・・・ｐ型半導体基板、２・・ゲート酸化膜、３・・
・ゲート、４・・・ｎ型低濃度層、５・・・サイドウオ
ール、６・・・ソース及びドレイン拡散層、７・・・窒
化シリコン膜、８・・・窒化シリコン膜、９・・・酸化
膜、２１・・・ゲート酸化膜、５１・・・導電性サイド
ウオール、５２・・・多結晶シリコン。

Claims

【特許請求の範囲】

１、半導体基板上に形成した金属−絶縁膜−半導体によ
るＭＩＳあるいはＭＯＳ構造の半導体装置で、ソース及
びドレインが低濃度の拡散層と高濃度の拡散層より形成
されており、ゲート電極が前記低濃度のソース及びドレ
イン拡散層の上を完全に履つている構造の半導体装置に
おいて、前記低濃度のソース及びドレイン拡散層の上の
ゲート絶縁膜の厚さがチャネル形成領域の上のゲート絶
縁膜の厚さより厚いことを特徴とする半導体装置。