JP2002289845A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 高耐圧化のために必要なＬＤＤ領域をゲート
電極の厚さやサイドウォールスペーサ膜形状に制限され
ることなく、高い自由度および均一性にて形成すること
が可能となる半導体装置の製造方法の提供である。 【解決手段】 本発明では、ＬＤＤ構造を有するオフセ
ット型高耐圧ＭＯＳトランジスタにおいて、第２のオフ
セット領域７Ａ、７Ｂがゲート電極５に対してセルフア
ライン構造を有しており、またソース・ドレイン領域１
０Ａ、１０Ｂも従来例で問題があったようにサイドウォ
ールスペーサ膜の下方に延長するような形状にならず、
サイドウォールスペーサ膜９に対してセルフアライン構
造を有するのでＬＤＤ長が一定となり、耐圧特性および
オン抵抗の素子間均一性が高い構造となる。
電極の厚さやサイドウォールスペーサ膜形状に制限され
ることなく、高い自由度および均一性にて形成すること
が可能となる半導体装置の製造方法の提供である。 【解決手段】 本発明では、ＬＤＤ構造を有するオフセ
ット型高耐圧ＭＯＳトランジスタにおいて、第２のオフ
セット領域７Ａ、７Ｂがゲート電極５に対してセルフア
ライン構造を有しており、またソース・ドレイン領域１
０Ａ、１０Ｂも従来例で問題があったようにサイドウォ
ールスペーサ膜の下方に延長するような形状にならず、
サイドウォールスペーサ膜９に対してセルフアライン構
造を有するのでＬＤＤ長が一定となり、耐圧特性および
オン抵抗の素子間均一性が高い構造となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＤＤ構造を有す
るオフセット型高耐圧ＭＯＳトランジスタなどの半導体
装置の製造方法に関する。
るオフセット型高耐圧ＭＯＳトランジスタなどの半導体
装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置としては、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する
半導体装置がある。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する
半導体装置がある。
【０００３】これは、図８に示すように一導電型の半導
体層、たとえばＰ型の半導体層２１の表層に、素子分離
膜２２、ゲート酸化膜２４が順次形成され、このゲート
酸化膜を介してパターニングされたゲート電極２５が形
成される。次にゲート電極２５を介して半導体層２１の
表層に低濃度で半導体層２１と逆導電型のイオン、例え
ばリンイオンをイオン注入してこのゲート電極２５端に
整合するよう低濃度で逆導電型、たとえばＮ−型オフセ
ット領域２７Ａが形成される。更に、前記半導体層２１
表面を覆うように被覆酸化膜（図示せず）が形成され、
この被覆酸化膜を異方性エッチングすることにより前記
ゲート電極２５の側壁部にサイドウォールスペーサ膜２
９が形成される。最後に、前記サイドウォールスペーサ
膜２９を介して半導体層２１の表層に低濃度で半導体層
２１と逆導電型のイオン、例えば砒素イオンをイオン注
入してサイドウォールスペーサ膜２９端に整合するＮ＋
型のソース・ドレイン領域３０Ａ，３０Ｂが形成されて
成るＬＤＤ構造として、高耐圧化が図られている。
体層、たとえばＰ型の半導体層２１の表層に、素子分離
膜２２、ゲート酸化膜２４が順次形成され、このゲート
酸化膜を介してパターニングされたゲート電極２５が形
成される。次にゲート電極２５を介して半導体層２１の
表層に低濃度で半導体層２１と逆導電型のイオン、例え
ばリンイオンをイオン注入してこのゲート電極２５端に
整合するよう低濃度で逆導電型、たとえばＮ−型オフセ
ット領域２７Ａが形成される。更に、前記半導体層２１
表面を覆うように被覆酸化膜（図示せず）が形成され、
この被覆酸化膜を異方性エッチングすることにより前記
ゲート電極２５の側壁部にサイドウォールスペーサ膜２
９が形成される。最後に、前記サイドウォールスペーサ
膜２９を介して半導体層２１の表層に低濃度で半導体層
２１と逆導電型のイオン、例えば砒素イオンをイオン注
入してサイドウォールスペーサ膜２９端に整合するＮ＋
型のソース・ドレイン領域３０Ａ，３０Ｂが形成されて
成るＬＤＤ構造として、高耐圧化が図られている。
【０００４】ＬＤＤ構造を有するオフセット型高耐圧Ｍ
ＯＳトランジスタにおいて、耐圧およびオン抵抗は図８
に図示されているＬＤＤ長Ｗａに依存する。高耐圧化の
ためにはＬＤＤ長Ｗａを長くする必要があり、オン抵抗
の素子間均一性の観点からするとＬＤＤ長Ｗａの均一性
を向上させる必要がある。
ＯＳトランジスタにおいて、耐圧およびオン抵抗は図８
に図示されているＬＤＤ長Ｗａに依存する。高耐圧化の
ためにはＬＤＤ長Ｗａを長くする必要があり、オン抵抗
の素子間均一性の観点からするとＬＤＤ長Ｗａの均一性
を向上させる必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、ＬＤＤ
構造を有する半導体装置においてＬＤＤ長Ｗａを長くす
るためには、被覆酸化膜を厚くする必要がある。厚い被
覆酸化膜を形成した後に、異方性エッチングによりゲー
ト電極２５の側壁部のみに酸化膜が残るようにサイドウ
ォールスペーサ膜２９を形成する。このときサイドウォ
ールスペーサ膜２９の幅Ｗｂはゲート酸化膜２５の厚さ
Ｈに依存しており、被覆酸化膜を厚くしてもＷｂには限
界が生じる。このサイドウォールスペーサ膜２９の幅Ｗ
ｂによりＬＤＤ長Ｗａが決定され、高耐圧化設計のため
にＬＤＤ長Ｗａを自由に設定することが困難となる。
構造を有する半導体装置においてＬＤＤ長Ｗａを長くす
るためには、被覆酸化膜を厚くする必要がある。厚い被
覆酸化膜を形成した後に、異方性エッチングによりゲー
ト電極２５の側壁部のみに酸化膜が残るようにサイドウ
ォールスペーサ膜２９を形成する。このときサイドウォ
ールスペーサ膜２９の幅Ｗｂはゲート酸化膜２５の厚さ
Ｈに依存しており、被覆酸化膜を厚くしてもＷｂには限
界が生じる。このサイドウォールスペーサ膜２９の幅Ｗ
ｂによりＬＤＤ長Ｗａが決定され、高耐圧化設計のため
にＬＤＤ長Ｗａを自由に設定することが困難となる。
【０００６】また、サイドウォールスペーサ膜２９は、
ゲート酸化膜２５からの距離に応じて裾を引くような形
状となる。このときサイドウォールスペーサ膜２９を介
して半導体層１の表層全面にソース・ドレイン領域３０
Ａ，３０Ｂ形成のためのイオン注入を行うと、ソース・
ドレイン領域３０Ａ，３０Ｂ端がサイドウォールスペー
サ膜２９の下方に延長する形状となる。サイドウォール
スペーサ膜２９の幅ＷｂによりＬＤＤ長Ｗａを決定しよ
うとするときに、サイドウォールスペーサ膜２９の形状
に影響されてしまい、プロセスばらつきによりＬＤＤ長
Ｗａに偏差が生じ、オン抵抗の素子間均一性が低下する
原因となる。
ゲート酸化膜２５からの距離に応じて裾を引くような形
状となる。このときサイドウォールスペーサ膜２９を介
して半導体層１の表層全面にソース・ドレイン領域３０
Ａ，３０Ｂ形成のためのイオン注入を行うと、ソース・
ドレイン領域３０Ａ，３０Ｂ端がサイドウォールスペー
サ膜２９の下方に延長する形状となる。サイドウォール
スペーサ膜２９の幅ＷｂによりＬＤＤ長Ｗａを決定しよ
うとするときに、サイドウォールスペーサ膜２９の形状
に影響されてしまい、プロセスばらつきによりＬＤＤ長
Ｗａに偏差が生じ、オン抵抗の素子間均一性が低下する
原因となる。
【０００７】そこで本発明は、上記の事情を考慮してな
されたものであり、その目的とするところは、スペーサ
形状とオフセット領域形成時のイオン注入の組み合わせ
によるセルフアライン構造の採用により、高耐圧化のた
めに必要なＬＤＤ領域をゲート電極の厚さやサイドウォ
ールスペーサ膜形状に制限されることなく、高い自由度
および均一性にて形成することが可能となる半導体装置
の製造方法の提供である。
されたものであり、その目的とするところは、スペーサ
形状とオフセット領域形成時のイオン注入の組み合わせ
によるセルフアライン構造の採用により、高耐圧化のた
めに必要なＬＤＤ領域をゲート電極の厚さやサイドウォ
ールスペーサ膜形状に制限されることなく、高い自由度
および均一性にて形成することが可能となる半導体装置
の製造方法の提供である。
【０００８】
【課題を解決するための手段】本発明の第１の発明の半
導体装置の製造方法は、例えば図１から図５に示すよう
に、Ｐ型の半導体層１の表層にリンイオンをイオン注入
してＮ−型の第１のオフセット領域３を選択的に形成す
る。次に、前記半導体層１の表層にゲート酸化膜４を設
けこれを介して表面に前記第１のオフセット領域３上の
外側にゲート電極５を、第１のオフセット領域３上にゲ
ート電極５と同材料で且つゲート電極と離間してスペー
サ層６を選択的に同時形成する。そして、前記ゲート電
極５を介して半導体層１の表層にリンイオンをイオン注
入してゲート電極５端に整合し第１オフセット領域と接
するＮ−型の第２のオフセット領域７Ａ、７Ｂを形成す
る。その後、前記半導体層１表面を被覆するように被覆
絶縁膜８を形成し、被覆絶縁膜８を異方性エッチングし
て前記スペーサ層との間に前記被覆絶縁膜の一部を残
し、前記スペーサ層の側壁部にサイドウォールスペーサ
膜９を形成する。最後に、前記サイドウォールスペーサ
膜９を介して砒素イオンをイオン注入してサイドウォー
ルスペーサ膜９端に整合するＮ＋型のソース・ドレイン
領域１０Ａ，１０Ｂを形成する工程とを具備しているこ
とを特徴とするものである。
導体装置の製造方法は、例えば図１から図５に示すよう
に、Ｐ型の半導体層１の表層にリンイオンをイオン注入
してＮ−型の第１のオフセット領域３を選択的に形成す
る。次に、前記半導体層１の表層にゲート酸化膜４を設
けこれを介して表面に前記第１のオフセット領域３上の
外側にゲート電極５を、第１のオフセット領域３上にゲ
ート電極５と同材料で且つゲート電極と離間してスペー
サ層６を選択的に同時形成する。そして、前記ゲート電
極５を介して半導体層１の表層にリンイオンをイオン注
入してゲート電極５端に整合し第１オフセット領域と接
するＮ−型の第２のオフセット領域７Ａ、７Ｂを形成す
る。その後、前記半導体層１表面を被覆するように被覆
絶縁膜８を形成し、被覆絶縁膜８を異方性エッチングし
て前記スペーサ層との間に前記被覆絶縁膜の一部を残
し、前記スペーサ層の側壁部にサイドウォールスペーサ
膜９を形成する。最後に、前記サイドウォールスペーサ
膜９を介して砒素イオンをイオン注入してサイドウォー
ルスペーサ膜９端に整合するＮ＋型のソース・ドレイン
領域１０Ａ，１０Ｂを形成する工程とを具備しているこ
とを特徴とするものである。
【０００９】また、第２の発明の半導体装置の製造方法
は、前記ソース・ドレイン領域１０Ａ，１０Ｂ形成後
に、選択的にスペーサ層６を除去する工程を具備してい
ることを特徴とするものである。
は、前記ソース・ドレイン領域１０Ａ，１０Ｂ形成後
に、選択的にスペーサ層６を除去する工程を具備してい
ることを特徴とするものである。
【００１０】さらに、第３の発明の半導体装置の製造方
法は、前記第２のオフセット領域７Ａ，７Ｂの濃度が第
１のオフセット領域３の濃度よりも低濃度に形成される
ことを特徴とするものである。
法は、前記第２のオフセット領域７Ａ，７Ｂの濃度が第
１のオフセット領域３の濃度よりも低濃度に形成される
ことを特徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照にして説明する。 （第１の実施形態）図１において、１は一導電型、たと
えばＰ型のシリコン半導体層で、半導体層１上には素子
分離膜２が形成される。この時の半導体層１の濃度は１
×１０１ ７ｃｍ−３程度である。そして半導体層１上に
フォトレジスト膜１１を形成した後にフォトレジスト膜
１１をマスクにしてＮ型不純物として、例えばリンを加
速電圧４０ＫｅＶ、ドーズ量８×１０１１ｃｍ−２程度
の注入条件でイオン注入して、低濃度でＮ−型の第１の
オフセット領域３を形成する。
て図面を参照にして説明する。 （第１の実施形態）図１において、１は一導電型、たと
えばＰ型のシリコン半導体層で、半導体層１上には素子
分離膜２が形成される。この時の半導体層１の濃度は１
×１０１ ７ｃｍ−３程度である。そして半導体層１上に
フォトレジスト膜１１を形成した後にフォトレジスト膜
１１をマスクにしてＮ型不純物として、例えばリンを加
速電圧４０ＫｅＶ、ドーズ量８×１０１１ｃｍ−２程度
の注入条件でイオン注入して、低濃度でＮ−型の第１の
オフセット領域３を形成する。
【００１２】図２において、フォトレジスト膜１１を除
去し、半導体層１の表層にゲート酸化膜４を形成した後
に、ゲート酸化膜４を介して第１のオフセット領域３上
の外側、つまり第１のオフセット領域３上にオーバーラ
ップしないように厚さ２５０ｎｍ程度のゲート電極５を
形成し、同時にゲート電極５と同材料、例えばポリシリ
コン材料でゲート電極に隣接しないように距離３００ｎ
ｍ程度とし且つ第１のオフセット領域３上に存在するよ
うにスペーサ領域６を形成する。つまりこのとき第１の
オフセット領域３端はゲート電極５端とスペーサ領域６
端の間に位置することになる。
去し、半導体層１の表層にゲート酸化膜４を形成した後
に、ゲート酸化膜４を介して第１のオフセット領域３上
の外側、つまり第１のオフセット領域３上にオーバーラ
ップしないように厚さ２５０ｎｍ程度のゲート電極５を
形成し、同時にゲート電極５と同材料、例えばポリシリ
コン材料でゲート電極に隣接しないように距離３００ｎ
ｍ程度とし且つ第１のオフセット領域３上に存在するよ
うにスペーサ領域６を形成する。つまりこのとき第１の
オフセット領域３端はゲート電極５端とスペーサ領域６
端の間に位置することになる。
【００１３】図３において、ゲート電極５およびスペー
サ領域６を介して半導体層１の表層にＮ型不純物とし
て、例えばリンを加速電圧４０ＫｅＶ、ドーズ量８×１
０１１ｃｍ−２程度の注入条件（第１のオフセット領域
３を形成した時と略同条件）でイオン注入して、低濃度
でＮ−型の第２のオフセット領域７Ａおよび７Ｂを形成
する。このとき第２のオフセット領域７Ａおよび７Ｂは
ゲート電極５端とスペーサ領域６端に整合するように形
成されるセルフアライン構造となる。
サ領域６を介して半導体層１の表層にＮ型不純物とし
て、例えばリンを加速電圧４０ＫｅＶ、ドーズ量８×１
０１１ｃｍ−２程度の注入条件（第１のオフセット領域
３を形成した時と略同条件）でイオン注入して、低濃度
でＮ−型の第２のオフセット領域７Ａおよび７Ｂを形成
する。このとき第２のオフセット領域７Ａおよび７Ｂは
ゲート電極５端とスペーサ領域６端に整合するように形
成されるセルフアライン構造となる。
【００１４】図４において、半導体層１表面を被覆する
ように被覆絶縁膜８を膜厚２００ｎｍ程度形成し、被覆
絶縁膜８を異方性エッチングしてゲート電極５の側壁部
にサイドウォールスペーサ膜９を形成する。このときサ
イドウォールスペーサ膜９の横方向の厚さは１５０ｎｍ
程度となり若干角に丸みを有する形状となる。また被覆
酸化膜８はゲート電極５とスペーサ領域６との間にゲー
ト電極５と同程度の高さで平坦な膜として残る形状とな
る。
ように被覆絶縁膜８を膜厚２００ｎｍ程度形成し、被覆
絶縁膜８を異方性エッチングしてゲート電極５の側壁部
にサイドウォールスペーサ膜９を形成する。このときサ
イドウォールスペーサ膜９の横方向の厚さは１５０ｎｍ
程度となり若干角に丸みを有する形状となる。また被覆
酸化膜８はゲート電極５とスペーサ領域６との間にゲー
ト電極５と同程度の高さで平坦な膜として残る形状とな
る。
【００１５】図５において、前記半導体層１の表層にサ
イドウォールスペーサ膜９を介してＮ型不純物として、
たとえば砒素を加速電圧６５ＫｅＶ、ドーズ量４×１０
１５ｃｍ−２程度の注入条件でイオン注入して、サイド
ウォールスペーサ膜９端に整合する高濃度でＮ＋型のソ
ース・ドレイン領域１０Ａ，１０Ｂを形成する。
イドウォールスペーサ膜９を介してＮ型不純物として、
たとえば砒素を加速電圧６５ＫｅＶ、ドーズ量４×１０
１５ｃｍ−２程度の注入条件でイオン注入して、サイド
ウォールスペーサ膜９端に整合する高濃度でＮ＋型のソ
ース・ドレイン領域１０Ａ，１０Ｂを形成する。
【００１６】上記のように本発明によれば、ＬＤＤ構造
を有するオフセット型高耐圧ＭＯＳトランジスタにおい
て、第２のオフセット領域７Ａがゲート電極５に対して
セルフアライン構造を有しており、またソース・ドレイ
ン領域１０Ａ，１０Ｂも従来例で問題があったようにサ
イドウォールスペーサ膜９の下方に延長する形状にはな
らず、サイドウォールスペーサ膜９に対してセルフアラ
イン構造を有するのでＬＤＤ長が一定となり、耐圧特性
およびオン抵抗の素子間均一性が高い構造となる。
を有するオフセット型高耐圧ＭＯＳトランジスタにおい
て、第２のオフセット領域７Ａがゲート電極５に対して
セルフアライン構造を有しており、またソース・ドレイ
ン領域１０Ａ，１０Ｂも従来例で問題があったようにサ
イドウォールスペーサ膜９の下方に延長する形状にはな
らず、サイドウォールスペーサ膜９に対してセルフアラ
イン構造を有するのでＬＤＤ長が一定となり、耐圧特性
およびオン抵抗の素子間均一性が高い構造となる。
【００１７】またＬＤＤ長はスペーサ領域６の長さで調
節することができるので、耐圧特性およびオン抵抗を自
由に設定することが可能となる。第１のオフセット領域
３はゲート電極５に対してはセルフアライン構造にはな
らないが、本実施形態においてマスク合わせずれを考慮
しても第１のオフセット層３端をゲート電極５端とスペ
ーサ層６端との間に形成することが十分可能となり、第
２のオフセット領域形成によりゲート電極に対してセル
フアライン構造となる。またスペーサ層６は電気的に開
放状態としておけば素子に対する影響はほとんどない。 （第２の実施形態）図６および図７において、第１の実
施形態で形成した後にフォトレジスト１１をパターニン
グし酸化膜と選択性の高い条件でスペーサ領域６を除去
する工程で形成する。図６のフォトレジスト１１の開口
幅はスペーサ領域６幅より若干広く形成すると被覆酸化
膜８およびサイドウォールスペーサ膜９が露出するが酸
化膜と選択性のある条件でスペーサ領域６を除去するの
で問題ない。
節することができるので、耐圧特性およびオン抵抗を自
由に設定することが可能となる。第１のオフセット領域
３はゲート電極５に対してはセルフアライン構造にはな
らないが、本実施形態においてマスク合わせずれを考慮
しても第１のオフセット層３端をゲート電極５端とスペ
ーサ層６端との間に形成することが十分可能となり、第
２のオフセット領域形成によりゲート電極に対してセル
フアライン構造となる。またスペーサ層６は電気的に開
放状態としておけば素子に対する影響はほとんどない。 （第２の実施形態）図６および図７において、第１の実
施形態で形成した後にフォトレジスト１１をパターニン
グし酸化膜と選択性の高い条件でスペーサ領域６を除去
する工程で形成する。図６のフォトレジスト１１の開口
幅はスペーサ領域６幅より若干広く形成すると被覆酸化
膜８およびサイドウォールスペーサ膜９が露出するが酸
化膜と選択性のある条件でスペーサ領域６を除去するの
で問題ない。
【００１８】このようにスペーサ領域６を除去すること
によりゲート酸化膜４上にはゲート電極５以外に導電性
構造が存在せず（図７）、従来の素子構造と同様にな
り、スペーサ領域６が存在することによる影響を考えな
くてもよい。 （第３の実施形態）第１の実施形態において、第１のオ
フセット領域１０Ａおよび１０ＢをたとえばＮ−型で不
純物濃度５×１０１８ｃｍ−３とし、第２のオフセット
領域７Ａおよび７ＢをたとえばＮ−型で不純物濃度２×
１０１７ｃｍ−３と第１のオフセット領域１０Ａおよび
１０Ｂよりも不純物濃度を低くする。
によりゲート酸化膜４上にはゲート電極５以外に導電性
構造が存在せず（図７）、従来の素子構造と同様にな
り、スペーサ領域６が存在することによる影響を考えな
くてもよい。 （第３の実施形態）第１の実施形態において、第１のオ
フセット領域１０Ａおよび１０ＢをたとえばＮ−型で不
純物濃度５×１０１８ｃｍ−３とし、第２のオフセット
領域７Ａおよび７ＢをたとえばＮ−型で不純物濃度２×
１０１７ｃｍ−３と第１のオフセット領域１０Ａおよび
１０Ｂよりも不純物濃度を低くする。
【００１９】通常のＬＤＤ構造を有するオフセット型高
耐圧ＭＯＳトランジスタなどの半導体装置ではＬＤＤオ
フセット層の不純物濃度が低いためにオン電圧が高くな
る。しかしながらこの実施形態によると、低濃度の第２
のオフセット領域により高耐圧特性を維持することがで
き、第１のオフセット領域によりオン抵抗を低減するこ
とができる。
耐圧ＭＯＳトランジスタなどの半導体装置ではＬＤＤオ
フセット層の不純物濃度が低いためにオン電圧が高くな
る。しかしながらこの実施形態によると、低濃度の第２
のオフセット領域により高耐圧特性を維持することがで
き、第１のオフセット領域によりオン抵抗を低減するこ
とができる。
【００２０】本発明は上記の実施形態に限定するもので
はない。実施形態ではＮチャネルのＭＯＳトランジスタ
としたがＰチャネルのＭＯＳトランジスタでも有効であ
る。さらには、ゲート電極およびスペーサ領域の材料は
第１のオフセット領域、第２のオフセット領域およびソ
ース・ドレイン領域形成時のイオン注入の際にマスクと
して機能すれば有効である。また半導体層もシリコン半
導体層に限らず、同構成および効果のある基板ならば本
発明の範囲内である。その他、本発明の趣旨を逸脱しな
い範囲で、種々変形して実施することが可能である。
はない。実施形態ではＮチャネルのＭＯＳトランジスタ
としたがＰチャネルのＭＯＳトランジスタでも有効であ
る。さらには、ゲート電極およびスペーサ領域の材料は
第１のオフセット領域、第２のオフセット領域およびソ
ース・ドレイン領域形成時のイオン注入の際にマスクと
して機能すれば有効である。また半導体層もシリコン半
導体層に限らず、同構成および効果のある基板ならば本
発明の範囲内である。その他、本発明の趣旨を逸脱しな
い範囲で、種々変形して実施することが可能である。
【００２１】
【発明の効果】第１の発明では、ＬＤＤ構造を有するオ
フセット型高耐圧ＭＯＳトランジスタにおいて、第２の
オフセット領域がゲート電極に対してセルフアライン構
造を有しており、またソース・ドレイン領域も従来例で
問題があったようにサイドウォールスペーサ膜の下方に
延長するような形状にならず、サイドウォールスペーサ
膜に対してセルフアライン構造を有するのでＬＤＤ長が
一定となり、耐圧特性およびオン抵抗の素子間均一性が
高い構造となる。またＬＤＤ長はスペーサ領域の長さで
調節することができるので、耐圧特性およびオン抵抗を
自由に設定することが可能となる。
フセット型高耐圧ＭＯＳトランジスタにおいて、第２の
オフセット領域がゲート電極に対してセルフアライン構
造を有しており、またソース・ドレイン領域も従来例で
問題があったようにサイドウォールスペーサ膜の下方に
延長するような形状にならず、サイドウォールスペーサ
膜に対してセルフアライン構造を有するのでＬＤＤ長が
一定となり、耐圧特性およびオン抵抗の素子間均一性が
高い構造となる。またＬＤＤ長はスペーサ領域の長さで
調節することができるので、耐圧特性およびオン抵抗を
自由に設定することが可能となる。
【００２２】第２の発明では、上記において、スペーサ
領域を除去することによりゲート酸化膜上にはゲート電
極以外に導電性構造が存在せず、従来の素子構造と同様
になり、スペーサ領域が存在することによる影響を無視
しうる構造となる。
領域を除去することによりゲート酸化膜上にはゲート電
極以外に導電性構造が存在せず、従来の素子構造と同様
になり、スペーサ領域が存在することによる影響を無視
しうる構造となる。
【００２３】ＬＤＤ構造を有するオフセット型高耐圧Ｍ
ＯＳトランジスタなどの半導体装置ではＬＤＤオフセッ
ト層の不純物濃度が低いためにオン電圧が高くなるが、
第３の発明によると、低濃度の第２のオフセット領域に
より高耐圧特性を維持することができ、第１のオフセッ
ト領域によりオン抵抗を低減することができる。
ＯＳトランジスタなどの半導体装置ではＬＤＤオフセッ
ト層の不純物濃度が低いためにオン電圧が高くなるが、
第３の発明によると、低濃度の第２のオフセット領域に
より高耐圧特性を維持することができ、第１のオフセッ
ト領域によりオン抵抗を低減することができる。
【図１】 本発明の第１の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図２】 本発明の第１の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図３】 本発明の第１の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図４】 本発明の第１の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図５】 本発明の第１の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図６】 本発明の第２の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図７】 本発明の第２の実施形態における半導体装置
の製造方法を示す断面図。
の製造方法を示す断面図。
【図８】 従来の半導体装置を示す断面図。
１ 半導体層 ２ 素子分離膜 ３ 第１のオフセット領域 ４ ゲート酸化膜 ５ ゲート電極 ６ スペーサ領域 ７Ａ，７Ｂ 第２のオフセット領域 ８ 被覆絶縁膜 ９ サイドウォールスペーサ膜 １０Ａ ドレイン領域 １０Ｂ ソース領域 １１ フォトレジスト膜
Claims (3)
- 【請求項１】 一導電型の半導体層の表層に低濃度で逆
導電型イオンをイオン注入して低濃度で逆導電型の第１
のオフセット領域を選択的に形成する工程と、 前記半導体層の表層にゲート酸化膜を介して前記第１の
オフセット領域上の外側にゲート電極を、前記第１のオ
フセット領域上であって、前記ゲート電極と同材料で且
つ前記ゲート電極と離間してスペーサ層を、選択的に同
時形成する工程と、 前記ゲート電極を介して前記半導体層の表層に低濃度で
逆導電型イオンをイオン注入して前記ゲート電極端に整
合し前記第１のオフセット領域と接する低濃度で逆導電
型の第２のオフセット領域を形成する工程と、 前記半導体層の表面を被覆するように被覆絶縁膜を形成
する工程と、 前記被覆絶縁膜を異方性エッチングを行って、前記スペ
ーサ層との間に前記被覆絶縁膜の一部を残し、前記スペ
ーサ層の側壁部にサイドウォールスペーサ膜を形成する
工程と、 該サイドウォールスペーサ膜を介して高濃度で逆導電型
イオンをイオン注入して該サイドウォールスペーサ膜端
に整合する高濃度で逆導電型のソース・ドレイン領域を
形成する工程とを具備していることを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記ソース・ドレイン領域形成後に、選
択的に前記スペーサ層を除去する工程を具備しているこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２のオフセット領域の濃度が、前
記第１のオフセット領域の濃度よりも低濃度に形成され
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091171A JP2002289845A (ja) | 2001-03-27 | 2001-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091171A JP2002289845A (ja) | 2001-03-27 | 2001-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289845A true JP2002289845A (ja) | 2002-10-04 |
Family
ID=18945843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001091171A Pending JP2002289845A (ja) | 2001-03-27 | 2001-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008831B2 (en) | 2003-11-10 | 2006-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7521759B2 (en) | 2005-03-28 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device, method for manufacturing the same, and gate electrode structure |
| US7964455B2 (en) | 2008-02-29 | 2011-06-21 | Oki Semiconductor Co., Ltd. | Manufacturing method of semiconductor device |
| US8008721B2 (en) | 2006-09-29 | 2011-08-30 | Oki Semiconductor Co., Ltd. | High-voltage-resistant MOS transistor and method for manufacturing the same |
-
2001
- 2001-03-27 JP JP2001091171A patent/JP2002289845A/ja active Pending
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| US7521759B2 (en) | 2005-03-28 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device, method for manufacturing the same, and gate electrode structure |
| US8008721B2 (en) | 2006-09-29 | 2011-08-30 | Oki Semiconductor Co., Ltd. | High-voltage-resistant MOS transistor and method for manufacturing the same |
| US7964455B2 (en) | 2008-02-29 | 2011-06-21 | Oki Semiconductor Co., Ltd. | Manufacturing method of semiconductor device |
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