JP2000232224A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000232224A
JP2000232224A JP11032560A JP3256099A JP2000232224A JP 2000232224 A JP2000232224 A JP 2000232224A JP 11032560 A JP11032560 A JP 11032560A JP 3256099 A JP3256099 A JP 3256099A JP 2000232224 A JP2000232224 A JP 2000232224A
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dmos
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JP11032560A
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English (en)
Inventor
Tamotsu Nabeshima
有 鍋島
Yasushi Matsui
靖 松井
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 高耐圧電界効果トランジスタ（ＤＭＯＳＦＥ
Ｔ）の耐圧を向上させる。 【解決手段】 半導体基板１００上のｎ型のエピタキシ
ャル層１０１にＤＭＯＳ用ゲート電極１０６Ｃを形成す
る。エピタキシャル層１０１におけるＤＭＯＳ用ゲート
電極１０６Ｃの一方側に、ｐ型のボディ層１０７をＤＭ
ＯＳ用ゲート電極１０６Ｃの下方にまで拡がるように形
成した後、ｎ型の第１の低濃度不純物層１０９ａと該第
１の低濃度不純物層１０９ａに囲まれるｎ型の第１の高
濃度不純物層１０９ｂとを有するＤＭＯＳ用ソース層１
０９をボディ層１０７に囲まれるように形成する。エピ
タキシャル層１０１におけるＤＭＯＳ用ゲート電極１０
６Ｃの他方側に、ＤＭＯＳ用ドレイン層１１０をＤＭＯ
Ｓ用ゲート電極１０６Ｃから離れるように形成する。ソ
ース電極１１５をＤＭＯＳ用ゲート電極１０６Ｃの端部
が覆われるように形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
電源、自動車、モータ駆動又はディスプレイパネルドラ
イブ等にトランジスタ単体として用いられる、又はロジ
ック部と一体化したパワーＩＣとして用いられる高耐圧
電界効果トランジスタ、及び半導体装置の製造方法、特
に高耐圧電界効果トランジスタがＣＭＯＳＦＥＴと同一
半導体基板上に形成される半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】高耐圧電界効果トランジスタつまりＤＭ
ＯＳＦＥＴは、高速性と広い安全動作領域とを有してい
るため、従来、スイッチング電源を始めとする幅広い製
品分野において理想的なスイッチング素子として利用さ
れている。
【０００３】以下、従来の半導体装置及びその製造方法
について、図面を参照しながら説明する。
【０００４】図６（ａ）、（ｂ）及び図７（ａ）、
（ｂ）は、ＤＭＯＳＦＥＴがＣＭＯＳＦＥＴと同一半導
体基板に形成される、従来の半導体装置の製造方法の各
工程を示す断面図である。
【０００５】まず、図６（ａ）に示すように、半導体基
板１０上に形成されたｎ型のエピタキシャル層１１にお
けるＣＭＯＳＦＥＴ形成領域ＲCMOSに対して、レジスト
パターン（図示せず）をマスクとしてｐ型不純物をイオ
ン注入することにより、第１のウェル層１２を形成した
後、エピタキシャル層１１におけるＣＭＯＳＦＥＴ形成
領域ＲCMOSに対して、レジストパターン（図示せず）を
マスクとしてｎ型不純物をイオン注入することにより、
第２のウェル層１３を第１のウェル層１２と隣接するよ
うに形成し、その後、半導体基板１０上に素子分離絶縁
膜となるＬＯＣＯＳ酸化膜１４を形成する。このとき、
エピタキシャル層１１におけるＤＭＯＳＦＥＴ形成領域
ＲDMOSにおいては、ＤＭＯＳ用ゲート電極形成領域（図
６（ａ）のＤＭＯＳ用ゲート電極１６Ｃを参照）とＤＭ
ＯＳ用ドレイン層形成領域（図６（ｂ）のＤＭＯＳ用ド
レイン層１９を参照）とが離れるようにＬＯＣＯＳ酸化
膜１４を形成する。その後、第１のウェル層１２、第２
のウェル層１３及びＤＭＯＳ用ゲート電極形成領域にそ
れぞれゲート酸化膜１５を介してポリシリコン膜からな
る第１のＣＭＯＳ用ゲート電極１６Ａ、第２のＣＭＯＳ
用ゲート電極１６Ｂ及びＤＭＯＳ用ゲート電極１６Ｃを
同時に形成する。
【０００６】尚、ＤＭＯＳ用ゲート電極１６Ｃは、ＤＭ
ＯＳ用ドレイン層形成領域との間に設けられたＬＯＣＯ
Ｓ酸化膜１４を一部覆うように形成される。
【０００７】次に、図６（ｂ）に示すように、エピタキ
シャル層１１におけるＤＭＯＳ用ゲート電極１６ＣのＤ
ＭＯＳ用ソース層形成領域（図６（ｂ）のＤＭＯＳ用ソ
ース層１８を参照）側に対して、レジストパターン（図
示せず）及びＤＭＯＳ用ゲート電極１６Ｃをマスクとし
てｐ型不純物をイオン注入すると共に熱拡散を行なうこ
とにより、第１のＤＭＯＳ用ボディ層１７をＤＭＯＳ用
ゲート電極１６Ｃの下方にまで拡がるように形成した
後、エピタキシャル層１１におけるＤＭＯＳ用ゲート電
極１６Ｃの両側に対して、レジストパターン（図示せ
ず）、ＬＯＣＯＳ酸化膜１４及びＤＭＯＳ用ゲート電極
１６Ｃをマスクとしてｎ型不純物をイオン注入すること
により、ＤＭＯＳ用ソース層１８を第１のＤＭＯＳ用ボ
ディ層１７に囲まれるように形成すると同時に、ＤＭＯ
Ｓ用ドレイン層１９をＤＭＯＳ用ゲート電極１６Ｃから
離れるように形成する。
【０００８】次に、図７（ａ）に示すように、第１のウ
ェル層１２における第１のＣＭＯＳ用ゲート電極１６Ａ
の両側に対して、レジストパターン（図示せず）、ＬＯ
ＣＯＳ酸化膜１４及び第１のＣＭＯＳ用ゲート電極１６
Ａをマスクとしてｎ型不純物をイオン注入した後、第１
のＣＭＯＳ用ゲート電極１６Ａ、第２のＣＭＯＳ用ゲー
ト電極１６Ｂ、及びＤＭＯＳ用ゲート電極１６Ｃの側部
にそれぞれサイドウォール２０を形成する。その後、再
度、第１のウェル層１２における第１のＣＭＯＳ用ゲー
ト電極１６Ａの両側に対して、レジストパターン（図示
せず）、ＬＯＣＯＳ酸化膜１４、第１のＣＭＯＳ用ゲー
ト電極１６Ａ及びサイドウォール２０をマスクとしてｎ
型不純物をイオン注入することにより、ｎ型の低濃度不
純物層２１ａと該低濃度不純物層２１ａに囲まれるｎ型
の高濃度不純物層２１ｂとを有する第１のＣＭＯＳ用ソ
ース・ドレイン層２１を、第１のウェル層１２に囲まれ
るように形成する。
【０００９】その後、第１のＤＭＯＳ用ボディ層１７に
おける、ＤＭＯＳ用ソース層１８を挟んでＤＭＯＳ用ゲ
ート電極１６Ｃと対向する側と、第２のウェル層１３に
おける第２のＣＭＯＳ用ゲート電極１６Ｂの両側とに対
して、レジストパターン（図示せず）、ＬＯＣＯＳ酸化
膜１４、第２のＣＭＯＳ用ゲート電極１６Ｂ及びサイド
ウォール２０をマスクとしてｐ型不純物をイオン注入す
ることにより、第２のＤＭＯＳ用ボディ層２２を、ＤＭ
ＯＳ用ソース層１８と隣接するように、且つ第１のＤＭ
ＯＳ用ボディ層１７に囲まれるように形成すると同時
に、第２のＣＭＯＳ用ソース・ドレイン層２３を、第２
のウェル層１３に囲まれるように形成する。
【００１０】次に、図７（ｂ）に示すように、半導体基
板１０の上に全面に亘って、層間絶縁膜２４を形成した
後、層間絶縁膜２４の内部及び上部に、ＤＭＯＳ用ソー
ス層１８及び第２のＤＭＯＳ用ボディ層２２と接続され
るＤＭＯＳ用ソース電極２５、ＤＭＯＳ用ドレイン層１
９と接続されるＤＭＯＳ用ドレイン電極２６、第１のＣ
ＭＯＳ用ソース・ドレイン層２１と接続される第１のＣ
ＭＯＳ用ソース・ドレイン電極２７、並びに第２のＣＭ
ＯＳ用ソース・ドレイン層２３と接続される第２のＣＭ
ＯＳ用ソース・ドレイン電極２８を同時に形成する。
【００１１】
【発明が解決しようとする課題】ところで、前記の方法
を用いて、１００Ｖを越える高耐圧を有するＤＭＯＳＦ
ＥＴを形成する場合、ソース層とドレイン層との間の電
界を緩和するため、ソース層とドレイン層との間の距離
を長くする必要がある。
【００１２】しかしながら、ソース層とドレイン層との
間の距離を長くすると、ＤＭＯＳＦＥＴがオン時の抵抗
であるオン抵抗が増大して消費電流が増加すると共に、
半導体素子の微細化が困難になるという問題が生じる。
【００１３】また、実用上、ＤＭＯＳＦＥＴはＣＭＯＳ
ＦＥＴと同一の半導体基板上に形成されることが多い一
方、その場合、ＤＭＯＳＦＥＴのみを半導体基板上に形
成する場合と比べて工程数が増加する。
【００１４】前記に鑑み、本発明は、高耐圧電界効果ト
ランジスタ（ＤＭＯＳＦＥＴ）の耐圧を向上させること
を目的とする。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体装置は、第１導電型の半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、半導体基板におけるゲート電極の一方側に、ゲート
電極の下方にまで拡がるように形成された第２導電型の
ボディ層と、半導体基板におけるゲート電極の一方側
に、ボディ層に囲まれるように形成された第１導電型の
ソース層と、半導体基板におけるゲート電極の他方側
に、前記ゲート電極から離れるように形成された第１導
電型のドレイン層と、半導体基板の上に全面に亘って形
成された層間絶縁膜と、層間絶縁膜の内部及び上部に形
成され、ソース層と接続されるソース電極と、層間絶縁
膜の内部及び上部に形成され、ドレイン層と接続される
ドレイン電極とを備え、ソース層は、第１導電型の低濃
度不純物層と、該低濃度不純物層に囲まれる第１導電型
の高濃度不純物層とを有しており、ソース電極は、層間
絶縁膜を介してゲート電極の端部を覆っている。
【００１６】本発明の半導体装置によると、ソース層が
低濃度不純物層と該低濃度不純物層に囲まれる高濃度不
純物層とを有しているため、ソース層の不純物濃度に勾
配が生じると共に、ソース層とボディ層との接合部にお
いて高濃度不純物層同士のｐｎ接合が生じない。また、
ソース電極がゲート電極の端部を覆っているため、半導
体基板におけるゲート電極の端部の下側において電界の
集中が緩和される。
【００１７】本発明の半導体装置において、ドレイン層
は、第１導電型の低濃度不純物層と、該低濃度不純物層
に囲まれる第１導電型の高濃度不純物層とを有している
ことが好ましい。
【００１８】本発明の半導体装置において、ドレイン層
は、第１導電型のウェル層に囲まれていることが好まし
い。
【００１９】本発明の半導体装置において、ドレイン電
極は、ソース電極側に、該ソース電極と接触することな
く延びていることが好ましい。
【００２０】本発明に係る第１の半導体装置の製造方法
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成するゲート電極形成工程と、半導体基
板におけるゲート電極の一方側に、第２導電型のボディ
層をゲート電極の下方にまで拡がるように形成するボデ
ィ層形成工程と、半導体基板におけるゲート電極の一方
側に、第１導電型のソース層をボディ層に囲まれるよう
に形成するソース層形成工程と、半導体基板におけるゲ
ート電極の他方側に、第１導電型のドレイン層をゲート
電極から離れるように形成するドレイン層形成工程と、
半導体基板の上に全面に亘って層間絶縁膜を形成する層
間絶縁膜形成工程と、層間絶縁膜の内部及び上部に、ソ
ース層と接続されるソース電極、及びドレイン層と接続
されるドレイン電極を同時に形成するソース・ドレイン
電極形成工程とを備え、ソース層形成工程は、第１導電
型の低濃度不純物層を形成した後、該低濃度不純物層に
囲まれるように第１導電型の高濃度不純物層を形成する
工程を含み、ソース・ドレイン電極形成工程は、ソース
電極を、層間絶縁膜を介してゲート電極の端部が覆われ
るように形成する工程を含む。
【００２１】第１の半導体装置の製造方法によると、ソ
ース層形成工程が低濃度不純物層を形成した後、該低濃
度不純物層に囲まれるように高濃度不純物層を形成する
ため、ソース層の不純物濃度に勾配が生じると共に、ソ
ース層とボディ層との接合部において高濃度不純物層同
士のｐｎ接合が生じない。また、ソース・ドレイン電極
形成工程がソース電極をゲート電極の端部が覆われるよ
うに形成するため、半導体基板におけるゲート電極の端
部の下側において電界の集中が緩和される。
【００２２】第１の半導体装置の製造方法において、ド
レイン層形成工程は、第１導電型の低濃度不純物層を形
成した後、該低濃度不純物層に囲まれるように第１導電
型の高濃度不純物層を形成する工程を含むことが好まし
い。
【００２３】第１の半導体装置の製造方法において、ド
レイン層形成工程の前に、半導体基板におけるゲート電
極の他方側に、第１導電型のウェル層を形成するウェル
層形成工程をさらに備え、ドレイン層形成工程は、ドレ
イン層をウェル層に囲まれるように形成する工程を含む
ことが好ましい。
【００２４】第１の半導体装置の製造方法において、ソ
ース・ドレイン電極形成工程は、ドレイン電極を、ソー
ス電極側に、該ソース電極と接触することなく延びてい
るように形成する工程を含むことが好ましい。
【００２５】本発明に係る第２の半導体装置の製造方法
は、高耐圧電界効果トランジスタであるＤＭＯＳＦＥＴ
がＣＭＯＳＦＥＴと同一の半導体基板に形成される半導
体装置の製造方法を前提とし、第１導電型の半導体基板
におけるＣＭＯＳＦＥＴ形成領域に、第２導電型の第１
のウェル層を形成する第１のウェル層形成工程と、半導
体基板におけるＣＭＯＳＦＥＴ形成領域に、第１導電型
の第２のウェル層を第１のウェル層と隣接するように形
成する第２のウェル層形成工程と、第１のウェル層、第
２のウェル層及び半導体基板におけるＤＭＯＳＦＥＴ形
成領域に、それぞれゲート絶縁膜を介して第１のＣＭＯ
Ｓ用ゲート電極、第２のＣＭＯＳ用ゲート電極及びＤＭ
ＯＳ用ゲート電極を同時に形成するゲート電極形成工程
と、半導体基板におけるＤＭＯＳ用ゲート電極の一方側
に、第２導電型のＤＭＯＳ用ボディ層をＤＭＯＳ用ゲー
ト電極の下方にまで拡がるように形成するＤＭＯＳ用ボ
ディ層形成工程と、半導体基板におけるＤＭＯＳ用ゲー
ト電極の一方側に、第１導電型のＤＭＯＳ用ソース層を
ＤＭＯＳ用ボディ層に囲まれるように形成するＤＭＯＳ
用ソース層形成工程と、半導体基板におけるＤＭＯＳ用
ゲート電極の他方側に、第１導電型のＤＭＯＳ用ドレイ
ン層をＤＭＯＳ用ゲート電極から離れるように形成する
ＤＭＯＳ用ドレイン層形成工程と、第１のウェル層にお
ける第１のＣＭＯＳ用ゲート電極の両側に、第１導電型
の低濃度不純物層を形成した後、該低濃度不純物層に囲
まれるように第１導電型の高濃度不純物層を形成するこ
とにより、第１のＣＭＯＳ用ソース・ドレイン層を第１
のウェル層に囲まれるように形成する第１のＣＭＯＳ用
ソース・ドレイン層形成工程と、第２のウェル層におけ
る第２のＣＭＯＳ用ゲート電極の両側に、第２導電型の
第２のＣＭＯＳ用ソース・ドレイン層を第２のウェル層
に囲まれるように形成する第２のＣＭＯＳ用ソース・ド
レイン層形成工程と、半導体基板の上に全面に亘って層
間絶縁膜を形成する層間絶縁膜形成工程と、層間絶縁膜
の内部及び上部に、ＤＭＯＳ用ソース層と接続されるＤ
ＭＯＳ用ソース電極、ＤＭＯＳ用ドレイン層と接続され
るＤＭＯＳ用ドレイン電極、第１のＣＭＯＳ用ソース・
ドレイン層と接続される第１のＣＭＯＳ用ソース・ドレ
イン電極、及び第２のＣＭＯＳ用ソース・ドレイン層と
接続される第２のＣＭＯＳ用ソース・ドレイン電極を同
時に形成するソース・ドレイン電極形成工程とを備え、
ＤＭＯＳ用ソース層形成工程は、第１導電型の低濃度不
純物層を形成した後、該低濃度不純物層に囲まれるよう
に第１導電型の高濃度不純物層を形成する工程を含み、
ソース・ドレイン電極形成工程は、ＤＭＯＳ用ソース電
極を、層間絶縁膜を介してＤＭＯＳ用ゲート電極の端部
が覆われるように形成する工程を含む。
【００２６】第２の半導体装置の製造方法によると、Ｄ
ＭＯＳＦＥＴとＣＭＯＳＦＥＴとを同一の半導体基板に
確実に形成することができ、また、ＤＭＯＳ用ソース層
形成工程が低濃度不純物層を形成した後、該低濃度不純
物層に囲まれるように高濃度不純物層を形成するため、
ＤＭＯＳ用ソース層の不純物濃度に勾配が生じると共
に、ＤＭＯＳ用ソース層とＤＭＯＳ用ボディ層との接合
部において高濃度不純物層同士のｐｎ接合が生じない。
また、ソース・ドレイン電極形成工程がＤＭＯＳ用ソー
ス電極をＤＭＯＳ用ゲート電極の端部が覆われるように
形成するため、半導体基板におけるゲート電極の端部の
下側において電界の集中が緩和される。
【００２７】第２の半導体装置の製造方法において、第
１のウェル層形成工程とＤＭＯＳ用ボディ層形成工程と
を同時に行なうことが好ましい。
【００２８】第２の半導体装置において、ＤＭＯＳ用ソ
ース層形成工程と第１のＣＭＯＳ用ソース・ドレイン層
形成工程とを同時に行なうことが好ましい。
【００２９】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程は、第１導電型の低濃度不
純物層を形成した後、該低濃度不純物層に囲まれるよう
に第１導電型の高濃度不純物層を形成する工程を含むこ
とが好ましい。
【００３０】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程と第１のＣＭＯＳ用ソース
・ドレイン層形成工程とを同時に行なうことが好まし
い。
【００３１】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程の前に、半導体基板におけ
るＤＭＯＳ用ゲート電極の他方側に、第１導電型の第３
のウェル層を形成する第３のウェル層形成工程をさらに
備え、ＤＭＯＳ用ドレイン層形成工程は、ＤＭＯＳ用ド
レイン層を第３のウェル層に囲まれるように形成する工
程を含むことが好ましい。
【００３２】第２の半導体装置の製造方法において、第
２のウェル層形成工程と第３のウェル層形成工程とを同
時に行なうことが好ましい。
【００３３】第２の半導体装置の製造方法において、ソ
ース・ドレイン電極形成工程は、ＤＭＯＳ用ドレイン電
極を、ＤＭＯＳ用ソース電極側に、該ＤＭＯＳ用ソース
電極と接触することなく延びているように形成する工程
を含むことが好ましい。
【００３４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図面を参照しながら説明する。
【００３５】図１（ａ）、（ｂ）及び図２（ａ）、
（ｂ）は、高耐圧電界効果トランジスタつまりＤＭＯＳ
ＦＥＴがＣＭＯＳＦＥＴと同一半導体基板に形成され
る、第１の実施形態に係る半導体装置の製造方法の各工
程を示す断面図である。
【００３６】まず、図１（ａ）に示すように、半導体基
板１００上に形成されたｎ型のエピタキシャル層１０１
におけるＣＭＯＳＦＥＴ形成領域ＲCMOSに対して、レジ
ストパターン（図示せず）をマスクとしてｐ型不純物を
イオン注入することにより、第１のウェル層１０２を形
成した後、エピタキシャル層１０１におけるＣＭＯＳＦ
ＥＴ形成領域ＲCMOSに対して、レジストパターン（図示
せず）をマスクとしてｎ型不純物をイオン注入すること
により、第２のウェル層１０３を第１のウェル層１０２
と隣接するように形成し、その後、半導体基板１００上
に素子分離絶縁膜となるＬＯＣＯＳ酸化膜１０４を形成
する。このとき、エピタキシャル層１０１におけるＤＭ
ＯＳＦＥＴ形成領域ＲDMOSにおいては、ＤＭＯＳ用ゲー
ト電極形成領域（図１（ａ）のＤＭＯＳ用ゲート電極１
０６Ｃを参照）とＤＭＯＳ用ドレイン層形成領域（図１
（ｂ）のＤＭＯＳ用ドレイン層１１０を参照）とが離れ
るようにＬＯＣＯＳ酸化膜１０４を形成する。
【００３７】その後、第１のウェル層１０２、第２のウ
ェル層１０３及びＤＭＯＳ用ゲート電極形成領域にそれ
ぞれゲート酸化膜１０５を介してポリシリコン膜からな
る第１のＣＭＯＳ用ゲート電極１０６Ａ、第２のＣＭＯ
Ｓ用ゲート電極１０６Ｂ及びＤＭＯＳ用ゲート電極１０
６Ｃを同時に形成した後、エピタキシャル層１０１にお
けるＤＭＯＳ用ゲート電極１０６ＣのＤＭＯＳ用ソース
層形成領域（図１（ｂ）のＤＭＯＳ用ソース層１０９を
参照）側に対して、レジストパターン（図示せず）及び
ＤＭＯＳ用ゲート電極１０６Ｃをマスクとしてｐ型不純
物をイオン注入すると共に熱拡散を行なうことにより、
第１のＤＭＯＳ用ボディ層１０７をＤＭＯＳ用ゲート電
極１０６Ｃの下方にまで拡がるように形成する。
【００３８】尚、ＤＭＯＳ用ゲート電極１０６Ｃは、Ｄ
ＭＯＳ用ドレイン層形成領域との間に設けられたＬＯＣ
ＯＳ酸化膜１０４を一部覆うように形成される。
【００３９】次に、図１（ｂ）に示すように、エピタキ
シャル層１０１におけるＤＭＯＳ用ゲート電極１０６Ｃ
の両側と、第１のウェル層１０２における第１のＣＭＯ
Ｓ用ゲート電極１０６Ａの両側とに対して、レジストパ
ターン（図示せず）、ＬＯＣＯＳ酸化膜１０４、第１の
ＣＭＯＳ用ゲート電極１０６Ａ及びＤＭＯＳ用ゲート電
極１０６Ｃをマスクとしてｎ型不純物をイオン注入した
後、第１のＣＭＯＳ用ゲート電極１０６Ａ、第２のＣＭ
ＯＳ用ゲート電極１０６Ｂ、及びＤＭＯＳ用ゲート電極
１０６Ｃの側部にそれぞれサイドウォール１０８を形成
する。
【００４０】その後、再度、エピタキシャル層１０１に
おけるＤＭＯＳ用ゲート電極１０６Ｃの両側と、第１の
ウェル層１０２における第１のＣＭＯＳ用ゲート電極１
０６Ａの両側とに対して、レジストパターン（図示せ
ず）、ＬＯＣＯＳ酸化膜１０４、第１のＣＭＯＳ用ゲー
ト電極１０６Ａ、ＤＭＯＳ用ゲート電極１０６Ｃ及びサ
イドウォール１０８をマスクとしてｎ型不純物をイオン
注入することにより、ｎ型の第１の低濃度不純物層１０
９ａと該第１の低濃度不純物層１０９ａに囲まれるｎ型
の第１の高濃度不純物層１０９ｂとを有するＤＭＯＳ用
ソース層１０９を、第１のＤＭＯＳ用ボディ層１０７に
囲まれるように形成し、また、ｎ型の第２の低濃度不純
物層１１０ａと該第２の低濃度不純物層１１０ａに囲ま
れるｎ型の第２の高濃度不純物層１１０ｂとを有するＤ
ＭＯＳ用ドレイン層１１０を、ＤＭＯＳ用ゲート電極１
０６Ｃから離れるように形成し、さらに、ｎ型の第３の
低濃度不純物層１１１ａと該第３の低濃度不純物層１１
１ａに囲まれるｎ型の第３の高濃度不純物層１１１ｂと
を有する第１のＣＭＯＳ用ソース・ドレイン層１１１
を、第１のウェル層１０２に囲まれるように形成する。
【００４１】尚、ＤＭＯＳ用ソース層１０９、ＤＭＯＳ
用ドレイン層１１０及び第１のＣＭＯＳ用ソース・ドレ
イン層１１１は同時に形成される。
【００４２】次に、図２（ａ）に示すように、第１のＤ
ＭＯＳ用ボディ層１０７における、ＤＭＯＳ用ソース層
１０９を挟んでＤＭＯＳ用ゲート電極１０６Ｃと対向す
る側と、第２のウェル層１０３における第２のＣＭＯＳ
用ゲート電極１０６Ｂの両側とに対して、レジストパタ
ーン（図示せず）、ＬＯＣＯＳ酸化膜１０４、第２のＣ
ＭＯＳ用ゲート電極１０６Ｂ及びサイドウォール１０８
をマスクとしてｐ型不純物をイオン注入することによ
り、第２のＤＭＯＳ用ボディ層１１２を、ＤＭＯＳ用ソ
ース層１０９と隣接するように、且つ第１のＤＭＯＳ用
ボディ層１０７に囲まれるように形成すると同時に、第
２のＣＭＯＳ用ソース・ドレイン層１１３を、第２のウ
ェル層１０３に囲まれるように形成する。
【００４３】次に、図２（ｂ）に示すように、半導体基
板１００の上に全面に亘って、層間絶縁膜１１４を形成
した後、層間絶縁膜１１４の内部及び上部に、ＤＭＯＳ
用ソース層１０９及び第２のＤＭＯＳ用ボディ層１１２
と接続されるＤＭＯＳ用ソース電極１１５、ＤＭＯＳ用
ドレイン層１１０と接続されるＤＭＯＳ用ドレイン電極
１１６、第１のＣＭＯＳ用ソース・ドレイン層１１１と
接続される第１のＣＭＯＳ用ソース・ドレイン電極１１
７、並びに第２のＣＭＯＳ用ソース・ドレイン層１１３
と接続される第２のＣＭＯＳ用ソース・ドレイン電極１
１８を同時に形成する。
【００４４】尚、ＤＭＯＳ用ソース電極１１５は、層間
絶縁膜１１４を介してＤＭＯＳ用ゲート電極１０６Ｃの
端部を覆うように形成される。
【００４５】第１の実施形態によると、ＤＭＯＳ用ソー
ス層１０９が低濃度不純物層と該低濃度不純物層に囲ま
れる高濃度不純物層とを有しているため、ＤＭＯＳ用ソ
ース層１０９の不純物濃度に勾配が生じると共に、ＤＭ
ＯＳ用ソース層１０９と第１のＤＭＯＳ用ボディ層１０
７との接合部において高濃度不純物層同士のｐｎ接合が
生じないので、ＤＭＯＳＦＥＴがオン時の耐圧（サステ
ィン耐圧）を向上させることができる。また、ＤＭＯＳ
用ソース電極１１５がＤＭＯＳ用ゲート電極１０６Ｃの
端部を覆っているため、半導体基板１００におけるＤＭ
ＯＳ用ゲート電極１０６Ｃの端部の下側において電界の
集中が緩和されるので、ＤＭＯＳＦＥＴがオフ時の耐圧
を向上させることができる。従って、ＤＭＯＳＦＥＴの
耐圧を向上させつつ、ＤＭＯＳＦＥＴをＣＭＯＳＦＥＴ
と同一の半導体基板に形成することができる。
【００４６】また、第１の実施形態によると、ＤＭＯＳ
用ドレイン層１１０が低濃度不純物層と該低濃度不純物
層に囲まれる高濃度不純物層とを有しているため、ＤＭ
ＯＳ用ドレイン層１１０の不純物濃度に勾配が生じるの
で、ＤＭＯＳＦＥＴがオン時の耐圧をさらに向上させる
ことができる。
【００４７】また、第１の実施形態によると、ＤＭＯＳ
用ソース層１０９又はＤＭＯＳ用ドレイン層１１０を第
１のＣＭＯＳ用ソース・ドレイン層１１１と同時に形成
しているため、工程数を低減することができる。
【００４８】尚、第１の実施形態において、第１のＤＭ
ＯＳ用ボディ層１０７を第１のウェル層１０２と同時に
形成すると、工程数をさらに低減することができる。
【００４９】また、第１の実施形態において、半導体基
板１００上に形成されたｎ型のエピタキシャル層１０１
を用いたが、これに代えて、半導体基板上に形成された
ｎ型の不純物拡散層を用いてもよいし、又はｎ型の半導
体基板を用いてもよい。
【００５０】また、第１の実施形態において、ＬＯＣＯ
Ｓ酸化膜１０４、ゲート酸化膜１０５、第１のＣＭＯＳ
用ゲート電極１０６Ａ、第２のＣＭＯＳ用ゲート電極１
０６Ｂ及びＤＭＯＳ用ゲート電極１０６Ｃの材料又は形
成方法は、寄生トランジスタの発生を防止でき、且つＭ
ＯＳトランジスタのゲートとして機能するものであれば
特に限定されない。
【００５１】また、第１の実施形態において、低濃度不
純物層と該低濃度不純物層に囲まれる高濃度不純物層と
を有するＤＭＯＳ用ソース層１０９又はＤＭＯＳ用ドレ
イン層１１０を形成するため、サイドウォールをマスク
として用いたが、これに代えて、ＤＭＯＳ用ソース層１
０９又はＤＭＯＳ用ドレイン層１１０の不純物濃度に勾
配が生じる他の方法を用いてもよい。
【００５２】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【００５３】図３（ａ）、（ｂ）及び図４（ａ）、
（ｂ）は、高耐圧電界効果トランジスタつまりＤＭＯＳ
ＦＥＴがＣＭＯＳＦＥＴと同一半導体基板に形成され
る、第２の実施形態に係る半導体装置の製造方法の各工
程を示す断面図である。
【００５４】まず、図３（ａ）に示すように、半導体基
板２００上に形成されたｎ型のエピタキシャル層２０１
におけるＣＭＯＳＦＥＴ形成領域ＲCMOSに対して、レジ
ストパターン（図示せず）をマスクとしてｐ型不純物を
イオン注入することにより、、第１のウェル層２０２を
形成した後、エピタキシャル層２０１におけるＣＭＯＳ
ＦＥＴ形成領域ＲCMOSと、エピタキシャル層２０１にお
けるＤＭＯＳＦＥＴ形成領域ＲDMOSとに対して、レジス
トパターン（図示せず）をマスクとしてｎ型不純物をイ
オン注入することにより、第２のウェル層２０３Ａを第
１のウェル層２０２と隣接するように形成すると同時
に、第３のウェル層２０３Ｂを、ＤＭＯＳ用ドレイン層
形成領域（図４（ａ）のＤＭＯＳ用ドレイン層２１０を
参照）を囲むように形成する。
【００５５】次に、図３（ｂ）に示すように、半導体基
板２００上に素子分離絶縁膜となるＬＯＣＯＳ酸化膜２
０４を形成する。このとき、エピタキシャル層２０１に
おけるＤＭＯＳＦＥＴ形成領域ＲDMOSにおいては、ＤＭ
ＯＳ用ドレイン層形成領域とＤＭＯＳ用ゲート電極形成
領域（図３（ｂ）のＤＭＯＳ用ゲート電極２０６Ｃを参
照）とが離れるようにＬＯＣＯＳ酸化膜２０４を形成す
る。その後、第１のウェル層２０２、第２のウェル層２
０３Ａ及びＤＭＯＳ用ゲート電極形成領域にそれぞれゲ
ート酸化膜２０５を介してポリシリコン膜からなる第１
のＣＭＯＳ用ゲート電極２０６Ａ、第２のＣＭＯＳ用ゲ
ート電極２０６Ｂ及びＤＭＯＳ用ゲート電極２０６Ｃを
同時に形成した後、エピタキシャル層２０１におけるＤ
ＭＯＳ用ゲート電極２０６ＣのＤＭＯＳ用ソース層形成
領域（図４（ａ）のＤＭＯＳ用ソース層２０９を参照）
側に対して、レジストパターン（図示せず）及びＤＭＯ
Ｓ用ゲート電極２０６Ｃをマスクとしてｐ型不純物をイ
オン注入すると共に熱拡散を行なうことにより、第１の
ＤＭＯＳ用ボディ層２０７をＤＭＯＳ用ゲート電極２０
６Ｃの下方にまで拡がるように形成する。
【００５６】尚、ＤＭＯＳ用ゲート電極２０６Ｃは、Ｄ
ＭＯＳ用ドレイン層形成領域との間に設けられたＬＯＣ
ＯＳ酸化膜２０４を一部覆うように形成される。
【００５７】次に、図４（ａ）に示すように、エピタキ
シャル層２０１におけるＤＭＯＳ用ゲート電極２０６Ｃ
の両側と、第１のウェル層２０２における第１のＣＭＯ
Ｓ用ゲート電極２０６Ａの両側とに対して、レジストパ
ターン（図示せず）、ＬＯＣＯＳ酸化膜２０４、第１の
ＣＭＯＳ用ゲート電極２０６Ａ及びＤＭＯＳ用ゲート電
極２０６Ｃをマスクとしてｎ型不純物をイオン注入した
後、第１のＣＭＯＳ用ゲート電極２０６Ａ、第２のＣＭ
ＯＳ用ゲート電極２０６Ｂ、及びＤＭＯＳ用ゲート電極
２０６Ｃの側部にそれぞれサイドウォール２０８を形成
する。
【００５８】その後、再度、エピタキシャル層２０１に
おけるＤＭＯＳ用ゲート電極２０６Ｃの両側と、第１の
ウェル層２０２における第１のＣＭＯＳ用ゲート電極２
０６Ａの両側とに対して、レジストパターン（図示せ
ず）、ＬＯＣＯＳ酸化膜２０４、第１のＣＭＯＳ用ゲー
ト電極２０６Ａ、ＤＭＯＳ用ゲート電極２０６Ｃ及びサ
イドウォール２０８をマスクとしてｎ型不純物をイオン
注入することにより、ｎ型の第１の低濃度不純物層２０
９ａと該第１の低濃度不純物層２０９ａに囲まれるｎ型
の第１の高濃度不純物層２０９ｂとを有するＤＭＯＳ用
ソース層２０９を、第１のＤＭＯＳ用ボディ層２０７に
囲まれるように形成し、また、ｎ型の第２の低濃度不純
物層２１０ａと該第２の低濃度不純物層２１０ａに囲ま
れるｎ型の第２の高濃度不純物層２１０ｂとを有するＤ
ＭＯＳ用ドレイン層２１０を、ＤＭＯＳ用ゲート電極２
０６Ｃから離れるように、且つ第３のウェル層２０３Ｂ
に囲まれるように形成し、さらに、ｎ型の第３の低濃度
不純物層２１１ａと該第３の低濃度不純物層２１１ａに
囲まれるｎ型の第３の高濃度不純物層２１１ｂとを有す
る第１のＣＭＯＳ用ソース・ドレイン層２１１を、第１
のウェル層２０２に囲まれるように形成する。
【００５９】尚、ＤＭＯＳ用ソース層２０９、ＤＭＯＳ
用ドレイン層２１０及び第１のＣＭＯＳ用ソース・ドレ
イン層２１１は同時に形成される。
【００６０】その後、第１のＤＭＯＳ用ボディ層２０７
における、ＤＭＯＳ用ソース層２０９を挟んでＤＭＯＳ
用ゲート電極２０６Ｃと対向する側と、第２のウェル層
２０３Ａにおける第２のＣＭＯＳ用ゲート電極２０６Ｂ
の両側とに対して、レジストパターン（図示せず）、Ｌ
ＯＣＯＳ酸化膜２０４、第２のＣＭＯＳ用ゲート電極２
０６Ｂ及びサイドウォール２０８をマスクとしてｐ型不
純物をイオン注入することにより、第２のＤＭＯＳ用ボ
ディ層２１２を、ＤＭＯＳ用ソース層２０９と隣接する
ように、且つ第１のＤＭＯＳ用ボディ層２０７に囲まれ
るように形成すると同時に、第２のＣＭＯＳ用ソース・
ドレイン層２１３を、第２のウェル層２０３Ａに囲まれ
るように形成する。
【００６１】次に、図４（ｂ）に示すように、半導体基
板２００の上に全面に亘って、層間絶縁膜２１４を形成
した後、層間絶縁膜２１４の内部及び上部に、ＤＭＯＳ
用ソース層２０９及び第２のＤＭＯＳ用ボディ層２１２
と接続されるＤＭＯＳ用ソース電極２１５、ＤＭＯＳ用
ドレイン層２１０と接続されるＤＭＯＳ用ドレイン電極
２１６、第１のＣＭＯＳ用ソース・ドレイン層２１１と
接続される第１のＣＭＯＳ用ソース・ドレイン電極２１
７、並びに第２のＣＭＯＳ用ソース・ドレイン層２１３
と接続される第２のＣＭＯＳ用ソース・ドレイン電極２
１８を同時に形成する。
【００６２】尚、ＤＭＯＳ用ソース電極２１５は、層間
絶縁膜２１４を介してＤＭＯＳ用ゲート電極２０６Ｃの
端部を覆うように形成されている。
【００６３】第２の実施形態によると、ＤＭＯＳ用ソー
ス層２０９が低濃度不純物層と該低濃度不純物層に囲ま
れる高濃度不純物層とを有しているため、ＤＭＯＳ用ソ
ース層２０９の不純物濃度に勾配が生じると共に、ＤＭ
ＯＳ用ソース層２０９と第１のＤＭＯＳ用ボディ層２０
７との接合部において高濃度不純物層同士のｐｎ接合が
生じないので、ＤＭＯＳＦＥＴがオン時の耐圧を向上さ
せることができる。また、ＤＭＯＳ用ソース電極２１５
がＤＭＯＳ用ゲート電極２０６Ｃの端部を覆っているた
め、半導体基板２００におけるＤＭＯＳ用ゲート電極２
０６Ｃの端部の下側において電界の集中が緩和されるの
で、ＤＭＯＳＦＥＴがオフ時の耐圧を向上させることが
できる。従って、ＤＭＯＳＦＥＴの耐圧を向上させつ
つ、ＤＭＯＳＦＥＴをＣＭＯＳＦＥＴと同一の半導体基
板に形成することができる。
【００６４】また、第２の実施形態によると、ＤＭＯＳ
用ドレイン層２１０が低濃度不純物層と該低濃度不純物
層に囲まれる高濃度不純物層とを有しているため、ＤＭ
ＯＳ用ドレイン層２１０の不純物濃度に勾配が生じるの
で、ＤＭＯＳＦＥＴがオン時の耐圧をさらに向上させる
ことができる。
【００６５】また、第２の実施形態によると、ＤＭＯＳ
用ソース層２０９又はＤＭＯＳ用ドレイン層２１０を第
１のＣＭＯＳ用ソース・ドレイン層２１１と同時に形成
しているため、工程数を低減することができる。
【００６６】また、第２の実施形態によると、ＤＭＯＳ
用ドレイン層２１０が第３のウェル層２０３Ｂに囲まれ
ているため、ＤＭＯＳ用ドレイン層２１０の近傍におけ
る不純物濃度に勾配が生じるので、ＤＭＯＳＦＥＴがオ
ン時の耐圧をさらに向上させることができる。
【００６７】また、第２の実施形態によると、第３のウ
ェル層２０３Ｂを第２のウェル層２０３Ａと同時に形成
しているため、工程数を低減することができる。
【００６８】尚、第２の実施形態において、第１のＤＭ
ＯＳ用ボディ層２０７を第１のウェル層２０２と同時に
形成すると、工程数をさらに低減することができる。
【００６９】また、第２の実施形態において、半導体基
板２００上に形成されたｎ型のエピタキシャル層２０１
を用いたが、これに代えて、半導体基板上に形成された
ｎ型の不純物拡散層を用いてもよいし、又はｎ型の半導
体基板を用いてもよい。
【００７０】また、第２の実施形態において、ＬＯＣＯ
Ｓ酸化膜２０４、ゲート酸化膜２０５、第１のＣＭＯＳ
用ゲート電極２０６Ａ、第２のＣＭＯＳ用ゲート電極２
０６Ｂ及びＤＭＯＳ用ゲート電極２０６Ｃの材料又は形
成方法は、寄生トランジスタの発生を防止でき、且つＭ
ＯＳトランジスタのゲートとして機能するものであれば
特に限定されない。
【００７１】また、第２の実施形態において、低濃度不
純物層と該低濃度不純物層に囲まれる高濃度不純物層と
を有するＤＭＯＳ用ソース層２０９又はＤＭＯＳ用ドレ
イン層２１０を形成するため、サイドウォールをマスク
として用いたが、これに代えて、ＤＭＯＳ用ソース層２
０９又はＤＭＯＳ用ドレイン層２１０の不純物濃度に勾
配が生じる他の方法を用いてもよい。
【００７２】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図面を参照しながら説明する。
【００７３】尚、第３の実施形態においては、第２の実
施形態に係る半導体装置の製造方法の図３（ａ）、
（ｂ）及び図４（ａ）に示す工程と同様の処理を行なう
ので、図４（ａ）に示す工程以降の製造方法について、
図５を参照しながら説明する。
【００７４】図５は、高耐圧電界効果トランジスタつま
りＤＭＯＳＦＥＴがＣＭＯＳＦＥＴと同一半導体基板に
形成される、第３の実施形態に係る半導体装置の製造方
法の一工程を示す断面図である。
【００７５】図５に示すように、第３の実施形態に係る
半導体装置の製造方法が第２の実施形態と異なっている
点は、ＤＭＯＳ用ドレイン電極２１６を、ＤＭＯＳ用ソ
ース電極２１５側に、該ＤＭＯＳ用ソース電極２１５と
接触することなく延びているように形成することであ
る。
【００７６】このようにすると、第２の実施形態の効果
に加えて、以下に説明する効果が生じる。
【００７７】すなわち、第３の実施形態によると、ＤＭ
ＯＳ用ドレイン電極２１６が、ＤＭＯＳ用ソース電極２
１５側に、該ＤＭＯＳ用ソース電極２１５と接触するこ
となく延びているように形成されているため、ＤＭＯＳ
用ドレイン電極２１６からの電界の影響により、ＤＭＯ
Ｓ用ドレイン層２１０の近傍に生じる空乏層が半導体基
板２００の表面に対して垂直な方向に曲げられるので、
ＤＭＯＳＦＥＴがオフ時の耐圧をさらに向上させること
ができる。また、これにより、ＤＭＯＳ用ソース層２０
９とＤＭＯＳ用ドレイン層２１０との間の距離をさらに
短くできるので、半導体素子を微細化することができ
る。
【００７８】
【発明の効果】本発明の半導体装置によると、ソース層
の不純物濃度に勾配が生じると共に、ソース層とボディ
層との接合部において高濃度不純物層同士のｐｎ接合が
生じないので、トランジスタがオン時の耐圧を向上させ
ることができる。また、半導体基板におけるゲート電極
の端部の下側において電界の集中が緩和されるので、ト
ランジスタがオフ時の耐圧を向上させることができる。
【００７９】本発明の半導体装置において、ドレイン層
が低濃度不純物層と該低濃度不純物層に囲まれる高濃度
不純物層とを有していると、ドレイン層の不純物濃度に
勾配が生じるので、トランジスタがオン時の耐圧をさら
に向上させることができる。
【００８０】本発明の半導体装置において、ドレイン層
がウェル層に囲まれていると、ドレイン層の近傍におけ
る不純物濃度に勾配が生じるので、トランジスタがオン
時の耐圧をさらに向上させることができる。
【００８１】本発明の半導体装置において、ドレイン電
極がソース電極側に、該ソース電極と接触することなく
延びていると、ドレイン電極からの電界の影響により、
ドレイン層の近傍に生じる空乏層が半導体基板表面に対
して垂直な方向に曲げられるため、トランジスタがオフ
時の耐圧をさらに向上させることができる。
【００８２】第１の半導体装置の製造方法によると、ソ
ース層の不純物濃度に勾配が生じると共に、ソース層と
ボディ層との接合部において高濃度不純物層同士のｐｎ
接合が生じないので、トランジスタがオン時の耐圧を向
上させることができる。また、半導体基板におけるゲー
ト電極の端部の下側において電界の集中が緩和されるの
で、トランジスタがオフ時の耐圧を向上させることがで
きる。
【００８３】第１の半導体装置の製造方法において、ド
レイン層形成工程が低濃度不純物層を形成した後、該低
濃度不純物層に囲まれるように高濃度不純物層を形成す
る工程を含むと、ドレイン層の不純物濃度に勾配が生じ
るので、トランジスタがオン時の耐圧をさらに向上させ
ることができる。
【００８４】第１の半導体装置の製造方法において、ド
レイン層形成工程がドレイン層をウェル層に囲まれるよ
うに形成する工程を含むと、ドレイン層の近傍における
不純物濃度に勾配が生じるので、トランジスタがオン時
の耐圧をさらに向上させることができる。
【００８５】第１の半導体装置の製造方法において、ソ
ース・ドレイン電極形成工程がドレイン電極を、ソース
電極側に、該ソース電極と接触することなく延びている
ように形成する工程を含むと、ドレイン電極からの電界
の影響により、ドレイン層の近傍に生じる空乏層が半導
体基板表面に対して垂直な方向に曲げられるため、トラ
ンジスタがオフ時の耐圧をさらに向上させることができ
る。
【００８６】第２の半導体装置の製造方法によると、Ｄ
ＭＯＳ用ソース層の不純物濃度に勾配が生じると共に、
ＤＭＯＳ用ソース層とＤＭＯＳ用ボディ層との接合部に
おいて高濃度不純物層同士のｐｎ接合が生じないので、
ＤＭＯＳＦＥＴがオン時の耐圧を向上させることができ
る。また、半導体基板におけるＤＭＯＳ用ゲート電極の
端部の下側において電界の集中が緩和されので、ＤＭＯ
ＳＦＥＴがオン時の耐圧を向上させることができる。従
って、ＤＭＯＳＦＥＴの耐圧を向上させつつ、ＤＭＯＳ
ＦＥＴをＣＭＯＳＦＥＴと同一の半導体基板に形成する
ことができる。
【００８７】第２の半導体装置の製造方法において、第
１のウェル層形成工程とＤＭＯＳ用ボディ層形成工程と
を同時に行なうと、工程数を低減することができる。
【００８８】第２の半導体装置において、ＤＭＯＳ用ソ
ース層形成工程と第１のＣＭＯＳ用ソース・ドレイン層
形成工程とを同時に行なうと、工程数を低減することが
できる。
【００８９】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程が低濃度不純物層を形成し
た後、該低濃度不純物層に囲まれるように高濃度不純物
層を形成する工程を含むと、ＤＭＯＳ用ドレイン層の不
純物濃度に勾配が生じるので、ＤＭＯＳＦＥＴがオン時
の耐圧をさらに向上させることができる。
【００９０】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程と第１のＣＭＯＳ用ソース
・ドレイン層形成工程とを同時に行なうと、工程数を低
減することができる。
【００９１】第２の半導体装置の製造方法において、Ｄ
ＭＯＳ用ドレイン層形成工程が、第３のウェル層形成工
程において形成された第３のウェル層に囲まれるように
ＤＭＯＳ用ドレイン層を形成すると、ＤＭＯＳ用ドレイ
ン層の近傍における不純物濃度に勾配が生じるので、Ｄ
ＭＯＳＦＥＴがオン時の耐圧をさらに向上させることが
できる。
【００９２】第２の半導体装置の製造方法において、第
２のウェル層形成工程と第３のウェル層形成工程とを同
時に行なうと、工程数を低減することができる。
【００９３】第２の半導体装置の製造方法において、ソ
ース・ドレイン電極形成工程がＤＭＯＳ用ドレイン電極
を、ＤＭＯＳ用ソース電極側に、該ＤＭＯＳ用ソース電
極と接触することなく延びているように形成する工程を
含むと、ＤＭＯＳ用ドレイン電極からの電界の影響によ
り、ＤＭＯＳ用ドレイン層の近傍に生じる空乏層が半導
体基板表面に対して垂直な方向に曲げられるため、ＤＭ
ＯＳＦＥＴがオフ時の耐圧をさらに向上させることがで
きる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図２】（ａ）、（ｂ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図３】（ａ）、（ｂ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図４】（ａ）、（ｂ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図５】第３の実施形態に係る半導体装置の製造方法の
一工程を示す断面図である。
【図６】（ａ）、（ｂ）は従来の半導体装置の製造方法
の各工程を示す断面図である。
【図７】（ａ）、（ｂ）は従来の半導体装置の製造方法
の各工程を示す断面図である。
【符号の説明】
１００ 半導体基板 １０１ エピタキシャル層 １０２ 第１のウェル層 １０３ 第２のウェル層 １０４ ＬＯＣＯＳ酸化膜 １０５ ゲート酸化膜 １０６Ａ 第１のＣＭＯＳ用ゲート電極 １０６Ｂ 第２のＣＭＯＳ用ゲート電極 １０６Ｃ ＤＭＯＳ用ゲート電極 １０７ 第１のＤＭＯＳ用ボディ層 １０８ サイドウォール １０９ａ 第１の低濃度不純物層 １０９ｂ 第１の高濃度不純物層 １０９ ＤＭＯＳ用ソース層 １１０ａ 第２の低濃度不純物層 １１０ｂ 第２の高濃度不純物層 １１０ ＤＭＯＳ用ドレイン層 １１１ａ 第３の低濃度不純物層 １１１ｂ 第３の高濃度不純物層 １１１ 第１のＣＭＯＳ用ソース・ドレイン層 １１２ 第２のＤＭＯＳ用ボディ層 １１３ 第２のＣＭＯＳ用ソース・ドレイン層 １１４ 層間絶縁膜 １１５ ＤＭＯＳ用ソース電極 １１６ ＤＭＯＳ用ドレイン電極 １１７ 第１のＣＭＯＳ用ソース・ドレイン電極 １１８ 第２のＣＭＯＳ用ソース・ドレイン電極 ２００ 半導体基板 ２０１ エピタキシャル層 ２０２ 第１のウェル層 ２０３Ａ 第２のウェル層 ２０３Ｂ 第３のウェル層 ２０４ ＬＯＣＯＳ酸化膜 ２０５ ゲート酸化膜 ２０６Ａ 第１のＣＭＯＳ用ゲート電極 ２０６Ｂ 第２のＣＭＯＳ用ゲート電極 ２０６Ｃ ＤＭＯＳ用ゲート電極 ２０７ 第１のＤＭＯＳ用ボディ層 ２０８ サイドウォール ２０９ａ 第１の低濃度不純物層 ２０９ｂ 第１の高濃度不純物層 ２０９ ＤＭＯＳ用ソース層 ２１０ａ 第２の低濃度不純物層 ２１０ｂ 第２の高濃度不純物層 ２１０ ＤＭＯＳ用ドレイン層 ２１１ａ 第３の低濃度不純物層 ２１１ｂ 第３の高濃度不純物層 ２１１ 第１のＣＭＯＳ用ソース・ドレイン層 ２１２ 第２のＤＭＯＳ用ボディ層 ２１３ 第２のＣＭＯＳ用ソース・ドレイン層 ２１４ 層間絶縁膜 ２１５ ＤＭＯＳ用ソース電極 ２１６ ＤＭＯＳ用ドレイン電極 ２１７ 第１のＣＭＯＳ用ソース・ドレイン電極 ２１８ 第２のＣＭＯＳ用ソース・ドレイン電極 ＲCMOS ＣＭＯＳＦＥＴ形成領域 ＲDMOS ＤＭＯＳＦＥＴ形成領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DB03 DC01 EB01 ED09 EE05 EF02 EF13 EF18 EH05 EH07 EK01 FA03 FB02 FC05 5F048 AA05 AB07 AB08 AC03 BA01 BB16 BB18 BC03 BC06 BC07 BC19 BC20 BE03 BF16 BG12 DA05 DA23

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上にゲート絶縁
    膜を介して形成されたゲート電極と、 前記半導体基板における前記ゲート電極の一方側に、前
    記ゲート電極の下方にまで拡がるように形成された第２
    導電型のボディ層と、 前記半導体基板における前記ゲート電極の一方側に、前
    記ボディ層に囲まれるように形成された第１導電型のソ
    ース層と、 前記半導体基板における前記ゲート電極の他方側に、前
    記ゲート電極から離れるように形成された第１導電型の
    ドレイン層と、 前記半導体基板の上に全面に亘って形成された層間絶縁
    膜と、 前記層間絶縁膜の内部及び上部に形成され、前記ソース
    層と接続されるソース電極と、 前記層間絶縁膜の内部及び上部に形成され、前記ドレイ
    ン層と接続されるドレイン電極とを備え、 前記ソース層は、第１導電型の低濃度不純物層と、該低
    濃度不純物層に囲まれる第１導電型の高濃度不純物層と
    を有しており、 前記ソース電極は、前記層間絶縁膜を介して前記ゲート
    電極の端部を覆っていることを特徴とする半導体装置。
  2. 【請求項２】 前記ドレイン層は、第１導電型の低濃度
    不純物層と、該低濃度不純物層に囲まれる第１導電型の
    高濃度不純物層とを有していることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記ドレイン層は、第１導電型のウェル
    層に囲まれていることを特徴とする請求項１に記載の半
    導体装置。
  4. 【請求項４】 前記ドレイン電極は、前記ソース電極側
    に、該ソース電極と接触することなく延びていることを
    特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 第１導電型の半導体基板上にゲート絶縁
    膜を介してゲート電極を形成するゲート電極形成工程
    と、 前記半導体基板における前記ゲート電極の一方側に、第
    ２導電型のボディ層を前記ゲート電極の下方にまで拡が
    るように形成するボディ層形成工程と、 前記半導体基板における前記ゲート電極の一方側に、第
    １導電型のソース層を前記ボディ層に囲まれるように形
    成するソース層形成工程と、 前記半導体基板における前記ゲート電極の他方側に、第
    １導電型のドレイン層を前記ゲート電極から離れるよう
    に形成するドレイン層形成工程と、 前記半導体基板の上に全面に亘って層間絶縁膜を形成す
    る層間絶縁膜形成工程と、 前記層間絶縁膜の内部及び上部に、前記ソース層と接続
    されるソース電極、及び前記ドレイン層と接続されるド
    レイン電極を同時に形成するソース・ドレイン電極形成
    工程とを備え、 前記ソース層形成工程は、第１導電型の低濃度不純物層
    を形成した後、該低濃度不純物層に囲まれるように第１
    導電型の高濃度不純物層を形成する工程を含み、 前記ソース・ドレイン電極形成工程は、前記ソース電極
    を、前記層間絶縁膜を介して前記ゲート電極の端部が覆
    われるように形成する工程を含むことを特徴とする半導
    体装置の製造方法。
  6. 【請求項６】 前記ドレイン層形成工程は、第１導電型
    の低濃度不純物層を形成した後、該低濃度不純物層に囲
    まれるように第１導電型の高濃度不純物層を形成する工
    程を含むことを特徴とする請求項５に記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記ドレイン層形成工程の前に、前記半
    導体基板における前記ゲート電極の他方側に、第１導電
    型のウェル層を形成するウェル層形成工程をさらに備
    え、 前記ドレイン層形成工程は、前記ドレイン層を前記ウェ
    ル層に囲まれるように形成する工程を含むことを特徴と
    する請求項５に記載の半導体装置の製造方法。
  8. 【請求項８】 前記ソース・ドレイン電極形成工程は、
    前記ドレイン電極を、前記ソース電極側に、該ソース電
    極と接触することなく延びているように形成する工程を
    含むことを特徴とする請求項５に記載の半導体装置の製
    造方法。
  9. 【請求項９】 高耐圧電界効果トランジスタであるＤＭ
    ＯＳＦＥＴがＣＭＯＳＦＥＴと同一の半導体基板に形成
    される半導体装置の製造方法であって、 第１導電型の半導体基板におけるＣＭＯＳＦＥＴ形成領
    域に、第２導電型の第１のウェル層を形成する第１のウ
    ェル層形成工程と、 前記半導体基板におけるＣＭＯＳＦＥＴ形成領域に、第
    １導電型の第２のウェル層を前記第１のウェル層と隣接
    するように形成する第２のウェル層形成工程と、 前記第１のウェル層、前記第２のウェル層及び前記半導
    体基板におけるＤＭＯＳＦＥＴ形成領域に、それぞれゲ
    ート絶縁膜を介して第１のＣＭＯＳ用ゲート電極、第２
    のＣＭＯＳ用ゲート電極及びＤＭＯＳ用ゲート電極を同
    時に形成するゲート電極形成工程と、 前記半導体基板における前記ＤＭＯＳ用ゲート電極の一
    方側に、第２導電型のＤＭＯＳ用ボディ層を前記ＤＭＯ
    Ｓ用ゲート電極の下方にまで拡がるように形成するＤＭ
    ＯＳ用ボディ層形成工程と、 前記半導体基板における前記ＤＭＯＳ用ゲート電極の一
    方側に、第１導電型のＤＭＯＳ用ソース層を前記ＤＭＯ
    Ｓ用ボディ層に囲まれるように形成するＤＭＯＳ用ソー
    ス層形成工程と、 前記半導体基板における前記ＤＭＯＳ用ゲート電極の他
    方側に、第１導電型のＤＭＯＳ用ドレイン層を前記ＤＭ
    ＯＳ用ゲート電極から離れるように形成するＤＭＯＳ用
    ドレイン層形成工程と、 前記第１のウェル層における第１のＣＭＯＳ用ゲート電
    極の両側に、第１導電型の低濃度不純物層を形成した
    後、該低濃度不純物層に囲まれるように第１導電型の高
    濃度不純物層を形成することにより、第１のＣＭＯＳ用
    ソース・ドレイン層を前記第１のウェル層に囲まれるよ
    うに形成する第１のＣＭＯＳ用ソース・ドレイン層形成
    工程と、 前記第２のウェル層における第２のＣＭＯＳ用ゲート電
    極の両側に、第２導電型の第２のＣＭＯＳ用ソース・ド
    レイン層を前記第２のウェル層に囲まれるように形成す
    る第２のＣＭＯＳ用ソース・ドレイン層形成工程と、 前記半導体基板の上に全面に亘って層間絶縁膜を形成す
    る層間絶縁膜形成工程と、 前記層間絶縁膜の内部及び上部に、前記ＤＭＯＳ用ソー
    ス層と接続されるＤＭＯＳ用ソース電極、前記ＤＭＯＳ
    用ドレイン層と接続されるＤＭＯＳ用ドレイン電極、前
    記第１のＣＭＯＳ用ソース・ドレイン層と接続される第
    １のＣＭＯＳ用ソース・ドレイン電極、及び前記第２の
    ＣＭＯＳ用ソース・ドレイン層と接続される第２のＣＭ
    ＯＳ用ソース・ドレイン電極を同時に形成するソース・
    ドレイン電極形成工程とを備え、 前記ＤＭＯＳ用ソース層形成工程は、第１導電型の低濃
    度不純物層を形成した後、該低濃度不純物層に囲まれる
    ように第１導電型の高濃度不純物層を形成する工程を含
    み、 前記ソース・ドレイン電極形成工程は、前記ＤＭＯＳ用
    ソース電極を、前記層間絶縁膜を介して前記ＤＭＯＳ用
    ゲート電極の端部が覆われるように形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第１のウェル層形成工程と前記Ｄ
    ＭＯＳ用ボディ層形成工程とを同時に行なうことを特徴
    とする請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記ＤＭＯＳ用ソース層形成工程と前
    記第１のＣＭＯＳ用ソース・ドレイン層形成工程とを同
    時に行なうことを特徴とする請求項９に記載の半導体装
    置の製造方法。
  12. 【請求項１２】 前記ＤＭＯＳ用ドレイン層形成工程
    は、第１導電型の低濃度不純物層を形成した後、該低濃
    度不純物層に囲まれるように第１導電型の高濃度不純物
    層を形成する工程を含むことを特徴とする請求項９に記
    載の半導体装置の製造方法。
  13. 【請求項１３】 前記ＤＭＯＳ用ドレイン層形成工程と
    前記第１のＣＭＯＳ用ソース・ドレイン層形成工程とを
    同時に行なうことを特徴とする請求項１２に記載の半導
    体装置の製造方法。
  14. 【請求項１４】 前記ＤＭＯＳ用ドレイン層形成工程の
    前に、前記半導体基板における前記ＤＭＯＳ用ゲート電
    極の他方側に、第１導電型の第３のウェル層を形成する
    第３のウェル層形成工程をさらに備え、 前記ＤＭＯＳ用ドレイン層形成工程は、前記ＤＭＯＳ用
    ドレイン層を前記第３のウェル層に囲まれるように形成
    する工程を含むことを特徴とする請求項９に記載の半導
    体装置の製造方法。
  15. 【請求項１５】 前記第２のウェル層形成工程と前記第
    ３のウェル層形成工程とを同時に行なうことを特徴とす
    る請求項１４に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記ソース・ドレイン電極形成工程
    は、前記ＤＭＯＳ用ドレイン電極を、前記ＤＭＯＳ用ソ
    ース電極側に、該ＤＭＯＳ用ソース電極と接触すること
    なく延びているように形成する工程を含むことを特徴と
    する請求項９に記載の半導体装置の製造方法。
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