JP2015204308A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】 半導体基板に第1導電型のウェル層と素子分離層とを形成後、素子分離層を部分的に除去して形成した第1の領域において露出するウェル層上にゲート酸化膜とゲート電極を形成し、ゲート電極をマスクとして、第1の領域において露出するウェル層に第2導電型の第1ドリフト層を形成し、ウェル層のうち素子分離層から露出しかつ第1の領域から離れた第2の領域から素子分離層下のウェル層にかけて、第2導電型の第2ドリフト層を形成し、第2ドリフト層に第2導電型のドレイン電極を形成し、第1ドリフト層に第2導電型のソース電極を形成する。この後、半導体基板表面に金属層を形成し、熱処理を行って、金属シリサイド層が必要なゲート電極上、ソース電極上及びドレイン電極上のそれぞれにのみ金属シリサイド層を形成する。
【選択図】図1
Description
図13は、従来例に係る半導体装置300の一構成例を示す断面図である。半導体装置300は、高耐圧特性及び高速動作特性を有する横方向拡散MOSトランジスタ320を備える。
しかしながら、第1N型ドリフト層326a及び第3N型ドリフト層326c上に金属シリサイド層が設けられると電界の緩和効果が低下して、第1N型ドリフト層326a及び第3N型ドリフト層326cを設けることによる高耐圧化効果が低下してしまう。このため、第1N型ドリフト層326a及び第3N型ドリフト層326c上には金属シリサイド層が形成されないように、第1シリサイドブロック絶縁膜329b及び第2シリサイドブロック絶縁膜329cを設けている。
図14(b)に示すように、シリサイドブロック絶縁膜329a上を覆うようにフォトレジストPRを形成する。
図14(d)に示すように、ドライエッチング技術を用いて、フォトレジストPRをマスクとしてシリサイドブロック絶縁膜329aの一部を除去する。これにより、第1N型ドリフト層326a及び第3N型ドリフト層326c上の領域にのみそれぞれ第1シリサイドブロック絶縁膜329b及び第2シリサイドブロック絶縁膜329cを形成する。
図15(b)に示すように、少なくとも第1ウェルコンタクト層390a、第1ドレイン電極328a、第1ゲート電極323a、ソース電極327、第2ゲート電極323b、第2ドレイン電極328b及び第2ウェルコンタクト層390bを覆うように、例えばコバルト(Co)等の金属膜330をスパッタ法により形成する。
最後に、層間絶縁膜350と、第1コンタクト電極360a及び第2コンタクト電極360bと、第1配線層370a及び第2配線層370bと、保護層380とを形成することにより、図13に示す半導体装置300を得ることができる。
また、以下の特許文献2では、半導体装置の高速動作を可能とするために、スイッチング損失低減の要求に応えるLDMOSトランジスタが開示されている。特許文献2に記載のLDMOSトランジスタでは、高速動作化のために、ゲート電極とゲート絶縁膜を介して対峙する領域のN型ドリフト層の幅をセルフアラインにて従来よりも狭く形成することができる。このため、特許文献2に記載のLDMOSトランジスタでは従来のようなゲート電極形成時のマスク併せ精度を考慮したゲート長にする必要がなく、チップサイズの縮小を可能としている。
また、引用文献2に記載の半導体装置では、ゲート電極とゲート絶縁膜を介して対峙する領域のN型ドリフト層の幅をセルフアラインにて従来よりも狭く形成することで、半導体装置の高速動作化を実現している。このため、金属シリサイド層の形成に係る課題は検討されていない。
前記半導体基板に、素子分離層を形成する素子分離層形成工程と、
前記ウェル層形成工程及び前記素子分離層形成工程を行った後で、前記素子分離層を部分的に除去して前記ウェル層を露出させた第1の領域を形成する第1の領域形成工程と、
前記第1の領域において露出する前記ウェル層上にゲート酸化膜を形成し、該ゲート酸化膜を介してゲート電極を形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記第1の領域において露出する前記ウェル層に第2導電型の不純物を注入して、第2導電型の第1ドリフト層を形成する第1ドリフト層形成工程と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第1の領域から離れた第2の領域から前記素子分離層下の前記ウェル層にかけて、第2導電型の不純物を注入して第2導電型の第2ドリフト層を形成する第2ドリフト層形成工程と、
前記第2の領域の前記第2ドリフト層に、第2導電型の不純物を注入して第2導電型のドレイン電極を形成するドレイン電極形成工程と、
前記第1ドリフト層に、第2導電型の不純物を注入して第2導電型のソース電極を形成するソース電極形成工程と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに、金属シリサイド層を形成する金属シリサイド層形成工程と、
を備えることを特徴とする。
また、上述の半導体装置の製造方法が備える前記ゲート形成工程後に、前記ゲート酸化膜及び前記ゲート電極の他方の端面を覆う絶縁側壁部を形成する絶縁側壁部形成工程を備えることが好ましい。
また、上述の半導体装置の製造方法が備える前記ゲート形成工程において、前記ゲート電極を、前記第1の領域から前記素子分離層の表面上の領域の一部にかけて形成するようにしてもよい。
前記半導体基板上に形成された第1導電型のウェル層と、
前記ウェル層の一部に形成された素子分離層と、
前記ウェル層のうち前記素子分離層から露出した第1の領域に、ゲート酸化膜を介して形成されたゲート電極と、
前記ウェル層が露出する第1の領域に形成された第2導電型のソース電極と、
前記ソース電極の下の領域に形成された、該ソース電極より第2導電型の不純物の濃度が低い第2導電型の第1ドリフト層と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第1の領域から離れた第2の領域に形成された第2導電型のドレイン電極と、
前記ドレイン電極の下の領域から前記素子分離層の下の領域にかけて形成された、該ドレイン電極より第2導電型の不純物の濃度が低い第2導電型の第2ドリフト層と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに形成された金属シリサイド層と、を備えることを特徴とする。
以下、図面を参照して本発明の第1実施形態について説明する。
<1−1.半導体装置の構成>
図1は、本発明の第1実施形態に係る半導体装置100の一構成例を示す断面図である。半導体装置100は、金属シリサイド層を設けることにより高耐圧特性及び高速動作特性を備えるLDMOS(横方向拡散MOS)トランジスタ20を備える。
第1素子分離層40b、第2素子分離層40c、第3素子分離層40d及び第4素子分離層40eは、例えばSTI(Shallow Trench Isolation)法で形成された絶縁層であり、シリコン酸化膜(SiO2)からなる。或いは、第1素子分離層40b及び第2素子分離層40cは、LOCOS(Local Oxidation of Silicon)法で形成された絶縁層であってもよい。
LDMOSトランジスタ20は、P型基板10上に形成されたP型ウェル層21と、P型ウェル層21の一部に形成された第3素子分離層40d及び第4素子分離層40eと、P型ウェル層21上のうち第3素子分離層40d及び第4素子分離層40e間に露出した領域に形成された第1ゲート酸化膜22b及び第2ゲート酸化膜22cと、第1ゲート酸化膜22b及び第2ゲート酸化膜22c上にそれぞれ形成された第1ゲート電極23b及び第2ゲート電極23cと、第1ゲート酸化膜22b及び第1ゲート電極23bの端面を覆う第1サイドウォール24bと、第2ゲート酸化膜22c及び第2ゲート電極23cの端面を覆う第2サイドウォール24cと、を備えている。
なお、以下、第1素子分離層40b、第2素子分離層40c、第3素子分離層40d及び第4素子分離層40eを区別しない場合には、素子分離層40と記載する場合がある。第1ゲート酸化膜22b及び第2ゲート酸化膜22cを区別しない場合には、ゲート酸化膜22と記載する場合がある。第1ゲート電極23b及び第2ゲート電極23cを区別しない場合には、ゲート電極23と記載する場合がある。第1サイドウォール24b及び第2サイドウォール24cを区別しない場合には、サイドウォール24と記載する場合がある。第1ドレイン電極28a及び第2ドレイン電極28bを区別しない場合には、ドレイン電極28と記載する場合がある。第1N型ドリフト層26a、第2N型ドリフト層26d及び第3N型ドリフト層26eを区別しない場合には、N型ドリフト層26と記載する場合がある。第1金属シリサイド層31a、第2金属シリサイド層31b、第3金属シリサイド層31c、第4金属シリサイド層31d、第5金属シリサイド層31e、第6金属シリサイド層31f及び第7金属シリサイド層31gを区別しない場合には、金属シリサイド層31と記載する場合がある。第1ウェルコンタクト層90a及び第2ウェルコンタクト層90bを区別しない場合には、ウェルコンタクト層90と記載する場合がある。
ソース電極27は、第1ゲート電極23b及び第2ゲート電極23c間のP型ウェル層21が露出した領域(開口部40fの底面部分)に形成されている。ソース電極27は、ソース電極27の下の領域に形成された第1N型ドリフト層26aよりも不純物の濃度が高くなるように形成されている。
P型ボディ層25は、第1N型ドリフト層26aの領域下から、第1ゲート電極23bの一部の領域下及び第2ゲート電極23cの一部の領域下までそれぞれ延出して形成されている。P型ボディ層25は、P型ウェル層21よりも不純物の濃度が高くなるように形成されている。
また、本実施形態における半導体装置1では、シリサイドブロック絶縁膜を形成して第2N型ドリフト層26d及び第3N型ドリフト層26eの表面への金属シリサイド層31の形成を阻害する必要がない。このため、金属シリサイド層31の形成位置がシリサイドブロック絶縁膜の位置合わせに左右されることがなくなり、高い位置精度でゲート電極23、ソース電極27、ドレイン電極28及びウェルコンタクト層90上のみに金属シリサイド層31が設けられた半導体装置1を得ることができる。
次に、図2から図6を参照して、図1に示した半導体装置1の製造方法について説明する。図2から図6は、半導体装置1の製造方法の一例を示す工程断面図である。
図2(a)に示すように、P型基板10の表面に、ホウ素(B)等のP型不純物をイオン注入して(第1不純物注入工程)、P型ウェル層21を形成する。
図2(b)に示すように、例えばドライエッチング技術を用いて、P型ウェル層21表面に第1トレンチ21a、第2トレンチ21b及び第3トレンチ21cを形成する。
図2(c)に示すように、第1トレンチ21a、第2トレンチ21b及び第3トレンチ21cのそれぞれを酸化シリコン(SiO2)等の絶縁材料で埋め戻して、素子分離層40a,40b及び40cを形成する。この時、機械化学研磨(CMP:Chemical Mechanical Polishing)等により、P型ウェル層21並びに素子分離層40a,40b及び40cの表面を平坦化する。
図2(e)に示すように、ドライエッチング技術を用いて、フォトレジストPRのパターンをマスクとして素子分離層40aを部分的に除去して開口部40fを形成し、P型ウェル層21を露出させる。これにより、P型ウェル層21が露出したゲート領域40gが形成される。また、開口部40fにより分離した素子分離層40d,40eが形成される。その後、フォトレジストPRのパターンを除去する。なお、以下、素子分離層40bを第1素子分離層、素子分離層40cを第2素子分離層、素子分離層40dを第3素子分離層、素子分離層40eを第4素子分離層と記載する。
図3(a)に示すように、熱酸化処理を行うことにより、開口部40fの底面に露出したP型ウェル層21の表面を熱酸化させて、ゲート酸化膜22aを形成する。
図3(b)に示すように、開口部40f内を埋めるように、第1素子分離層40b、第2素子分離層40c、第3素子分離層40d及び第4素子分離層40eを形成したP型ウェル層21の表面上にポリシリコン膜23aを堆積させる。ポリシリコン膜23aは、例えば化学気相成長(CVD;Chemical Vapor Deposition)法により形成する。
図3(d)に示すように、ドライエッチング技術を用いて、フォトレジストPRをマスクとしてゲート酸化膜22a及びポリシリコン膜23aをパターニングする。これにより、第1ゲート酸化膜22b及び第2ゲート酸化膜22c並びに第1ゲート電極23b及び第2ゲート電極23cが形成される。このとき、第1ゲート酸化膜22b及び第1ゲート電極23bは、第1ゲート酸化膜22b及び第1ゲート電極23bの一方の端面が素子分離層40dの壁部に接するようにして形成される。また、第2ゲート酸化膜22c及び第2ゲート電極23cは、第2ゲート酸化膜22c及び第2ゲート電極23cの一方の端面が、素子分離層40dの側壁に接するようにして形成される。第1ゲート電極23b及び第2ゲート電極23cの形成後、図3(c)に示すフォトレジストPRを除去する。
図4(d)に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて絶縁膜24aをエッチバックすることにより、第1サイドウォール24b及び第2サイドウォール24cを形成する。第1サイドウォール24bは、第1ゲート酸化膜22b及び第1ゲート電極23bの他方の端面を覆う絶縁側壁部であり、第2サイドウォール24cは、第2ゲート酸化膜22c及び第2ゲート電極23cの他方の端面を覆う絶縁側壁部である。
図5(c)に示すように、フォトリソグラフィ技術及び不純物注入技術を用いて、P型ウェル層21のうちの一部領域にリン(P)等のN型不純物をイオン注入する(第5不純物注入工程)。第5不純物注入工程では、第1素子分離層40b及び第3素子分離層40d間の領域並びに第2素子分離層40c及び第3素子分離層40d間の領域に対してN型不純物をイオン注入する。第5不純物注入工程では、第4不純物注入工程よりも低エネルギーでN型不純物のイオン注入を行うことにより、不純物の注入深さを第4不純物注入工程における注入深さよりも浅くする。第5不純物注入工程後、フォトレジストPRを除去する。
図5(e)に示すように、熱処理を行うことによりイオン注入したN型不純物を熱拡散させて、第2N型ドリフト層26d及び第3N型ドリフト層26e、ソース電極27、並びに第1ドレイン電極28a及び第2ドレイン電極28bを形成する。また、このとき、熱処理を行うことにより、ソース電極27等と同時に不純物拡散領域である第1ウェルコンタクト層90a及び第2ウェルコンタクト層90bを形成する。
図6(a)に示すように、スパッタ法を用いて、ゲート電極23、ソース電極27、及びドレイン電極28等を形成したP型ウェル層21の表面上に、例えばコバルト(Co)等の金属膜30を形成する。
図6(b)に示すように、熱処理を行うことにより、金属膜30を局所的にシリサイド化させる。具体的には、シリコンもしくはポリシリコンを含んで形成される第1ウェルコンタクト層90a、第1ドレイン電極28a、第1ゲート電極23b、ソース電極27、第2ゲート電極23c、第2ドレイン電極28b及び第2ウェルコンタクト層90b上の金属膜30をシリサイド化させる。これにより、第1金属シリサイド層31a、第2金属シリサイド層31b、第3金属シリサイド層31c、第4金属シリサイド層31d、第5金属シリサイド層31e、第6金属シリサイド層31f及び第7金属シリサイド層31gが形成される。
最後に、層間絶縁膜50と、第1コンタクト電極60a及び第2コンタクト電極60bと、第1配線層70a及び第2配線層70bと、保護層80とを形成することにより、図1に示す半導体装置1を得ることができる。
以上説明した第1実施形態に係る半導体装置の製造方法では、以下の効果を奏する。
(1)金属シリサイド層形成防止用のマスク等の使用を不要とし、セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層31を高精度で形成することが可能である。
(2)第1N型ドリフト層をP型ウェル層表面に露出させずに形成することができるため、フォトリソグラフィ技術及びドライエッチング技術を用いることなく、第1N型ドリフト層表面への金属シリサイド層の形成を防止することができる。
(4)以上から、第1実施形態に係る半導体装置の製造方法を用いることにより、簡易な工程で、高耐圧特性及び高速動作特性を備える半導体装置を得ることができる。
2.第2実施形態
図7は、第2実施形態に係る半導体装置100の一構成例を示す断面図である。図7において、図1に記載の第1実施形態に係る半導体装置1の構成と対応する部分には同一の参照符号を付す。なお、第1実施形態に係る半導体装置1の構成と対応する部分であるP型基板10、P型ウェル層21、第1ゲート酸化膜22b及び第2ゲート酸化膜22c、P型ボディ層25、第1N型ドリフト層26a、第2N型ドリフト層26d及び第3N型ドリフト層26e、ソース電極27、第1ドレイン電極28a及び第2ドレイン電極28b、層間絶縁膜50、第1コンタクト電極60a及び第2コンタクト電極60b、第1配線層70a及び第2配線層70b、保護層80及び第1ウェルコンタクト層90a及び第2ウェルコンタクト層90bについては、説明を省略する。
LDMOSトランジスタ120は、第1ゲート電極123b及び第2ゲート電極123cと、第1ゲート電極123bの壁部をそれぞれ覆う第1サイドウォール124a及び第2サイドウォール124bと、第1ゲート電極123bの壁部をそれぞれ覆う第3サイドウォール124c及び第4サイドウォール124dと、を備える。
第1サイドウォール124a、第2サイドウォール124b、第3サイドウォール124c及び第4サイドウォール124dは、フォトリソグラフィ技術及びドライエッチング技術を用いて第1ゲート電極123b及び第2ゲート電極123cを覆うように形成された絶縁膜をエッチバックすることにより形成される。
なお、上述した第2実施形態の半導体装置100において、各層の導電型は記載された導電型に限られない。例えば、P型ウェル層21は、n型ウェル層であってもよい。
第2実施形態に係る半導体装置100は、第1実施形態に係る半導体装置1の製造方法において、ゲート酸化膜形成用のフォトレジストPRの形成幅を変更することで製造することができる。
まず、第1実施形態の図2(a)から図2(e)と同様の工程により、P型ウェル層21表面に形成したトレンチ内に、第1素子分離層40b、第2素子分離層40c、第3素子分離層40d及び第4素子分離層40e、並びにゲート領域40gを形成する。
図8(a)に示すように、熱酸化処理を行うことにより、開口部40fの底面に露出したP型ウェル層21の表面を熱酸化させて、ゲート酸化膜22aを形成する。
図8(b)に示すように、開口部40f内を埋めるように、第1素子分離層40b、第2素子分離層40c、第3素子分離層40d及び第4素子分離層40eを形成したP型ウェル層21の表面上にポリシリコン膜123aを堆積させる。
図8(d)に示すように、ドライエッチング技術を用いて、フォトレジストPRをマスクとしてゲート酸化膜22a及びポリシリコン膜123aをパターニングする。これにより、第1ゲート酸化膜22b及び第2ゲート酸化膜22c並びに第1ゲート電極123b及び第2ゲート電極123cを形成する。
図9(c)に示すように、P型ウェル層21の表面上に、絶縁膜124aを堆積させる。
図11(a)に示すように、スパッタ法を用いて、第1ゲート電極123b及び第2ゲート電極123c、並びに第1サイドウォール124aから第4サイドウォール124d等を形成したP型ウェル層21の表面上に、金属膜130を形成する。
図11(b)に示すように、熱処理を行うことにより、金属膜130を局所的にシリサイド化させる。これにより、第1金属シリサイド層131a、第2金属シリサイド層131b、第3金属シリサイド層131c、第4金属シリサイド層131d、第5金属シリサイド層131e、第6金属シリサイド層131f及び第7金属シリサイド層131gが形成される。
最後に、層間絶縁膜50と、第1コンタクト電極60a及び第2コンタクト電極60bと、第1配線層70a及び第2配線層70bと、保護層80とを形成することにより、図7に示す半導体装置100を得ることができる。
以上説明した第2実施形態に係る半導体装置100の構成及び製造方法では、以下の効果を奏する。なお、(1)〜(4)の効果は、第1実施形態の効果と共通する。
(1)セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層31を高精度で形成することが可能である。
(3)第1N型ドリフト層をP型ウェル層表面に露出させずに形成することができるため、シリサイドブロック絶縁膜を形成する必要がなく、金属シリサイド層の形成位置にずれが生じない。
(5)第1ゲート電極及び第2ゲート電極形成時において、エッチング用マスクであるフォトレジスト形成時に高い位置精度が要求されないため、フォトレジストの位置合わせが容易となる、という効果を奏する。
3.第3実施形態
図12は、第3実施形態に係る半導体装置の一構成例を示す断面図である。図12において、図1に記載の第1実施形態に係る半導体装置の構成と対応する部分には同一の参照符号を付す。なお、第1実施形態に係る半導体装置の構成と対応する部分であるP型基板10、P型ウェル層21、第1ゲート酸化膜22b及び第2ゲート酸化膜22c、P型ボディ層25、第1N型ドリフト層26a、第2N型ドリフト層26d及び第3N型ドリフト層26e、ソース電極27、第1ドレイン電極28a及び第2ドレイン電極28b及び第1ウェルコンタクト層90a及び第2ウェルコンタクト層90bについては、説明を省略する。また、図12では、層間絶縁膜、コンタクト電極、配線層及び保護層の図示を省略している。第3実施形態に係る半導体装置の層間絶縁膜、コンタクト電極、配線層及び保護層は、第1実施形態に係る半導体装置100の層間絶縁膜50、コンタクト電極60、配線層70及び保護層80と同様の構成である。
LDMOSトランジスタ220は、第1ゲート電極223b及び第2ゲート電極223cと、第1ゲート電極223bの両端面をそれぞれ覆う第1サイドウォール224a及び第2サイドウォール224bと、第1ゲート電極223bの両端面をそれぞれ覆う第3サイドウォール224c及び第4サイドウォール224dと、を備える。
第1ゲート電極223bは、第3素子分離層40dの表面上の領域の一部、第3素子分離層40dの側壁、並びに第3素子分離層40d及び第4素子分離層40e間に露出するP型ウェル層21の表面上の領域の一部に沿って形成されている。同様に、第2ゲート電極223cは、第4素子分離層40eの表面上の領域の一部、第4素子分離層40eの側壁、並びに第4素子分離層40e及び第3素子分離層40d間に露出するP型ウェル層21の表面上の領域の一部に沿って形成されている。第1ゲート電極223b及び第2ゲート電極223cは、例えばポリシリコンからなる。
第2サイドウォール224bは、第1ゲート酸化膜22b及び第1ゲート電極223bの内壁を覆うように形成されている。第3サイドウォール224cは、第2ゲート酸化膜22c及び第2ゲート電極223cの内壁を覆うように形成されている。
第1サイドウォール224a、第2サイドウォール224b、第3サイドウォール224c及び第4サイドウォール224dは、例えば窒化シリコン、酸化シリコン等のシリコン化合物からなる。
第3実施形態に係る半導体装置は、第2実施形態に係る半導体装置の製造方法において、ゲート酸化膜形成用のポリシリコン膜23aを薄く堆積させることで製造することができる。
以上説明した第3実施形態に係る半導体装置の構成及び製造方法では、以下の効果を奏する。なお、(1)〜(4)の効果は、第1実施形態の効果と共通する。
(1)セルフアラインにて、金属シリサイド層が必要な領域のみに金属シリサイド層31を高精度で形成することが可能である。
(2)第1N型ドリフト層をP型ウェル層表面に露出させずに形成することができるため、フォトリソグラフィ技術及びドライエッチング技術を用いることなく、第1N型ドリフト層表面への金属シリサイド層の形成を防止することができる。
(4)以上から、第1実施形態に係る半導体装置の製造方法を用いることにより、簡易な工程で、高耐圧特性及び高速動作特性を備える半導体装置を得ることができる。
(6)第1ゲート電極及び第2ゲート電極を薄く形成することにより、表面に金属シリサイド層を形成した第1ゲート電極及び第2ゲート電極と、素子分離層等の半導体基板表面との段差を小さくすることができる。このため、第1ゲート電極及び第2ゲート電極形成後のフォトリソグラフィ工程における位置合わせが容易となる。
。
20,120,220・・・LDMOSトランジスタ
21・・・P型ウェル層
21a,21b,21c・・・トレンチ
22a,22b,22c・・・ゲート酸化膜
23a・・・ポリシリコン膜
23b,23c,123b,123c,223b,223c・・・ゲート電極
24a・・・絶縁膜
24b,24c,124a〜124d,224a〜224d・・・サイドウォール
25・・・ボディ層
26a,26c,26e・・・ドリフト層
27・・・ソース電極
28a,28b・・・ドレイン電極
30・・・金属膜
31a〜31g,131a〜131g,231a〜231g・・・金属シリサイド層
40a〜40e・・・素子分離層
40f・・・開口部
40g・・・ゲート領域
50・・・層間絶縁膜
60a,60b・・・コンタクト電極
70a,70b・・・配線層
80・・・保護層
90a,90b・・・ウェルコンタクト層
1,100・・・半導体装置
Claims (7)
- 半導体基板に、第1導電型の不純物を注入して第1導電型のウェル層を形成するウェル層形成工程と、
前記半導体基板に、素子分離層を形成する素子分離層形成工程と、
前記ウェル層形成工程及び前記素子分離層形成工程を行った後で、前記素子分離層を部分的に除去して前記ウェル層を露出させた第1の領域を形成する第1の領域形成工程と、
前記第1の領域において露出する前記ウェル層上にゲート酸化膜を形成し、該ゲート酸化膜を介してゲート電極を形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記第1の領域において露出する前記ウェル層に第2導電型の不純物を注入して、第2導電型の第1ドリフト層を形成する第1ドリフト層形成工程と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第1の領域から離れた第2の領域から前記素子分離層下の前記ウェル層にかけて、第2導電型の不純物を注入して第2導電型の第2ドリフト層を形成する第2ドリフト層形成工程と、
前記第2の領域の前記第2ドリフト層に、第2導電型の不純物を注入して第2導電型のドレイン電極を形成するドレイン電極形成工程と、
前記第1ドリフト層に、第2導電型の不純物を注入して第2導電型のソース電極を形成するソース電極形成工程と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに、金属シリサイド層を形成する金属シリサイド層形成工程と、
を備える
半導体装置の製造方法。 - 前記金属シリサイド層形成工程において、
前記素子分離層と、前記ゲート電極と、前記ソース電極と、前記ドレイン電極とが表面に形成された前記半導体基板上にマスクを介することなく金属層を形成し、熱処理を行うことにより、前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上に形成された前記金属層のみをシリサイド化させて前記金属シリサイド層を形成する
請求項1に記載の半導体装置の製造方法。 - 前記ゲート形成工程において、前記ゲート酸化膜及び前記ゲート電極を、前記ゲート酸化膜及び前記ゲート電極のそれぞれの一方の端面が前記素子分離層の壁部に接するようにして形成する
請求項1又は2に記載の半導体装置の製造方法。 - 前記ゲート形成工程後に、前記ゲート酸化膜及び前記ゲート電極の他方の端面を覆う絶縁側壁部を形成する絶縁側壁部形成工程を備える
請求項1から3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1ドリフト層形成工程前に、前記ゲート電極をマスクとして、前記第1の領域に、第1導電型の不純物を注入して第1導電型のボディ層を形成するボディ層形成工程を備える
請求項1から4のいずれか1項に記載の半導体装置の製造方法。 - 前記ゲート形成工程において、前記ゲート電極を、前記第1の領域から前記素子分離層の表面上の領域の一部にかけて形成する
請求項1から5のいずれか1項に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成された第1導電型のウェル層と、
前記ウェル層の一部に形成された素子分離層と、
前記ウェル層のうち前記素子分離層から露出した第1の領域に、ゲート酸化膜を介して形成されたゲート電極と、
前記ウェル層が露出する第1の領域に形成された第2導電型のソース電極と、
前記ソース電極の下の領域に形成された、該ソース電極より第2導電型の不純物の濃度が低い第2導電型の第1ドリフト層と、
前記ウェル層のうち前記素子分離層から露出し、かつ前記第1の領域から離れた第2の領域に形成された第2導電型のドレイン電極と、
前記ドレイン電極の下の領域から前記素子分離層の下の領域にかけて形成された、該ドレイン電極より第2導電型の不純物の濃度が低い第2導電型の第2ドリフト層と、
前記ゲート電極上、前記ソース電極上及び前記ドレイン電極上のそれぞれに形成された金属シリサイド層と、
を備える半導体装置。
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