TWI698014B

TWI698014B - 半導體裝置及其製造方法

Info

Publication number: TWI698014B
Application number: TW108106028A
Authority: TW
Inventors: 張睿鈞; 蘇泊沅; 廖健男
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-02-22
Filing date: 2019-02-22
Publication date: 2020-07-01
Also published as: TW202032789A

Abstract

一種半導體裝置，其包含電荷吸收結構，設置於基底上方；絕緣層，設置於電荷吸收結構上方；半導體層，設置於絕緣層上方；複數個第一摻雜區和複數個第二摻雜區，設置於半導體層中，其中這些第一摻雜區與這些第二摻雜區沿著第一方向延伸且沿著第二方向交錯排列，其中第二方向與第一方向不同，且這些第一摻雜區與這些第二摻雜區具有不同的導電類型；源極和汲極，分別設置於交錯排列的這些第一摻雜區與這些第二摻雜區的兩側且沿著第二方向延伸；以及閘極，設置於交錯排列的這些第一摻雜區與這些第二摻雜區上且沿著第二方向延伸。

Description

半導體裝置及其製造方法

本發明是關於半導體製造技術，特別是有關於具有超接面結構的半導體裝置及其製造方法。

半導體裝置包含基底以及設置於基底上方的電路組件，並且已經廣泛地用於各種電子產品，例如個人電腦、行動電話、數位相機及其他電子設備。半導體裝置的演進正持續影響及改善人類的生活方式。

由於金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)具有開關速度快、輸入阻抗高、驅動功率小、高頻特性優良和較大安全操作區間(Safe Operating Area)等優點，隨著製造的技術越來越成熟，應用範圍也越來越廣。

隨後更發展出具有超接面(super junction)結構的金屬氧化物半導體場效電晶體，例如垂直擴散金屬氧化物半導體(Vertically Diffused Metal Oxide Semiconductor，VDMOS)裝置，其改變了傳統金屬氧化物半導體場效電晶體的耐壓和空乏區的物理限制，達到降低導通電阻(on-resistance，Ron) 等優點。然而，對於垂直擴散金屬氧化物半導體裝置而言，垂直式的通道設計和製程上的複雜度也限制其應用。

根據本發明的一些實施例，提供半導體裝置。此半導體裝置包含電荷吸收結構，設置於基底上方；絕緣層，設置於電荷吸收結構上方；半導體層，設置於絕緣層上方；複數個第一摻雜區和複數個第二摻雜區，設置於半導體層中，其中這些第一摻雜區與這些第二摻雜區沿著第一方向延伸且沿著第二方向交錯排列，其中第二方向與第一方向不同，且這些第一摻雜區與這些第二摻雜區具有不同的導電類型；源極和汲極，分別設置於交錯排列的這些第一摻雜區與這些第二摻雜區的兩側且沿著第二方向延伸；以及閘極，設置於交錯排列的這些第一摻雜區與這些第二摻雜區上且沿著第二方向延伸。

在一些實施例中，電荷吸收結構包含多晶矽。

在一些實施例中，電荷吸收結構的厚度在100奈米至1000奈米的範圍。

在一些實施例中，半導體裝置更包含緩衝層，包覆整個該基底。

在一些實施例中，緩衝層包含氧化物、氮化物或前述之組合。

在一些實施例中，電荷吸收結構包覆整個基底，且緩衝層包覆電荷吸收結構。

在一些實施例中，電荷吸收結構包覆整個基底，且該緩衝層位於基底和電荷吸收結構之間。

在一些實施例中，半導體裝置更包含額外的緩衝層，包覆電荷吸收結構。

在一些實施例中，半導體裝置更包含一對額外的電荷吸收結構，穿過絕緣層以接觸電荷吸收結構。

在一些實施例中，這對額外的電荷吸收結構的寬度各自獨立地在0.5微米至2微米的範圍。

根據本發明的另一些實施例，提供半導體裝置的製造方法。此方法包含在基底上形成電荷吸收結構；在電荷吸收結構上方形成絕緣層以及位於絕緣層上方的半導體層；在半導體層上方形成具有複數個開口的遮罩層；經由這些開口佈植半導體層的一部分，以形成具有第一導電類型的複數個第一摻雜區，其中這些第一摻雜區沿著第一方向延伸；經由這些開口形成複數個場氧化物，以分別覆蓋這些第一摻雜區；在形成這些場氧化物之後，移除遮罩層；以這些場氧化物為遮罩佈植半導體層的另一部分，以形成具有第二導電類型的複數個第二摻雜區，其中第二導電類型與第一導電類型不同，且其中這些第二摻雜區沿著第一方向延伸且與第一摻雜區沿著第二方向交錯排列，其中第二方向與第一方向不同；以及在形成這些第二摻雜區之後，移除這些場氧化物。

在一些實施例中，這些場氧化物的材料和遮罩層的材料不同。

在一些實施例中，遮罩層的厚度和這些場氧化物的厚度的比例在5：1至10：1的範圍。

在一些實施例中，半導體裝置的方法更包含分別在交錯排列的這些第一摻雜區與這些第二摻雜區的兩側沿著第二方向形成源極和汲極；以及在半導體層上且沿著第二方向形成閘極。

在一些實施例中，半導體裝置的製造方法更包含形成包覆整個基底的緩衝層。

在一些實施例中，緩衝層的形成包含沉積氧化物、氮化物或前述之組合。

在一些實施例中，電荷吸收結構包覆整個基底，且緩衝層包覆整個電荷吸收結構。

在一些實施例中，電荷吸收結構包覆整個基底，且緩衝層位於電荷吸收結構和基底之間。

在一些實施例中，半導體裝置的製造方法更包含形成額外的緩衝層包覆整個電荷吸收結構。

在一些實施例中，半導體裝置的製造方法更包含形成一對額外的電荷吸收結構，其中這對額外的電荷吸收結構穿過絕緣層以接觸電荷吸收結構。

100、200、300、400、500‧‧‧半導體裝置

102‧‧‧基底

104‧‧‧絕緣層

106‧‧‧半導體層

108‧‧‧犧牲層

110‧‧‧遮罩

112‧‧‧第一摻雜區

113‧‧‧開口

114‧‧‧第一佈植製程

116‧‧‧場氧化層

118‧‧‧第二佈植製程

120‧‧‧第二摻雜區

122‧‧‧源極

124‧‧‧汲極

126‧‧‧閘極介電質

128‧‧‧閘極電極

130、136‧‧‧電荷吸收結構

132、134‧‧‧緩衝層

138‧‧‧隔離結構

140‧‧‧介電層

142、144、146‧‧‧內連線結構

A-A、B-B‧‧‧線段

D1‧‧‧第一方向

D2‧‧‧第二方向

D3‧‧‧第三方向

以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據產業上的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。

第1A~1E圖是根據一些實施例繪示在製造半導體裝置的各個階段之剖面示意圖。

第2圖是根據一些實施例繪示半導體裝置的透視示意圖。

第3圖是根據一些實施例繪示半導體裝置的剖面示意圖。

第4圖是根據一些實施例繪示半導體裝置的剖面示意圖。

第5圖是根據一些實施例繪示半導體裝置的剖面示意圖。

以下概述一些實施例，以使得本發明所屬技術領域中具有通常知識者可以更容易理解本發明。然而，這些實施例只是範例，並非用於限制本發明。可以理解的是，本發明所屬技術領域中具有通常知識者可以根據需求，調整以下描述的實施例，例如改變製程順序及/或包含比在此描述的更多或更少步驟。

此外，可以在以下敘述的實施例的基礎上添加其他元件。舉例來說，「在第一元件上形成第二元件」的描述可能包含第一元件與第二元件直接接觸的實施例，也可能包含第一元件與第二元件之間具有其他元件，使得第一元件與第二元件不直接接觸的實施例，並且第一元件與第二元件的上下關係可能隨著裝置在不同方位操作或使用而改變。另外，本發明可能在不同的實施例中重複參考數字及/或字母，此重複是為了簡化和清楚，而非用以表示所討論的不同實施例之間的關係。

以下根據本發明的一些實施例，描述半導體裝置及其製造方法，且特別適用於具有絕緣體上覆半導體(Semiconductor on Insulator，SOI)基底之半導體裝置。本發明提供新的超接面結構的製造方法，此方法能精準控制離子佈植(implant)區域，使得具有絕緣體上覆半導體基底之半導體裝置具有新的超接面結構，以在縮減通道長度的同時，改善崩潰電壓和導通電阻。另外，本發明提出電荷吸收結構，能夠減少絕緣體上覆半導體基底的寄生效應(parasitic effect)。

第1A~1E圖是根據一些實施例繪示在製造半導體裝置100的各個階段之剖面示意圖。如第1A圖所示，半導體裝置100包含基底102。基底102可以包含任何適用於半導體裝置100的基底材料。舉例來說，基底102可以是塊體(bulk)半導體基底或包含由不同材料形成的複合基底，並且可以將基底102摻雜(例如使用p型或n型摻質)或不摻雜。在一些實施例中，基底102可以包含元素半導體基底、化合物半導體基底或合金半導體基底。舉例來說，基底102可以包含矽基底、鍺基底、矽鍺基底、碳化矽(silicon carbide)基底、氮化鋁(aluminum nitride)基底、氧化鋁(aluminum oxide)基底、氮化鎵(gallium nitride)基底、類似的材料或前述之組合。

然後根據一些實施例，在基底102上方設置電荷吸收結構130。在半導體裝置100設置電荷吸收結構130可以減少高頻操作時的寄生效應，因此特別適用於在高電壓(例如大於30伏特)下操作之具有絕緣體上覆半導體基底的半導體裝置 100。

在一些實施例中，電荷吸收結構130的材料可以包含多晶矽(polysilicon)，且電荷吸收結構130的厚度可以在約100奈米至約1000奈米的範圍，例如約300奈米至約500奈米。在一些實施例中，電荷吸收結構130的形成可以藉由沉積製程，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程或其他合適的沉積製程。

然後根據一些實施例，在電荷吸收結構130上方設置絕緣層104以及在絕緣層104上方的半導體層106。在一些實施例中，絕緣層104可以包含埋藏介電層，例如埋藏氧化物(buried oxide，BOX)、埋藏氧化矽(silicon oxide，SiO₂)、埋藏氮化矽(silicon nitride，SiN)、類似的材料或前述之組合。在一些實施例中，絕緣層104的厚度可以在約3微米至約10微米的範圍，例如約4微米至約6微米。

在一些實施例中，半導體層106的材料可以包含矽，且半導體層106的厚度可以在約0.5微米至約4微米的範圍，例如約1微米至約1.5微米。

在一些實施例中，絕緣層104和半導體層106的形成可以藉由晶圓接合(wafer bonding)製程、磊晶層轉移(Epitaxial Layer Transfer，ELTRAN)製程、類似的製程或前述之組合。

在使用晶圓接合製程的一些實施例中，直接將絕緣層104接合至半導體層106，再將兩者接合至已在上方形成電荷吸收結構130的基底102，並且可以在接合至基底102之前，將半導體層106薄化。

在使用磊晶層轉移(ELTRAN)製程的一些實施例中，在晶種層(seed layer，未繪示)上磊晶成長半導體層106，再將半導體層106氧化以形成絕緣層104。在將絕緣層104接合至已在上方形成電荷吸收結構130的基底102之後，移除晶種層。

然後根據一些實施例，在半導體層106上方形成犧牲層108。犧牲層108可以防止半導體層106的表面受到汙染，並且可以減少後續離子佈植製程對半導體層106造成的傷害，還有助於控制摻質進入半導體層106的深度。在一些實施例中，犧牲層108的形成可以包含熱氧化(thermal oxide)製程或其他合適的製程，且犧牲層108的材料可以包含氧化物，例如氧化矽。在一些實施例中，犧牲層108的厚度可以在約10埃(Å)至約300埃的範圍，例如約150埃至約200埃。在此厚度範圍下，犧牲層108可以在不妨礙後續離子佈植製程的情況下，保護半導體層106的表面。

然後根據一些實施例，在犧牲層108上方形成遮罩層110。在一些實施例中，遮罩層110可以包含硬遮罩，例如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、氮碳化矽(silicon carbon nitride)、類似的材料或前述之組合。在一些實施例中，遮罩層110的形成可以包含沉積製程，例如化學氣相沉積(Chemical Vapor Deposition，CVD)製程、旋塗玻璃(Silicon On Glass，SOG)製程、原子層沉積(Atomic Layer Deposition，ALD)製程、前述之組合或任何合適的沉積製程。

然後，根據一些實施例，如第1B圖所示，將遮罩層110圖案化，以形成多個開口113露出下方的膜層，其中這些開口113對應後續摻雜區。在一些實施例中，每個開口113的寬度可以在約0.1微米至約1微米的範圍，例如約0.4微米至約0.6微米。在一些實施例中，每個開口113的間距可以在約0.1微米至約1微米的範圍，例如約0.4微米至約0.6微米。

接著經由這些開口113對半導體層106執行第一佈植製程114，以在半導體層106的一部分形成複數個第一摻雜區112，其中這些第一摻雜區112具有第一導電類型。在一些實施例中，可以使用p型摻質或n型摻質執行第一佈植製程114。舉例來說，p型摻質可以是硼、鋁、鎵、BF₂、類似的材料或前述之組合，且n型摻質可以是氮、磷、砷、銻、類似的材料或前述之組合。在一些實施例中，第一佈植製程114的離子佈植濃度在約1×10¹⁴cm^-2至約1×10¹⁷cm^-2的範圍，例如約5×10¹⁵cm^-2至約1×10¹⁶cm^-2。

然後，根據一些實施例，如第1C圖所示，經由遮罩層110的開口113，在犧牲層108的露出部分形成複數個場氧化物(field oxide)116。在一些實施例中，場氧化物116的形成可以藉由熱氧化製程或其他合適的製程將一部分的半導體層106氧化而成。場氧化物116的厚度可以在約100埃至約500埃的範圍，例如約300埃至約400埃。在此厚度範圍內，可以在不消耗太多半導體層106的情況下，阻擋後續執行離子佈植時的摻質進入場氧化物116底下的第一摻雜區112，以精確控制後續離子佈植的範圍。

根據一些實施例，遮罩層110的厚度和場氧化物116的厚度的比例在約5：1至約10：1的範圍，例如約7：1至約8：1。場氧化物116的形成可能會在場氧化物116的邊緣產生鳥嘴(bird’s beak)結構，而在前述的厚度比例範圍內，可以降低形成場氧化物116的應力，減少形成鳥嘴結構的區域，提升離子佈植濃度的均勻性。

然後，根據一些實施例，如第1D圖所示，移除遮罩層110。接著對半導體層106執行第二佈植製程118，以在半導體層106的一部分形成複數個第二摻雜區120，其中這些第二摻雜區120具有第二導電類型，且第一導電類型與第二導電類型不同。在一些實施例中，第一摻雜區112為p型且第二摻雜區120為n型。在另一些實施例中，第一摻雜區112為n型且第二摻雜區120為p型。第二佈植製程118可以選用如前所述關於第一佈植製程114之p型摻質或n型摻質和佈植濃度，故不再贅述。

如前所述，場氧化物116可以在第二佈植製程118期間保護第一摻雜區112，避免第二佈植製程118的摻質佈植至第一摻雜區112，因此可以形成交錯排列的第一摻雜區112和第二摻雜區120，且第二摻雜區120的側壁大致上與場氧化物116的側壁對齊。

然後，根據一些實施例，如第1E圖所示，移除犧牲層108和場氧化物116，以露出第一摻雜區112和第二摻雜區120。在一些實施例中，犧牲層108和場氧化物116的移除可以使用蝕刻製程，例如濕式蝕刻製程，其使用例如氫氟酸(hydrofluoric acid，HF)或任何合適的蝕刻劑。

本發明藉由使用遮罩層110和場氧化物116配合第一佈植製程114和第二佈植製程118，可以精確控制離子佈植區域，形成自對準(self-aligned)的第一摻雜區112和第二摻雜區120，避免因黃光位移(shift)產生偏移(offset)區，以在半導體裝置100中形成交錯排列的第一摻雜區112和第二摻雜區120。

此外，由於此方法所能達到的準確性，可在縮減半導體裝置100之通道長度的同時，最佳化半導體裝置100的崩潰電壓和導通電阻，使半導體裝置100能有更廣泛的應用，且有利於與射頻(Radio frequency，RF)積體電路(integrated circuit，IC)整合。

第2圖是根據一些實施例繪示半導體裝置200的透視示意圖。第1A~1E圖繪示之半導體裝置100的剖面示意圖為第2圖中沿線段A-A所形成之剖面。第2圖與第1A~1E圖以相同符號描述相同元件，並且這些元件的形成方式和材料如前所述，故不再贅述。

如第2圖所示，線段B-B沿著第一方向D1延伸，且線段A-A沿著第二方向D2延伸，其中第一方向D1和第二方向D2不同。如第2圖所示，第一摻雜區112和第二摻雜區120沿著第一方向D1延伸且沿著第二方向D2交錯排列。另外，基底102、電荷吸收結構130、絕緣層104和半導體層106沿著第三方向D3堆疊。在一些實施例中，第一方向D1、第二方向D2和第三方向D3大致上垂直。在一些實施例中，第一方向D1、第二方向D2和第三方向D3之間的夾角各自獨立地在約80°至約95°的範圍，例如第一方向D1和第二方向D2的夾角為約85°至約90°。

根據一些實施例，如第2圖所示，在半導體裝置200中設置源極122、汲極124以及閘極，其中閘極包含閘極介電質126和位於閘極介電質126上方的閘極電極128。源極122和汲極124分別設置於交錯排列的第一摻雜區112與第二摻雜區120的兩側且沿著第二方向D2延伸。閘極介電質126和閘極電極128設置於交錯排列的第一摻雜區112與第二摻雜區120上且沿著第二方向D2延伸。

在一些實施例中，源極122和汲極124的形成可以使用離子佈植製程配合遮罩層(未繪示)。在一些實施例中，遮罩層可以是光阻，例如正型光阻或負型光阻。在另一些實施例中，遮罩層可以是硬遮罩，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合。在一些實施例中，遮罩層的形成可以包含旋轉塗佈(spin-on coating)、化學氣相沉積、原子層沉積、類似的沉積製程或前述之組合，並且可以使用合適的微影(lithography)技術將遮罩層圖案化。

源極122和汲極124具有相同的導電類型。在金屬氧化物半導體裝置為p型(PMOS)的實施例中，源極122和汲極124為p型。在金屬氧化物半導體裝置為n型(NMOS)的實施例中，源極122和汲極124為n型。在一些實施例中，可以藉由一道離子佈植製程同時形成源極122和汲極124。在另一些實施例中，可以藉由不同離子佈植製程分別形成源極122和汲極124。

源極122和汲極124的摻雜濃度可大於或等於第一摻雜區112和第二摻雜區120的摻雜濃度。在一些實施例中，源極122和汲極124可以各自獨立地具有約1×10¹⁴cm^-3至約5×10¹⁷cm^-3的摻雜濃度；也可在第一摻雜區112或第二摻雜區120離子佈植時一起製作完成。

在一些實施例中，閘極介電質126的材料可以包含氧化物，例如二氧化矽。在一些實施例中，閘極介電質126的材料可以包含高介電常數(high-k)介電材料，亦即介電常數高於3.9的介電材料。舉例來說，閘極介電質126的材料可以包含HfO₂、LaO₂、TiO₂、ZrO₂、Al₂O₃、Ta₂O₃、HfZrO、ZrSiO₂、HfSiO₄、類似的高介電常數材料或前述之組合。閘極介電質126的形成可以藉由熱氧化、化學氣相沉積、原子層沉積、類似的沉積製程或前述之組合。

然後在閘極介電質126上方形成閘極電極128。在一些實施例中，閘極電極128的形成可以包含物理氣相沉積、化學氣相沉積、原子層沉積、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、氣相磊晶(Vapor Phase Epitaxy，VPE)、類似的製程或前述之組合。在一些實施例中，閘極電極128的材料可以包含導電材料，例如金屬、金屬氮化物、金屬氧化物、金屬矽化物(silicide)、半導體材料、類似的導電材料或前述之組合。舉例來說，金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、類似的材料、前述之合金、前述之多層結構或前述之組合，並且半導體材料可以包含多晶矽(poly-Si)、多晶鍺(poly-Ge)、多晶矽鍺(poly-SiGe)、類似的半導體材料或前述之組合。

雖然源極122、汲極124、閘極介電質126和閘極電極128的形成順序描述如上，但本發明不限於此，這些元件也可以採用其他形成順序。此外，可以在形成第一摻雜區112和第二摻雜區120之後形成源極122、汲極124、閘極介電質126和閘極電極128，但本發明不限於此，這些元件也可以採用其他形成順序。

另外，源極122、汲極124、閘極介電質126和閘極電極128的形狀不限於圖式中的垂直側壁，也可以是傾斜的側壁或具有其他形貌的側壁。另外，如第2圖所示，閘極介電質126的側壁和閘極電極128的側壁大致上共平面，且這些側壁與源極122的側壁大致上共平面，但本發明不限於此。舉例來說，源極122的側壁可以位於閘極介電質126的兩側壁之間。

本發明之基底102和電荷吸收結構130亦可具有其他配置方式，以提升半導體裝置的可靠度。以下根據一些實施例描述基底102和電荷吸收結構130的其他範例配置。為簡化起見，將以相同符號描述相同元件，並且這些元件的形成方式和材料如前所述，故不再贅述。

第3~5圖是根據一些實施例繪示半導體裝置 300、400和500的剖面示意圖。第3~5圖繪示之半導體裝置300、400和500的剖面示意圖為第2圖中沿線段B-B所形成之剖面。

根據一些實施例，如第3圖所示，半導體裝置300的基底102包含包覆整個基底102的緩衝層132。根據一些實施例，在半導體裝置300設置緩衝層132可以緩解基底102和其他膜層之間的晶格差異，以避免晶格差異造成的應力產生缺陷。舉例來說，緩衝層132可用於緩解基底102和電荷吸收結構130之間的晶格差異。此外，緩衝層132還可用於修補基底102表面的缺陷，例如填充基底102表面的孔洞，以提升基底102表面的結晶品質。

在一些實施例中，緩衝層132的材料包含氧化物、氮化物、類似的材料或前述之組合。舉例來說，緩衝層132可以包含氧化矽。根據一些實施例，可以在形成電荷吸收結構130之前，藉由沉積製程形成緩衝層132，例如低壓化學氣相沉積製程。在一些實施例中，緩衝層132的厚度可以在約500埃至約2000埃的範圍，例如約1000埃至約1200埃。緩衝層132在此厚度範圍下，可以緩解不同膜層之間的晶格差異、提升結晶品質，且不會因本身的厚度造成的應力產生缺陷。

根據一些實施例，如第4圖所示，半導體裝置400的電荷吸收結構130包覆整個基底102。相較於第1A~1E圖、第2圖和第3圖繪示之單層的電荷吸收結構130，半導體裝置400具有包覆整個基底102的電荷吸收結構130能更有助於減少載子寄生的散射現象，提升半導體裝置400的可靠度。

在一些實施例中，電荷吸收結構130的形成可以藉由沉積製程，例如低壓化學氣相沉積製程。雖然在圖式中，電荷吸收結構130的垂直部分的厚度和水平部分的厚度大致上相同，但本發明不限於此，垂直部分的厚度也可以大於或小於水平部分的厚度。在一些實施例中，電荷吸收結構130的垂直部分的厚度和水平部分的厚度可以各自獨立地在約100奈米至約1000奈米的範圍。舉例來說，垂直部分的厚度為約250奈米至約450奈米，且水平部分的厚度為約300奈米至約500奈米。

此外，可以在基底102和電荷吸收結構130之間設置緩衝層132，以緩解基底102和電荷吸收結構130之間的晶格差異，並且修復基底102的表面缺陷。另外，可以在電荷吸收結構130的表面設置額外的緩衝層134，以緩解電荷吸收結構130和其他膜層之間的晶格差異，並且修復電荷吸收結構130的表面缺陷。緩衝層134的材料和形成方法可以選用緩衝層132的材料和形成方法，但也可以使用其他材料和形成方法。應注意的是，具有緩衝層132和緩衝層134的半導體裝置400僅為說明用的範例而非限制，舉例來說，可以僅設置緩衝層132和緩衝層134的其中之一。

根據一些實施例，如第5圖所示，半導體裝置500包含一對額外的電荷吸收結構136，此對電荷吸收結構136穿過絕緣層104以接觸電荷吸收結構130。電荷吸收結構136的材料可以選用電荷吸收結構130的材料，但也可以使用其他材料。在一些實施例中，此對電荷吸收結構136的寬度可以各自獨立地在約0.5微米至約2微米的範圍，例如約1微米至約1.5微米。

根據一些實施例，如第5圖所示，在交錯排列的第一摻雜區112(參照第1A~1E圖和第2圖)和第二摻雜區120的兩側設置一對隔離結構138。在一些實施例中，隔離結構138可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似的材料或前述之組合。隔離結構138可以是淺溝槽隔離(shallow trench isolation，STI)結構。在一些實施例中，可以藉由設置遮罩層(未繪示)以露出隔離結構138的預定位置，並且藉由蝕刻製程將半導體層106(參照第1A~1E圖和第2圖)蝕刻出溝槽(未繪示)，然後藉由沉積製程在溝槽中沉積絕緣材料，以形成隔離結構138。遮罩層的材料和形成方式如前所述，故不再贅述。如第5圖所示，電荷吸收結構136穿過隔離結構138。

根據一些實施例，如第5圖所示，在半導體層106上方設置介電層140。在一些實施例中，介電層140可以包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似的材料或前述之組合，且介電層140的形成可以包含沉積製程，例如物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、旋塗玻璃製程、可流動式化學氣相沉積製程(Flowable Chemical Vapor Deposition，FCVD)、類似的沉積製程或前述之組合。

根據一些實施例，如第5圖所示，形成穿過介電層140的內連線結構142、144和146，以分別電性連接源極122、閘極電極128和汲極124。在一些實施例中，內連線結構 142、144和146的材料可以包含導電材料，例如金屬、金屬氮化物、金屬氧化物、金屬矽化物、半導體材料、類似的導電材料或前述之組合。在一些實施例中，可以在介電層140上方形成遮罩層(未繪示)露出內連線結構142、144和146的預定位置，並且藉由蝕刻製程將介電層140蝕刻出溝槽(未繪示)，然後藉由沉積製程在溝槽中沉積導電材料，以形成內連線結構142、144和146。遮罩層的材料和形成方式如前所述，故不再贅述。

在一些實施例中，可以藉由一次圖案化製程同時蝕刻出用於形成內連線結構142、144和146的溝槽與用於形成電荷吸收結構136的溝槽，但本發明不限於此。在另一些實施例中，可以藉由不同圖案化製程分別蝕刻出用於形成內連線結構142、144和146的溝槽與用於形成電荷吸收結構136的溝槽，並且可以在形成內連線結構142、144和146之前或之後形成電荷吸收結構136。

由於交錯排列的第一摻雜區112(參照第1A~1E圖和第2圖)和第二摻雜區120位於此對電荷吸收結構136之間，相較於第1A~1E圖、第2圖和第3圖繪示之單層的電荷吸收結構130以及第4圖之環繞基底102的電荷吸收結構130，半導體裝置500能更有效減少載子寄生的散射現象，提升半導體裝置500的可靠度。

根據本發明的一些實施例，藉由使用遮罩層和場氧化物配合離子佈植製程來形成具有超接面結構的半導體裝置，可以經由自對準方式精準控制離子佈植區域，形成交錯排列的第一摻雜區和第二摻雜區，避免因黃光位移產生偏移區，提升半導體裝置的良率。此外，由於此方法的精準度，可以在縮減半導體裝置的通道長度的同時，使崩潰電壓和導通電阻最佳化，因此特別適用於具有絕緣體上覆半導體基底的半導體裝置。

另外，根據本發明的一些實施例，在半導體裝置設置電荷吸收結構，以在絕緣體上覆半導體基底應用於高頻操作時，減少載子寄生的散射現象，提升半導體裝置的可靠度。

雖然本發明已以多個實施例描述如上，但這些實施例並非用於限定本發明。本發明所屬技術領域中具有通常知識者應可理解，他們能以本發明實施例為基礎，做各式各樣的改變、取代和替換，以達到與在此描述的多個實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也可理解，此類修改或設計並未悖離本發明的精神和範圍。因此，本發明之保護範圍當視後附的申請專利範圍所界定者為準。