KR101695509B1 - 핀 전계 효과 트랜지스터에 대한 핀 형상 및 이의 형성 방법 - Google Patents

핀 전계 효과 트랜지스터에 대한 핀 형상 및 이의 형성 방법 Download PDF

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Abstract

핀 전계 효과 트랜지스터(finFET) 및 형성 방법이 제공된다. 게이트 전극이 하나 이상의 핀 위에 형성된다. 노치가 게이트 전극의 베이스를 따라 게이트 전극의 단부에 형성된다. 선택적으로, 쉘로우 트렌치 아이솔레이션과 같은 아래의 유전체 층은 노치 아래에서 리세스될 수 있으며, 그리하여 갭 충전 문제를 감소시킨다.

Description

핀 전계 효과 트랜지스터에 대한 핀 형상 및 이의 형성 방법{FIN SHAPE FOR FIN FIELD-EFFECT TRANSISTORS AND METHOD OF FORMING}
본 출원은 2013년 3월 11일 제출되며 발명의 명칭이 "Fin Shape For Fin Field-Effect Transistors And Method Of Forming"인 미국 특허 출원 번호 제61/776,515호, 및 2013년 3월 15일 제출되고 발명의 명칭이 "Fin Shape For Fin Field-Effect Transistors And Method Of Forming"인 미국 특허 출원 번호 제61/788,345호의 우선권을 주장하며, 이 출원들은 그 전체가 참조에 의해 여기에 포함된다.
ULSI(ultra-large scale integrated) 회로의 제조에 사용되는 우세한 반도체 기술은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field effect transistor) 기술이다. MOSFET의 크기 감소는 지난 수세기에 걸쳐 단위 기능당 속도, 성능, 회로 밀도, 및 비용의 지속적인 개선을 제공하였다. 종래의 벌크 MOSFET의 게이트 길이가 감소됨에 따라, 소스 및 드레인은 채널과 점점 더 상호작용하게 되며 채널 포텐셜에 대한 영향력을 얻는다. 결과적으로, 짧은 게이트 길이를 갖는 트랜지스터는 게이트가 채널의 온 앤 오프 상태를 실질적으로 제어할 수 없는 것과 관련된 문제를 겪는다.
짧은 채널 길이를 갖는 트랜지스터와 연관된 게이트 제어 감소와 같은 현상은 단채널 효과(short-channel effect)라 불린다. 증가된 바디 도핑 농도, 감소된 게이트 산화물 두께, 및 초미세(ultra-shallow) 소스/드레인 접합은 단채널 효과를 억제하기 위한 방식이다. 그러나, 30nm 이하 체제로의 디바이스 스케일링을 위해, 핀 전계 효과 트랜지스터(FinFET)의 사용을 수반한 접근법이 단채널 효과를 개선하도록 조사되고 있다.
일반적으로, FinFET은 핀으로 불리는 하나 이상의 상승된(raised) 채널 영역을 갖는 상승된 소스/드레인 영역을 포함한다. 게이트 유전체 및 게이트 전극이 핀 위에 형성된다. FinFET은 설계 요건 축소로서의 개선된 확장성(scalability) 및 보다 나은 단채널 제어를 제공하는 것으로 밝혀졌다.
핀 전계 효과 트랜지스터(finFET) 및 형성 방법이 제공된다. 게이트 전극이 하나 이상의 핀 위에 형성된다. 노치가 게이트 전극의 베이스를 따라 게이트 전극의 단부에 형성된다. 선택적으로, 쉘로우 트렌치 아이솔레이션과 같은 아래의 유전체 층은 노치 아래에서 리세스될 수 있으며, 그리하여 갭 충전 문제를 감소시킨다.
본 발명 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 내지 도 1c, 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 및 도 5a 내지 도 5c는 본 발명의 다른 실시예에 따라 finFET을 형성하는 다양한 공정 단계 동안의 다양한 도면들을 예시한다.
도 6은 실시예에 따라 게이트 전극에 형성된 노치의 확장도를 예시한다.
도 7a 내지 도 7f는 실시예에 따른 노치의 다양한 형상들을 예시한다.
도 8a 내지 도 8f는 실시예에 따른 리세스의 다양한 형상들을 예시한다.
도 9는 실시예에 따라 finFET을 형성하는 방법을 예시한 흐름도이다.
바람직한 예시적인 실시예의 형성 및 사용이 아래에 상세하게 설명된다. 그러나, 본 발명은 광범위하게 다양한 특정 상황에서 실시될 수 있는 수많은 적용 가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 특정 예시적인 실시예는 본 발명을 이루고 사용하기 위한 구체적 방식을 단지 예시한 것 뿐이며, 본 발명의 범위를 한정하지 않는다.
본 발명의 실시예는 반도체 디바이스의 형성에 대한 여러 가지 개선된 방법 및 결과적인 구조를 제공한다. 이들 실시예는 벌크 실리콘 기판 상에 단일 핀 또는 다수의 핀을 갖는 finFET 트랜지스터를 형성하는 것에 관련하여 아래에 설명되어 있다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 발명의 실시예는 예를 들어 오메가 FET 또는 둘 이상의 핀을 갖는 구조와 같은 다른 구성과 함께 사용될 수 있다는 것을 알 것이다.
도 1a 내지 도 5c는 본 발명의 실시예에 따른 finFET 디바이스를 형성하는 방법을 예시한다. 먼저 도 1a 내지 도 1c를 참조하면, 도 1c는 기판(110), 핀(112), 유전체 층(114) 및 제1 마스크 층(126)을 포함하는 웨이퍼의 상부 평면도를 나타낸다. 도 1a 및 도 1b에 도시된 바와 같이, 도 1a는 도 1c의 A-A 라인을 따라 취한 단면도이며 도 1b는 도 1c의 B-B 라인을 따라 취한 단면도인데, 제1 마스크 층(126)이 게이트 절연체 층(118) 및 게이트 전극 층(120) 위에 형성된다. 도 1a 내지 도 1c에 예시된 구조는 단지 설명을 위한 목적으로 제공된 것이며, finFET을 형성하기 위한 임의의 적합한 방법에 의해 형성될 수 있다.
일반적으로, 기판(110)은 임의의 반도체 재료일 수 있고, 예를 들어 구배 층 또는 매립 산화물을 포함한 공지된 구조를 포함할 수 있다. 실시예에서, 기판(110)은 비도핑(undoped) 또는 도핑(예를 들어, p 타입, n 타입, 또는 이들의 조합)된 것일 수 있는 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적합한 다른 재료가 사용될 수 있다. 게르마늄, 석영, 사파이어, 및 유리와 같은 다른 재료가 대안으로서 기판(110)에 사용될 수 있다. 대안으로서, 실리콘 기판(110)은 벌크 실리콘 층 상에 형성된 실리콘-게르마늄 층과 같은 다층 구조 또는 SOI(semiconductor-on-insulator) 기판의 활성 층일 수 있다.
핀(112)은 예를 들어 포토리소그래피 기술을 사용함으로써 기판(110)을 패터닝 및 에칭함으로써 형성될 수 있다. 일반적으로, 포토레지스트 재료의 층이 기판(110) 위에 증착된다. 포토레지스트 재료의 층은 원하는 패턴(이 경우에는 핀(112))에 따라 조사(노광)되며, 포토레지스트 재료의 일부를 제거하도록 현상된다. 나머지 포토레지스트 재료는 아래의 재료를 에칭과 같은 후속 공정 단계로부터 보호한다. 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크도 에칭 공정에 사용될 수 있다는 것을 유의하여야 한다.
다른 실시예에서, 핀(112)은 에피텍셜 성장될 수 있다. 예를 들어, 기판(110)의 노출된 부분과 같이 아래 재료의 노출된 부분이 핀(112)을 형성하도록 에피텍셜 공정에 사용될 수 있다. 에피텍셜 성장 공정 동안 핀(112)의 형상을 제어하도록 마스크가 사용될 수 있다.
핀(112) 주변의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)으로서 작용하는 유전체 층(114)은 전구체로서 TEOS(tetra-ethyl-ortho-silicate) 및 산소를 사용한 화학적 기상 증착(CVD; chemical vapor deposition) 기술에 의해 형성될 수 있다. 다른 실시예에서, 유전체 층(114)은 산소, 질소, 탄소 등과 같은 이온을 실리콘 기판(110) 안으로 주입함으로써 형성될 수 있다. 또 다른 실시예에서, 유전체 층(114)은 SOI 웨이퍼의 절연체 층이다.
전자 공핍(depletion)을 막는 게이트 절연체 층(118)은 예를 들어 O2, H2O, NO, 또는 이들의 조합을 포함한 분위기에서의 습식 또는 건식 열 산화, O2, H2O, NO, 이들의 조합의 주변 분위기에서의 ISSG(in-situ steam generation) 공정 등과 같은 임의의 산화 공정에 의해 형성된 산화물 층일 수 있다. HfO2, HfSiO2, ZnO, ZrO2, Ta2O5, Al2O3 등과 같은 하이 유전체 재료를 포함한 다른 재료 및 ALD(Atomic Layer Deposition), AVD(Atomic Vapor Deposition) 등과 같은 다른 공정도 또한 사용될 수 있다.
게이트 전극 층(120)은 바람직하게 도 1a에 예시된 바와 같이 핀(112) 위에 증착되었던 폴리실리콘, 비정질 실리콘 등과 같은 반도체 재료를 포함한다. 게이트 전극 층(120)은 도핑 또는 비도핑 증착될 수 있다. 예를 들어, 실시예에서 게이트 전극 층(120)은 LPCVD(low-pressure chemical vapor deposition)에 의해 비도핑 증착된 폴리실리콘을 포함한다. 도포되면, 폴리실리콘은, 예를 들어 PMOS 디바이스를 형성하기 위해 인 이온(또는 기타 P 타입 도펀트) 또는 NMOS 디바이스를 형성하기 위해 붕소(또는 기타 N 타입 도펀트)로 도핑될 수 있다. 폴리실리콘은 또한 예를 들어 인시추 도핑된 폴리실리콘의 노 증착에 의해 증착될 수 있다. 대안으로서, 게이트 전극 층(120)은 예를 들어 텅스텐, 니켈, 알루미늄, 탄탈, 및 티타늄과 같은 금속을 포함한 폴리실리콘 금속 합금 또는 금속 게이트를 포함할 수 있다.
제1 마스크 층(126)은 에칭 또는 주입 단계와 같은 후속 공정 동안 아래의 구조(예를 들어, 게이트 전극 층(120))가 제거되는 것을 방지하도록 나중에 패터닝될 보호 층이다. 하나의 이러한 적합한 제1 마스크 층(126)은 도 1a 및 도 1b에 예시된 바와 같이 산화물 마스크 층(122) 및 질화물 마스크 층(124)을 포함한다. 산화물 마스크 층(122)은 전구체로서 TEOS 및 산소를 사용한 CVD 기술에 의해 형성된 실리콘 산화물 층일 수 있다. 질화물 층은 550 ℃ 내지 900 ℃ 범위의 증착 온도 및 전구체 가스로서 실란 및 암모니아를 사용한 CVD 기술을 사용하여 형성된 실리콘 질화물일 수 있다. 질화물 층은 실리콘 산질화물 SiOxNy, 실리콘 옥심 SiOxNy:Hz, 또는 이들의 조합과 같은 기타 질소 함유 층을 포함할 수 있다.
당해 기술 분야에서의 통상의 지식을 가진 자라면 다른 마스크 재료 및/또는 구조가 제1 마스크 층(126)을 형성하는데 사용될 수 있다는 것을 알 것이다. 예를 들어, 다른 재료, 단층, 셋 이상의 층, 등이 사용될 수 있다.
도 1a 내지 도 1c는 제1 마스크 층(126) 위에 형성되며 게이트 전극 라인을 정의하도록 패터닝된 제1 패터닝된 마스크(230)를 더 예시한다. 실시예에서, 제1 패터닝된 마스크(230)는 포토레지스트 재료 층의 증착, 노광 및 현상에 의해 형성된 포토레지스트 마스크이다. 패터닝된 마스크(230)는 아래에 더 상세하게 설명되는 바와 같이 후속 공정 단계에서 게이트 전극 라인을 형성하도록 패터닝된다.
이제 도 2a 내지 도 2c를 참조하면, 도 2a 및 도 2b는 각각 도 2c의 A-A 및 B-B 라인에 따른 단면도인데, 실시예에 따라 게이트 전극 라인을 정의하기 위한 제1 마스크 층(126)의 패터닝이 예시되어 있다. 제1 마스크 층(126)이 질화물 마스크 층(124) 및 산화물 마스크 층(122)을 포함하는 실시예에서, 제1 마스크 층(126)은 예를 들어 인산(H3PO4), 불산, 및/또는 기타에서의 습식 딥(wet dip)을 사용하여 패터닝될 수 있다.
제1 패터닝된 마스크(230), 예를 들어 포토레지스트 마스크는 설명을 위한 목적으로 도 2a 내지 도 2c에서는 도시되지 않는다는 것을 유의하여야 한다. 포토레지스트 마스크 또는 이들의 일부는 남아있을 수 있다. 제1 마스크 층(126)과 같은 하드마스크는 에칭 공정 동안 아래의 영역에 대해 추가의 보호를 제공한다. 도 2b에 도시된 바와 같이, 제1 마스크 층(126)의 패터닝 동안의 에칭은 게이트 전극 층(120)이 약간 오버에칭(over-etch)되게 할 수 있다.
아래에 보다 상세하게 설명되는 바와 같이, 게이트 전극은 2개의 패터닝 단계를 사용하여 정의된다. 상기에 설명된 제1 패터닝 단계는 연속적인 게이트 라인을 형성한다. 도 3a 내지 도 4c를 참조하여 아래에 설명되는 제2 패터닝 단계는 상기에 정의된 게이트 라인이 "절단"됨으로써 게이트 라인의 단부(end)를 정의하는 절단 공정을 수행한다.
도 3a 및 도 3b가 각각 도 3c의 A-A 및 B-B 라인에 따른 단면도인 도 3a 내지 도 3c는 제1 마스크 층(126) 위에 형성되어 게이트 전극 단부를 정의하도록 패터닝된 제2 패터닝된 마스크(232)를 예시한다. 실시예에서, 제2 패터닝된 마스크(232)는 포토레지스트 재료의 층을 증착, 노광, 및 현상함으로써 형성된 포토레지스트 마스크이다. 제2 패터닝된 마스크(232)는 아래에 보다 상세하게 설명되는 바와 같이 제1 마스크 층(126)에서의 게이트 전극 단부를 정의하도록 패터닝된다.
도 3c에 예시된 바와 같이, 제2 패터닝된 마스크(232)는 제1 마스크 층(126)의 다수의 라인에 걸쳐 연장한 라인의 형상으로 개구를 형성하도록 패터닝된다. 다른 실시예에서, 제2 패터닝된 마스크(232)에 의해 형성된 패터닝은 각각의 개구가 제1 마스크 층(126)에 의해 형성된 라인의 하나 이상에 걸쳐 연장하는 하나 이상의 개구일 수 있다. 예를 들어, 실시예에서, 제1 마스크 층(126)에 의해 형성된 라인의 각각은 제2 패터닝된 마스크(232)에 형성된 원형, 직사각형, 또는 다른 형상의 개구를 가짐으로써 라인 단부를 정의한다.
도 4a 및 도 4b가 각각 도 4c의 A-A 및 B-B 라인에 따른 단면도인 도 4a 내지 도 4c는 게이트 단부를 정의하기 위한 제1 마스크 층(126)의 제2 패터닝 단계를 예시한다. 제1 마스크 층(126)이 질화물 마스크 층(124) 및 산화물 마스크 층(122)을 포함하는 실시예에서, 제1 마스크 층(126)은 예를 들어 인산(H3PO4), 불산, 및/또는 기타에서의 습식 딥을 사용하여 패터닝될 수 있다. 게이트 전극 라인을 형성하기 위한 패터닝 다음에 라인을 절단하기 위한 패터닝의 순서는 설명을 위한 목적으로 제공된 것임을 유의하여야 한다. 다른 실시예는 다른 순서를 이용할 수 있다. 예를 들어, 다른 실시예에서, 게이트 전극의 단부가 먼저 패터닝되고 다음에 게이트 전극 라인을 형성하기 위한 패터닝이 이어지도록 패터닝은 뒤바뀔 수 있다.
상기 기재된 바와 같이, 제1 마스크 층(126)은 2번의 패터닝 공정을 사용하여 패터닝되었다. 도 1 및 도 2에 관련하여 상기 기재된 제1 패터닝 공정은 게이트 전극 라인을 정의하도록 제1 마스크 층(126)을 패터닝하고, 도 3 및 도 4에 관련하여 상기 기재된 제2 패터닝 공정은 게이트 단부를 형성하도록 제1 마스크 층(126)의 게이트 전극 라인 패턴을 절단하였다.
도 4a에 예시된 바와 같이, 게이트 라인 단부의 패터닝 동안 오버에칭이 수행될 수 있다. 실시예에서, 오버에칭은 게이트 전극 층(120)에 리세스(430)가 형성되게 된다. 실시예에서, 게이트 전극 층(120)의 깊이 T는 약 0 Å 내지 약 2,000 Å이다. 게이트 단부의 에칭 동안 형성된 리세스(430)는 게이트 라인을 형성하기 위한 에칭(도 1 및 도 2 참조) 동안 형성될 수 있는 임의의 리세스보다 더 크다. 게이트 단부 영역에서의 이 리세스(430)는 아래에 설명되는 후속 공정 단계에서 게이트 단부에서의 노치(notch)의 형성을 도울 것이다.
제2 패터닝된 마스크(232), 예를 들어 포토레지스트 마스크는 설명을 위한 목적으로 도 4a 내지 도 4c에 도시되지 않음을 유의하여야 한다. 제1 마스크 층(126)과 같은 하드마스크는 에칭 공정 동안 아래의 영역에 대한 추가의 보호를 제공한다. 제2 패터닝된 마스크(232)는 제1 마스크 층(126)을 패터닝한 후에 제거될 수 있다.
도 5a 및 도 5b가 각각 도 5c의 A-A 및 B-B 라인에 따른 단면도인 도 5a 내지 도 5c를 이제 참조하면, 실시예에 따라 게이트 전극 층(120)의 에칭 및 게이트 전극 라인 단부에서의 노치(558)의 형성을 완료함으로써 게이트 전극(432)을 형성하는 제2 에칭 공정의 결과가 예시되어 있다. 게이트 전극 층(120)은 에칭 마스크로서 패터닝된 제1 마스크 층(120)(도 4a 내지 도 4c 참조)을 사용하여 패터닝된다. 도 5b에 예시된 바와 같이, 게이트 전극(432)의 측면의 프로파일은 비교적 선형이다(공정 변동 내에서). 이와 달리, 실시예에서 게이트 전극 층(120)(도 4a 참조)에 형성된 리세스(430)(도 4a 참조)는 도 5a에 예시된 바와 같이 게이트 전극(432)의 단부에서의 노치(558)의 형성을 가능하게 한다. 도 5a 내지 도 5c에 예시된 바와 같은 구성은 보다 나은 제어를 제공한다. 예를 들어, 도 5c에 간격 S1로서 예시된, 인접한 게이트 단부들 사이의 간격은 감소되고 제어되면서, 게이트 단부들 사이의 브리징 및 게이트 누설 우려를 감소시킬 수 있다.
도 5a 및 도 5b는 게이트 전극(432) 위에 그리고 노치(558) 내에 형성된 층간 유전체(ILD; inter-layer dielectric)(560)를 더 예시한다. 실시예에서, ILD(560)는 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), TEOS, 또는 기타와 같은 산화물로 형성된다.
도 6은 도 5a에 예시된 게이트 전극(432)의 단부에서의 옴폭 패인(indented) 영역 또는 노치의 확대도이다. 도 6은 게이트 전극(432) 상에 남아있는 마스크(126)를 예시한 것임을 유의한다. 마스크(126)는 ILD(560)를 형성하기 전에 도 5a에 예시된 바와 같이 선택적으로 제거될 수 있다. 노치(558)는 실시예에서 0보다 크고 2,000 nm보다 더 작은 높이 H1를 나타낸다. 이 실시예에서, 게이트 전극(432)은 핀(112)을 지나 제1 간격 D1만큼 연장하며, 노치(558)는 핀(112)으로부터 제2 간격 D2만큼 오프셋(offset)된다. 이 구성에서, D1:D2의 비는 1보다 더 크다. 제2 간격 D2는 0보다 크고 제1 간격보다 작을 수 있으며, 그리하여 핀(112)에 대한 접촉을 제공하고 또한 브릿징을 감소시키는 노치를 제공한다. 이와 같은 구성은 게이트 전극 라인 단부-게이트 전극 라인 단부의 더 큰 간격을 제공하며, 프로세스 윈도우를 증가시키고 누설을 감소시킨다. 또한, 이들과 같은 구성은 하이 k 금속 게이트 갭 충전(gap filling)에 대한 더 큰 프로세스 윈도우를 제공할 수도 있다. 노치 영역은 또한 라인 단부들 사이의 더 작은 간격을 제공하면서, 아래에 보다 상세하게 설명되는 바와 같이 유전체 재료로 다시 채우기에(backfill) 충분할 만큼 유지된다.
도 7a 내지 도 7f는 노치(558)를 형성하는데 사용될 수 있는 다양한 형상을 예시한다. 일반적으로, 노치(558)의 원하는 형상은 공정 가스의 유형, 공정 가스의 농도, 온도, 압력 등과 같은 공정 조건을 변화시킴으로써 얻어질 수 있다.
먼저 도 7a를 참조하면, 삼각(triangular) 형상의 노치가 형성된다. 실시예에서, 삼각 형상의 노치(558)는 CHF3, CF4, CH2F2, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도에서 그리고 약 1 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 7b는 타원(elliptical) 형상의 노치가 형성되는 실시예를 예시한다. 실시예에서, 타원 형상의 노치(558)는 CHF3, CF4, CH2F2, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 3 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 7c는 사각(square) 형상의 노치가 형성되는 실시예를 예시한다. 실시예에서, 사각 형상의 노치(558)는 CHF3, CF4, CH2F2, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 7d는 둥근(round) 형상의 노치가 형성되는 실시예를 예시한다. 실시예에서, 둥근 형상의 노치(558)는 CHF3, CH2F2, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 10 mtorr의 압력에서 수행될 수 있다.
도 7e는 러프한(rough) 또는 사다리(ladder) 형상의 노치가 형성되는 실시예를 예시한다. 실시예에서, 러프한 또는 사다리 형상의 노치(558)는 CF4, CH2F2, SF6 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 40 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 10 mtorr의 압력에서 수행될 수 있다.
도 7f는 구름(cloud) 또는 스무드(smooth) 형상의 노치가 형성되는 실시예를 예시한다. 실시예에서, 구름 또는 스무드 형상의 노치(558)는 CF4, SF6 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정을 사용하여 형성된다. 건식 에칭 공정은 약 40 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 10 mtorr의 압력에서 수행될 수 있다.
도 8a 내지 도 8f는 선택적 실시예에서 아래의 유전체 층(114)에 리세스를 형성하는데 사용될 수 있는 다양한 형상을 예시한다. 일부 실시예에서, 상기 예시된 노치(558)는 ILD 층(560)(도 5a 참조)과 같이 유전체 재료로 노치(558)를 채우려고 시도할 때 갭 충전 문제를 나타낼 수 있는 것으로 보인다. 이들 실시예에서, 게이트 전극(432)의 단부들 사이의 유전체 층(114)에 리세스를 형성하는 것이 바람직할 수 있다. 도 8a 내지 도 8f는 유전체 층(114)에 리세스(832)를 형성하는데 사용될 수 있는 다양한 형상을 예시한다. 실시예에서, 리세스(832)는 약 0 Å 내지 약 1000 Å의 깊이를 갖는다.
도 8a 내지 도 8f는 삼각 형상의 노치로서 노치(558)를 예시하고 있지만 도 7a 내지 도 7f에 관련하여 상기 설명한 바와 같은 다른 형상의 노치가 사용될 수 있음을 유의하여야 한다.
실시예에서, 유전체 층(114)에서의 리세스(832)는 게이트 전극 라인 단부 근방의 영역과 노치의 영역에 제한된다. 이 실시예에서, 유전체 층(114)의 다른 영역을 보호하면서 게이트 전극 라인 단부 근방의 유전체 층(114)을 노출시키도록 포토레지스트 마스크와 같은 하나 이상의 마스크(도시되지 않음)가 사용될 수 있다.
먼저 도 8a를 참조하면, 유전체 층(114)에 형성된 사각 형상의 리세스가 도시되어 있다. 실시예에서, 사각 형상의 리세스는 CHF3, CF4, CH2F2, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 8b는 유전체 층(114)에 형성된 이방성 바닥 둥근 형상의 리세스가 도시되어 있는 실시예를 예시한다. 실시예에서, 바닥 둥근 형상의 리세스는 CHF3, CF4, SF6, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 3 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 8c는 유전체 층(114)에 형성된 다이아몬드 형상의 리세스가 도시되어 있는 실시예를 예시한다. 실시예에서, 다이아몬드 형상의 리세스는 CHF3, CF4, CH2F2, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 3 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 8d는 유전체 층(114)에 형성된 사다리꼴 또는 삼각 형상의 리세스가 도시되어 있는 실시예를 예시한다. 실시예에서, 사다리꼴 또는 삼각 형상의 리세스는 CHF3, CF4, CH2F2, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 25 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 20 mtorr의 압력에서 수행될 수 있다.
도 8e는 유전체 층(114)에 형성된 이방성 측벽 둥근 형상의 리세스가 도시되어 있는 실시예를 예시한다. 실시예에서, 측벽 둥근 형상의 리세스는 CF4, CH2F2, SF6, CH3F, O2 등과 같은 공정 가스 및 He, Ar 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 40 ℃ 내지 약 80 ℃의 온도 및 약 1 mtorr 내지 약 10 mtorr의 압력에서 수행될 수 있다.
도 8f는 유전체 층(114)에 형성된 등방성(isotropic) 형상의 리세스가 도시되어 있는 실시예를 예시한다. 실시예에서, 사다리꼴 또는 등방성 형상의 리세스는 HF, NH3, H2O 등과 같은 공정 가스 및 N 등과 같은 캐리어 가스를 사용한 건식 에칭 공정에 의해 형성된다. 건식 에칭 공정은 약 20 ℃ 내지 약 300 ℃의 온도 및 약 1 ATM에서 수행될 수 있다.
그 후에, 디바이스를 완성하도록 추가의 공정이 수행될 수 있다. 예를 들어, 게이트 전극이 도핑될 수 있고, 스페이서가 형성될 수 있고, 게이트 전극의 일부가 실리사이드화될 수 있고, 층간 유전체(ILD) 층/ 및 금속간 유전체(IMD) 층이 형성될 수 있고, 금속화 층이 형성될 수 있으며, 기타 등등이 수행될 수 있다.
도 9는 실시예에 따라 finFET을 형성하는 방법을 예시한 흐름도이다. 프로세스는 도 1a 내지 도 1c에 관련하여 상기에 설명한 바와 같이, 핀을 갖는 기판, 인접한 핀들 사이의 유전체 층, 및 핀과 유전체 층 위의 게이트 전극 층이 제공되는 단계 902에서 시작된다. 단계 906에서, 도 2a 내지 도 7f에 관련하여 상기 설명한 바와 같이 라인 단부에 형성된 노치를 갖는 게이트 전극을 형성하도록 게이트 전극 층이 패터닝된다. 선택적으로, 단계 908에서, 도 8a 내지 도 8f에 관련하여 상기 설명한 바와 같이, 리세스 아래의 유전체 층에 리세스가 형성된다.
실시예에서, finFET을 형성하는 방법이 제공된다. 방법은 기판 - 상기 기판은 기판으로부터 연장한 핀들을 가짐 - 을 제공하는 단계, 인접한 핀들 사이에 제1 유전체 층을 형성하는 단계, 및 핀들과 제1 유전체 층 위에 게이트 전극 층을 형성하는 단계를 포함한다. 게이트 전극 층은 복수의 게이트 전극을 제공하도록 패터닝되며, 복수의 게이트 전극의 단부는 하부 에지를 따라 노치를 갖는다. 노치 아래의 유전체 층은 리세스될 수 있다.
다른 실시예에서, finFET을 형성하는 다른 방법이 제공된다. 방법은, 측방으로 정렬된 적어도 2개의 핀을 갖는 기판을 제공하는 단계, 2개의 핀의 단부들 사이에 제1 유전체 층을 형성하는 단계, 및 적어도 제1 핀 위에 제1 게이트 전극을 형성하고 적어도 제2 핀 위에 제2 게이트 전극을 형성하되, 제1 게이트 전극과 제2 게이트 전극의 종방향(longitudinal) 축들이 정렬되도록 형성하는 단계를 포함한다. 제2 게이트 전극과 마주하는 제1 게이트 전극의 단부에 제1 노치가 형성되고, 제1 게이트 전극과 마주하는 제2 게이트 전극의 단부에 제2 노치가 형성된다. 노치 아래의 유전체 층은 리세스될 수 있다.
또 다른 실시예에서, finFET이 제공된다. finFET은 기판으로부터 연장한 핀, 및 핀에 인접한 유전체 층을 포함한다. 핀과 유전체 층 위에 게이트 전극이 위치되며, 게이트 전극의 단부는 게이트 전극과 유전체 층의 계면에 노치를 갖는다. 노치 아래의 유전체 층은 리세스될 수 있다.
본 발명 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 발명의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다.
더욱이, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 예시적인 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 발명의 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 예시적인 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있다. 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
110: 기판 112: 핀
114: 유전체 층 118: 게이트 절연체 층
120: 게이트 전극 층 430: 리세스
432: 게이트 전극 558: 노치
560: 층간 유전체(ILD)

Claims (10)

  1. 핀 전계 효과 트랜지스터(finFET; fin field-effect transistor)를 형성하는 방법에 있어서,
    기판 - 상기 기판은 기판으로부터 연장한 핀들을 가짐 - 을 제공하는 단계;
    인접한 핀들 사이에 제1 유전체 층을 형성하는 단계;
    상기 핀들과 상기 제1 유전체 층 위에 게이트 전극 층을 형성하는 단계;
    상기 게이트 전극 층으로부터 복수의 게이트 전극을 패터닝하는 단계로서, 상기 복수의 게이트 전극의 단부(ends)는 하부 에지를 따라 노치(notch)를 갖고, 상기 노치의 상부면은 상기 제1 유전체 층의 상부면과 이격되어 있고, 상기 제1 유전체 층은 상기 노치의 하부 표면의 아래에 있는 것인, 상기 복수의 게이트 전극을 패터닝하는 단계; 및
    상기 복수의 게이트 전극을 패터닝하는 단계 이후에, 상기 노치 내에 제2 유전체 층을 형성하는 단계를 포함하는 것인, finFET의 형성 방법.
  2. 청구항 1에 있어서, 상기 복수의 게이트 전극을 패터닝하는 단계 이후 및 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 복수의 게이트 전극의 노치 아래의 상기 유전체 층에 리세스(recess)를 형성하는 단계를 더 포함하는 finFET의 형성 방법.
  3. 청구항 1에 있어서, 상기 복수의 게이트 전극 중의 2개의 게이트 전극은 단대단(end-to-end) 정렬되고, 상기 방법은 상기 복수의 게이트 전극을 패터닝하는 단계 이후 및 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 2개의 게이트 전극의 노치 아래에 리세스를 형성하는 단계를 더 포함하는 finFET의 형성 방법.
  4. 청구항 1에 있어서, 상기 복수의 게이트 전극의 노치는 적어도 부분적으로 건식 에칭 공정을 사용하여 형성되는 것인 finFET의 형성 방법.
  5. 핀 전계 효과 트랜지스터(finFET; fin field-effect transistor)를 형성하는 방법에 있어서,
    측방으로(laterally) 정렬된 적어도 2개의 핀을 갖는 기판을 제공하는 단계;
    상기 2개의 핀의 단부들 사이에 제1 유전체 층을 형성하는 단계;
    적어도 제1 핀 위에 제1 게이트 전극을 형성하고 적어도 제2 핀 위에 제2 게이트 전극을 형성하는 단계 - 상기 제1 게이트 전극과 상기 제2 게이트 전극의 종방향(longitudinal) 축들은 정렬됨 - ;
    상기 제2 게이트 전극과 마주하는 상기 제1 게이트 전극의 단부에 제1 노치를 형성하는 단계;
    상기 제1 게이트 전극과 마주하는 상기 제2 게이트 전극의 단부에 제2 노치를 형성하는 단계; 및
    상기 제1 노치를 형성하는 단계 이후에, 상기 제1 노치 내에 제2 유전체 층을 형성하는 단계를 포함하고,
    상기 제1 유전체 층은 상기 제1 노치의 하부 표면과 상기 제2 노치의 하부 표면의 아래에 있는 것인, finFET의 형성 방법.
  6. 청구항 5에 있어서, 상기 제2 유전체 층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에서 연장하는 것인 finFET의 형성 방법.
  7. 청구항 5에 있어서, 상기 제1 노치를 형성하는 단계 및 상기 제2 노치를 형성하는 단계 이후에 상기 제1 유전체 층에 리세스를 형성하는 단계를 더 포함하는 finFET의 형성 방법.
  8. 청구항 7에 있어서, 상기 리세스는 2,000 Å보다 더 작은 깊이를 갖는 것인 finFET의 형성 방법.
  9. 핀 전계 효과 트랜지스터(finFET)에 있어서,
    기판으로부터 연장한 핀;
    상기 핀에 인접한 제1 유전체 층;
    상기 핀과 상기 유전체 층 위에 형성된 게이트 전극으로서, 상기 게이트 전극의 단부는 상기 유전체 층의 최상면 위에 노치를 갖고, 상기 제1 유전체 층은 상기 노치의 하부 표면의 아래에 있는 것인, 상기 게이트 전극; 및
    상기 노치 내에 형성된 제2 유전체 층을 포함하는 것인, finFET.
  10. 청구항 9에 있어서, 상기 노치의 높이는 2000 nm보다 낮은 것인 finFET.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508719B2 (en) 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
KR102290793B1 (ko) * 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
KR102224386B1 (ko) * 2014-12-18 2021-03-08 삼성전자주식회사 집적 회로 장치의 제조 방법
KR102287398B1 (ko) * 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
US9461043B1 (en) 2015-03-20 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20160284836A1 (en) * 2015-03-25 2016-09-29 Qualcomm Incorporated System, apparatus, and method for n/p tuning in a fin-fet
KR102318393B1 (ko) 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
KR101785803B1 (ko) * 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
KR102502885B1 (ko) 2015-10-06 2023-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10096712B2 (en) 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN108369959B (zh) 2015-12-26 2022-04-12 英特尔公司 非平面晶体管中的栅极隔离
US9773912B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
CN105702737B (zh) * 2016-02-05 2019-01-18 中国科学院微电子研究所 连接有负电容的多栅FinFET及其制造方法及电子设备
US9972495B1 (en) * 2016-12-22 2018-05-15 Globalfoundries Inc. Low-K dielectric spacer for a gate cut
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10242866B2 (en) 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US10043656B1 (en) 2017-03-10 2018-08-07 Lam Research Corporation Selective growth of silicon oxide or silicon nitride on silicon surfaces in the presence of silicon oxide
US9911595B1 (en) 2017-03-17 2018-03-06 Lam Research Corporation Selective growth of silicon nitride
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
CN109585293B (zh) * 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除
US10163640B1 (en) 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gate isolation plugs structure and method
US10468527B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
KR102544153B1 (ko) 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10504798B2 (en) * 2018-02-15 2019-12-10 Globalfoundries Inc. Gate cut in replacement metal gate process
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US10522546B2 (en) * 2018-04-20 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd FinFET devices with dummy fins having multiple dielectric layers
US11158545B2 (en) * 2018-09-25 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming isolation features in metal gates
DE102019101555B4 (de) * 2018-09-28 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform
US11024549B2 (en) * 2018-09-28 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20200138527A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자
US11854688B2 (en) * 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11532628B2 (en) * 2021-02-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220415890A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Integrated circuit structures having metal gates with tapered plugs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090315101A1 (en) 2008-06-24 2009-12-24 Willy Rachmady Notched-base spacer profile for non-planar transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04368182A (ja) 1991-06-17 1992-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2001071807A1 (fr) 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
US6864163B1 (en) 2002-10-30 2005-03-08 Advanced Micro Devices, Inc. Fabrication of dual work-function metal gate structure for complementary field effect transistors
US6787439B2 (en) * 2002-11-08 2004-09-07 Advanced Micro Devices, Inc. Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US7129182B2 (en) 2003-11-06 2006-10-31 Intel Corporation Method for etching a thin metal layer
WO2005122276A1 (ja) 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
WO2006006438A1 (ja) * 2004-07-12 2006-01-19 Nec Corporation 半導体装置及びその製造方法
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7859065B2 (en) 2005-06-07 2010-12-28 Nec Corporation Fin-type field effect transistor and semiconductor device
US7605449B2 (en) * 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
JP2008300384A (ja) 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
DE102007041207B4 (de) 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
KR101045089B1 (ko) 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US7749917B1 (en) * 2008-12-31 2010-07-06 Applied Materials, Inc. Dry cleaning of silicon surface for solar cell applications
US8377795B2 (en) 2009-02-12 2013-02-19 International Business Machines Corporation Cut first methodology for double exposure double etch integration
KR101850703B1 (ko) 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8803241B2 (en) 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090315101A1 (en) 2008-06-24 2009-12-24 Willy Rachmady Notched-base spacer profile for non-planar transistors

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