CN108369959B - 非平面晶体管中的栅极隔离 - Google Patents

非平面晶体管中的栅极隔离 Download PDF

Info

Publication number
CN108369959B
CN108369959B CN201580085575.0A CN201580085575A CN108369959B CN 108369959 B CN108369959 B CN 108369959B CN 201580085575 A CN201580085575 A CN 201580085575A CN 108369959 B CN108369959 B CN 108369959B
Authority
CN
China
Prior art keywords
gate
oxide
oxide layer
portions
insulating material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580085575.0A
Other languages
English (en)
Other versions
CN108369959A (zh
Inventor
L.P.古勒
G.比马拉塞蒂
V.沙尔马
W.M.哈费茨
C.P.奥思
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN108369959A publication Critical patent/CN108369959A/zh
Application granted granted Critical
Publication of CN108369959B publication Critical patent/CN108369959B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

实施例包括一种装置，所述装置包括：彼此平行的第一和第二半导体鳍片；在第一鳍片上的第一栅极，其包括在第一和第二鳍片之间的第一栅极部分；在第二鳍片上的第二栅极，其包括在第一和第二鳍片之间的第二栅极部分；沿第一栅极部分的第一面延伸的第一氧化物层，沿第二栅极部分的第二面延伸的第二氧化物层，以及将第一和第二氧化物层连接到彼此的第三氧化物层；以及在第一和第二栅极部分之间的绝缘材料；其中，第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括氧化物材料。在本文中描述了其他实施例。

Description

非平面晶体管中的栅极隔离
技术领域
本发明的实施例是在半导体器件、并且特别是在非平面晶体管的领域中。
背景技术
FinFET是构建在半导体材料的薄带（被称为“鳍片（fin）”）周围的晶体管。晶体管包括标准场效应晶体管（FET）结点/部件：栅极、栅极电介质、源极区和漏极区。器件的导电沟道驻留在栅极电介质下面的鳍片的外侧上。特别地，电流沿鳍片的两个“侧壁”以及沿鳍片的顶侧运行。因为导电沟道基本上沿鳍片的三个不同的外平面区驻留，所以这样的FinFET通常被称为“三栅极”FinFET。存在其他类型的FinFET（诸如“双栅极”FinFET，其中导电沟道原则上仅沿鳍片的两个侧壁而不沿鳍片的顶侧驻留）。
发明内容
本公开提供一种用于晶体管的装置，包括：彼此平行的第一和第二半导体鳍片；在第一半导体鳍片上的第一栅极，其包括在第一和第二半导体鳍片之间的第一栅极部分；在第二半导体鳍片上的第二栅极，其包括在第一和第二半导体鳍片之间的第二栅极部分；沿第一栅极部分的第一面延伸的第一氧化物层，沿第二栅极部分的第二面延伸的第二氧化物层，以及将第一和第二氧化物层直接连接到彼此的第三氧化物层；以及在第一和第二栅极部分之间的绝缘材料；其中，第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括所述氧化物材料。
本公开还提供一种用于晶体管的方法，包括：彼此平行地并且在衬底上形成第一和第二半导体鳍片；在第一和第二半导体鳍片上形成延伸栅极；移除延伸栅极的部分以形成（a）在第一半导体鳍片上的第一栅极，其包括在第一和第二半导体鳍片之间的第一栅极部分；以及（b）在第二半导体鳍片上的第二栅极，其包括在第一和第二半导体鳍片之间的第二栅极部分；其中，在移除延伸栅极的部分之后，硅部分将第一栅极部分连接到第二栅极部分；在第一和第二栅极部分以及硅部分上形成催化剂；在催化剂的部分之上形成掩模；移除催化剂的另一部分；在催化剂接触第一和第二栅极部分以及硅部分的地方形成氧化物并且消耗催化剂；以及在第一和第二栅极部分之间形成绝缘材料。
本公开还提供一种用于晶体管的装置，包括：在第一半导体鳍片上的包括第一栅极部分的第一栅极，以及在第二半导体鳍片上的包括第二栅极部分的第二栅极；（a）沿第一和第二栅极部分的相对面延伸并且（b）具有将相对面连接到彼此的相对侧壁的氧化物层；以及在第一和第二栅极部分之间的绝缘材料；其中氧化物层包括氧化物材料，所述氧化物材料不包括在绝缘材料中；其中相对侧壁是凸的。
附图说明
根据所附的权利要求、一个或多个示例实施例的以下详细描述以及对应的附图，本发明的实施例的特征和优势将变得明显。在认为适当的情况下，在附图之中已经重复参考标签以指示对应的或类似的元件。
图1描绘了实施例中的过程；
图2A-2J描绘了图1的实施例的过程的阶段；
图3A包括常规系统中的栅极残留物（residue）。图3B-3C包括具有改进的栅极隔离的实施例；以及
图4-5描绘了包括实施例的系统。
具体实施方式
现在将参照附图，其中相同结构可以具有相同后缀的参考标记。为了更清楚地示出各种实施例的结构，在本文中包括的附图是半导体/电路结构的图解表示。因此，例如在显微照片中的制造的集成电路结构的实际外观可能看起来不同，而仍然并入图示的实施例的要求保护的结构。此外，附图可能仅示出对于理解图示的实施例有用的结构。可能尚未包括本领域中的已知的附加结构以维持附图的清楚。例如，不是半导体器件的每层都必须被示出。“实施例”、“各种实施例”以及诸如此类指示如此描述的（一个或多个）实施例可以包括特定特征、结构或特性，但是不是每个实施例都必须包括特定特征、结构或特性。一些实施例可以具有针对其他实施例描述的特征中的一些、全部，或者不具有针对其他实施例描述的特征。“第一”、“第二”、“第三”以及诸如此类描述公共的对象，并且指示正在被参考的相同对象的不同实例。这样的形容词不暗示如此描述的对象必须是以时间上、空间上、排序方面或以任何其他方式的给定次序。“连接”可以指示元件与彼此直接物理或电接触，并且“耦合”可以指示元件与彼此合作或交互，但是它们可以或者可以不直接物理或电接触。
前述栅极通常以两个图案化步骤来定义。首先，图案化栅极的阵列并且蚀刻栅极的阵列。这产生了许多长栅极，其中的任何一个在多个鳍片之上以及在多个鳍片之间延伸。在其中共享相同延伸栅极结构的邻近鳍片上的晶体管不意在一前一后地（in tandem）操作的情况下，执行第二图案化步骤以“切割”或蚀刻延伸栅极，因此针对晶体管中的每个提供更小的栅极。然而，作为第二图案化步骤的结果，栅极的端部常常具有“栅极残留物”或残留裂片。栅极的这些裂片或薄部分可以包括用于形成栅极的多晶硅。如果这些裂片延伸足够长，则这些裂片可能将两个相邻的栅极与彼此短路（导致器件故障）。在图3A中示出了这样的裂片。裂片元件311（包括垂直栅极部分307、307''的栅极的残留部分）朝向裂片元件313（包括垂直栅极部分306、306''的栅极的残留部分）延伸。尽管在图3A中裂片元件311、313未实际地接触并且形成短路，但是人们可以容易地看到，过程如何已适于（ripe for）短路，在留下更多残留物时所述短路的确发生。当多晶硅连同栅极被转换为金属时，短路以其最终形式被形成。以下更彻底地讨论图3A。
按照惯例，处理器通过要求在相邻栅极端部（诸如端部306、307）之间的更大间距来尝试解决短路问题。这对器件的最佳缩放/密度（例如，在10nm和14nm节点处）提出了惩罚（penalty）。
然而，通过使用在本文中描述的氧化技术，全面地（globally）或者选择性地将残留硅裂片转换成氧化硅（SiO2），这防止了不期望的短路的形成。换言之，一旦转换成氧化物，曾经导电的裂片就不再是导体。
图1描绘了过程100。图2A-2J图示了过程100的不同方面。现在下面解决图1和2A-2J。
框105包括彼此平行地并且在衬底上形成第一和第二半导体鳍片。框110包括在第一和第二鳍片上形成延伸栅极201。图2A包括延伸栅极201，所述延伸栅极201将在第一鳍片（未示出）之上向左延伸并且在第二鳍片（未示出）之上向右延伸。延伸栅极可以包括多晶硅。图2A进一步示出了在延伸栅极201之上的硬掩模202。掩模将被用于在过程中的之后的时刻时蚀刻延伸栅极。间隔物203可以将氮化物蚀刻停止层（NESL）204与硬掩模202分离。源极/漏极虚拟（dummy）材料（SiO2）层205（其将在之后由源极/漏极材料替换）可以与层204相邻地形成。
框115包括移除（例如，蚀刻）延伸栅极201的部分以形成（a）在第一鳍片（未示出）上的第一栅极，其包括第一鳍片和第二鳍片之间的第一栅极部分206（第一栅极的右垂直构件）；以及（b）在第二鳍片上的第二栅极，其包括第一鳍片和第二鳍片之间的第二栅极部分207（第一栅极的左垂直构件）。在移除延伸栅极的部分之后，硅部分208将第一栅极部分连接到第二栅极部分。部分208可以包括在蚀刻期间未完全移除的残留硅，例如由于具有未能移除期望材料中的所有材料的较不完美的时序的蚀刻。如果留下该硅，则可能导致栅极到栅极短路（诸如部分206、207之间的短路）。
图3A包括不期望的蚀刻后的硅的示例。图3A图示了鳍片309、310。第一栅极（其顶部或水平部分已经被移除）包括部分306、306'。第二栅极（其顶部或水平部分已经被移除）包括部分307、307'。在该情况下，不存在实际短路，然而，像“尖牙（fang）”一样的尖状物311图示了在其他情况下在蚀刻完成（即使不成功）之后这样的部分可以如何延伸。其他尖的部分312、313、314具有变化的长度和尖锐度。再次，当蚀刻不是完全成功的时，部分311可能延伸到部分313，由此形成桥，当向栅极的二者之一供应电流时，所述桥可能作为不期望的电短路来操作。
转向图1和2C，框120包括在第一和第二栅极部分206、207以及硅部分208上形成催化剂215。催化剂可以包括例如Al2O3。框125包括在催化剂的部分之上形成掩模216（图2D）。掩模216可以被凹入（图2E）以覆盖催化剂的仅部分。框130包括移除催化剂的第一部分（图2F）；由此留下沿栅极部分206、207、208之间的底部“U”形区域的催化剂215的仅第二部分。可以使用例如NH3OH或稀释的HF来移除催化剂。之后，移除剩余的掩模（图2G），留下催化剂215的部分。
框135包括在催化剂接触第一和第二栅极部分206、207以及硅部分208的地方形成氧化物217（图2H）并且消耗催化剂（图2I）。在实施例中，氧化物217是氧化硅。
框140包括在第一和第二栅极部分206、207之间形成绝缘材料218。绝缘材料218可以包括氮化物，但是在其他实施例中，可以包括其他介电材料（例如，SiC、氧化物以及诸如此类）。在绝缘材料218不是与氧化物217相同的材料的情况下，绝缘材料218可以包括许多不同类型的绝缘体。例如，源极/漏极虚拟材料可以包括绝缘体材料。因此，需要材料217（其保留在最终产品中）与将被移除并且不被包括在最终产品中的材料（例如，栅极/源极虚拟材料）之间的蚀刻选择性。换言之，在一些实施例中材料218可以是氧化物，但是在其他实施例中不必是氧化物。实施例使用氧化物作为虚拟材料，但是虚拟材料可以是可以被容易地移除和选择性地替换成栅极材料的任何其他材料。
图3B包括实施例的顶视图，由此已经移除栅极的部分以更好地图示实施例。图3C包括实施例的侧视图。图3B和3C不一定是相同实施例的图像，但是被用于解决实施例的说明性方面，因此对它们的相似部分类似地编号。
第一和第二半导体鳍片309、310彼此平行。在第一鳍片309上的第一栅极包括在第一和第二鳍片之间的第一栅极部分306以及另一个栅极部分306'。在第二鳍片310上的第二栅极包括在第一和第二鳍片之间的第二栅极部分307以及另一个栅极部分307'。第一氧化物层327沿第一栅极部分306的第一面延伸，第二氧化物层329沿第二栅极部分307的第二面延伸，并且第三氧化物层328将第一和第二氧化物层连接到彼此。绝缘材料318位于第一和第二栅极部分306、307之间。
第一面位于圆角313、314之间，并且第二面位于圆角311、312之间。第一和第二面彼此相对。图3B的圆角311、312、313、314与图3A的尖的类似角或尖状物311、312、313、314形成对比。此外，第一和第二面基本上是平的，而不是诸如图3A的那些的凹面。
第一、第二和第三氧化物层327、329、328每个包括氧化物材料，并且绝缘材料318不包括氧化物材料（或者至少不主要地包括氧化物材料，除了氧化物迁移的可能部分以及诸如此类之外）。在实施例中，层327、329、328的氧化物材料包括氧化硅，并且绝缘材料318包括氮化物。在实施例中，催化剂可以包括氧化铝。催化剂可能未被完全地消耗，使得除氧化硅之外氧化物层327、329、328的最终氧化物还包括氧化铝。在实施例中，没有消耗催化剂。催化剂加速氧化反应，但是未被消耗。在一些实施例中，在完成氧化之后催化剂可以被移除，但是在其他实施例中，在完成氧化之后催化剂未移除。
在实施例中，第一和第二栅极（以及栅极部分306、306'、307、307'）每个包括金属（例如，已经在成品装置中替换多晶硅的铝）。
第一水平轴线330与第一和第二鳍片309、310、第一和第二栅极部分306、307、第一和第二氧化物层327、329以及绝缘材料318相交。第一水平轴线330不与第三氧化物层328相交（因为所述第一水平轴线330位于氧化层328上面）。如在图3C中示出的那样，第一和第二氧化物层327、329是基本上垂直的，并且第三氧化物层328是基本上水平的。
在第一和第二鳍片309、310之间没有附加的鳍片。它们彼此相邻。
第三氧化物层328具有第一和第二相对侧壁331、332，所述第一和第二相对侧壁331、332每个将第一和第二氧化物层327、329连接到彼此。第一和第二侧壁的中间部分远离彼此弯曲。换言之，侧壁331、332是凸的，使得氧化物层328从壁331的中间点到壁332的中间点是最厚的。换句话说，第三氧化物层328具有第一和第二相对侧壁331、332。第一侧壁331在第一和第二接触点（即，角311、313）处将第一和第二氧化物层327、329连接到彼此。第一和第二接触点距彼此第一距离（在角311、313之间线性直接延伸）。第一和第二面的中间部分（即，角313、314之间的中途（halfway）以及角311、312之间的中途）距彼此第二距离，第二距离小于第一距离（归因于角的倒圆（rounding））。这与具有图3A的凹面的情况（其中，尖的角比相对面的中间点更接近于彼此）形成对比。壁的凸的性质可以是因为例如通过将氧原子集成到暴露的无论什么材料的晶格中来实现发生的氧化。因此增加了材料体积，这创建了空间并且向外引导应力。
如在图3C中看到的那样，绝缘材料318从第三氧化物层328延伸到第一和第二鳍片309、310的上部。与第三氧化物层相邻的绝缘材料比与第一和第二鳍片的上部相邻的绝缘层更窄。这归因于层327、329的厚度，所述层327、329在图3C中没有一直向上延伸到鳍片的顶部。绝缘318在图3C中呈现基本上截头圆锥形（frustoconical）。
在实施例中，第一氧化物层327具有与第三氧化物层328相邻的第一厚度；第一氧化物层在第一氧化物层的最上部分处具有第二厚度；并且第一厚度比第二厚度厚。实施例可以呈现栅极侧壁向上延伸各种高度（例如，壁向上的方向的10%、25%、50%、75%、100%）的侧壁氧化物327、329。
各种实施例包括半导体衬底。这样的衬底可以是块状半导体材料，所述块状半导体材料是晶片的部分。在实施例中，半导体衬底是作为已经从晶片单颗化（singulate）的芯片的部分的块状半导体材料。在实施例中，半导体衬底是在绝缘体上面形成的半导体材料，诸如绝缘体上半导体（SOI）衬底。在实施例中，半导体衬底是突出结构，诸如在块状半导体材料上面延伸的鳍片。
现在参照图4，其示出了实施例可以用于其的示例系统的框图。如看到的那样，系统900可以是智能电话或者其他无线通信器或任何其他IoT设备。基带处理器905被配置成执行关于要从系统传输或由系统接收的通信信号的各种信号处理。继而，基带处理器905被耦合到应用处理器910，除了诸如许多公知的社交媒体和多媒体应用程序的用户应用之外，所述应用处理器910可以是用于执行OS和其他系统软件的系统的主CPU。应用处理器910可以进一步被配置成执行用于设备的多种其他计算操作。
继而，应用处理器910可以耦合到用户接口/显示器920（例如，触摸屏显示器）。此外，应用处理器910可以耦合到包括非易失性存储器（即，闪存930）和系统存储器（即，DRAM935）的存储器系统。在一些实施例中，闪存930可以包括在其中可以存储秘密和其他敏感信息的安全部分932。如进一步看到的那样，应用处理器910还耦合到捕捉设备945，诸如可以记录视频和/或静止图像的一个或多个图像捕捉设备。
通用集成电路卡（UICC）940包括订户身份模块，在一些实施例中，所述订户身份模块包括用于存储安全用户信息的安全存储设备942。系统900可以进一步包括可以耦合到应用处理器910的安全处理器950（例如，可信平台模块（TPM））。包括一个或多个多轴线加速度计的多个传感器925可以耦合到应用处理器910以使能多种感测的信息的输入，所述多种感测的信息诸如运动和其他环境信息。此外，一个或多个认证设备995可以被用于接收例如用户生物计量输入用于在认证操作中使用。
如进一步图示的那样，提供近场通信（NFC）无接触接口960，所述近场通信（NFC）无接触接口960经由NFC天线965在NFC近场中通信。尽管示出了分离的天线，但是要理解，在一些实现中，可以提供一个天线或者天线的不同集合以使能各种无线功能。
功率管理集成电路（PMIC）915耦合到应用处理器910以执行平台级功率管理。为了该目的，PMIC 915可以向应用处理器910发布功率管理请求以按照需要进入某些低功率状态。此外，基于平台约束，PMIC 915还可以控制系统900的其他部件的功率电平。
为了使能诸如在一个或多个IoT网络中传输和接收通信，各种电路可以被耦合在基带处理器905与天线990之间。具体地，可以存在射频（RF）收发器970和无线局域网（WLAN）收发器975。通常，RF收发器970可以被用于根据诸如3G或4G无线通信协议之类的给定的无线通信协议接收和传输无线数据和呼叫，诸如根据码分多址（CDMA）、全球移动通信系统（GSM）、长期演进（LTE）或其他协议接收和传输无线数据和呼叫。此外，可以存在GPS传感器980，其中向安全处理器950提供位置信息用于在配对过程中要使用上下文信息时如在本文中描述的那样使用。还可以提供其他无线通信，诸如无线电信号（例如，AM/FM）和其他信号的接收或传输。此外，经由WLAN收发器975，还可以实现诸如根据BluetoothTM或IEEE 802.11标准的本地无线通信。
现在参照图5，示出了根据本发明的另一个实施例的系统的框图。多处理器系统1000是诸如服务器系统的点到点互连系统，并且包括经由点到点互连1050耦合的第一处理器1070和第二处理器1080。处理器1070和1080中的每个可以是诸如SoC的多核处理器，包括第一和第二处理器核（即，处理器核1074a和1074b以及处理器核1084a和1084b），不过在处理器中可能可以存在多得多的核。此外，处理器1070和1080每个可以包括安全引擎1075和1085以执行安全操作，诸如证明（attestation）、IoT网络登录（onboarding）等。
第一处理器1070进一步包括存储器控制器中枢（MCH）1072以及点到点（P-P）接口1076和1078。类似地，第二处理器1080包括MCH 1082以及P-P接口1086和1088。MCH 1072和1082将处理器耦合到相应的存储器，即存储器1032和存储器1034，其可以是本地附接到相应处理器的主存储器（例如，DRAM）的部分。第一处理器1070和第二处理器1080可以分别经由P-P互连1052和1054被耦合到芯片组1090。芯片组1090包括P-P接口1094和1098。
此外，芯片组1090包括用于通过P-P互连1039耦合芯片组1090与高性能图形引擎1038的接口1092。继而，芯片组1090可以经由接口1096被耦合到第一总线1016。各种输入/输出（I/O）设备1014连同总线桥1018可以被耦合到第一总线1016，所述总线桥1018将第一总线1016耦合到第二总线1020。各种设备可以被耦合到第二总线1020，所述各种设备包括例如键盘/鼠标1022、通信设备1026和诸如非易失性存储设备或其他大容量存储设备的数据存储单元1028。如看到的那样，在一个实施例中，数据存储单元1028可以包括代码1030。如进一步看到的那样，数据存储单元1028还包括用于存储要保护的敏感信息的可信存储设备1029。此外，音频I/O 1024可以被耦合到第二总线1020。
实施例可以包括具有根据在本文中描述的实施例处理的栅极的非平面晶体管。这样的晶体管可以被包括在例如处理器910、1070和/或存储器935、932、1032、1034、1028中。
实施例可以在许多不同类型的系统中使用。例如，在一个实施例中，通信设备可以被布置以执行在本文中描述的各种方法和技术。当然，本发明的范围不限于通信设备，并且代之以，其他实施例可以涉及用于处理指令的其他类型的装置或者包括指令的一个或多个机器可读介质，所述指令响应于在计算设备上被执行使得设备执行在本文中描述的方法和技术中的一个或多个。
实施例（例如，用于实现图1的过程的代码）可以以代码实现，并且可以被存储在具有存储在其上的指令的非暂时性存储介质上，所述指令可以被用于编程系统以执行指令。实施例还可以以数据实现，并且可以被存储在非暂时性存储介质上，所述非暂时性存储介质如果由至少一个机器使用则使得至少一个机器制造至少一个集成电路以执行一个或多个操作。存储介质可以包括但不限于任何类型的盘，包括软盘、光盘、固态驱动器（SSD）、压缩盘只读存储器（CD-ROM）、可再写压缩盘（CD-RW）以及磁光盘、诸如只读存储器（ROM）、随机存取存储器（RAM）（诸如动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM））、可擦除可编程只读存储器（EPROM）、闪存、电可擦除可编程只读存储器（EEPROM）、磁卡或光卡、或者适用于存储电子指令的任何其他类型的介质的半导体器件。
以下示例涉及其他的实施例。
示例1包括一种装置，包括：彼此平行的第一和第二半导体鳍片；在第一鳍片上的第一栅极，其包括第一和第二鳍片之间的第一栅极部分；在第二鳍片上的第二栅极，其包括第一和第二鳍片之间的第二栅极部分；沿第一栅极部分的第一面延伸的第一氧化物层，沿第二栅极部分的第二面延伸的第二氧化物层，以及将第一和第二氧化物层直接连接到彼此的第三氧化物层；以及第一和第二栅极部分之间的绝缘材料；其中，第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括氧化物材料。
在示例2中，示例1的主题可以可选地包括，其中，第一水平轴线与第一和第二鳍片、第一和第二栅极部分、第一和第二氧化物层以及绝缘材料相交。
在示例3中，示例1-2的主题可以可选地包括，其中，第一水平轴线不与第三氧化物层相交。
在示例4中，示例1-3的主题可以可选地包括，其中，第一和第二氧化物层是基本上垂直的，并且第三氧化物层是基本上水平的。
在示例5中，示例1-4的主题可以可选地包括，其中，在第一和第二鳍片之间没有附加的鳍片。
在示例6中，示例1-5的主题可以可选地包括，其中，第一和第二面彼此相对。
在示例7中，示例1-6的主题可以可选地包括，其中：第三氧化物层具有第一和第二相对侧壁，所述第一和第二相对侧壁每个将第一和第二氧化物层连接到彼此；第一和第二侧壁的中间部分远离彼此弯曲。
在示例8中，示例1-7的主题可以可选地包括，其中，第三氧化物层具有第一和第二相对侧壁，所述第一和第二相对侧壁将第一和第二氧化物层连接到彼此，所述第一和第二相对侧壁关于第三氧化物层是凸的。
在示例9中，示例1-8的主题可以可选地包括，其中：第三氧化物层具有第一和第二相对侧壁；第一侧壁在第一和第二接触点处将第一和第二氧化物层连接到彼此；第一和第二接触点距彼此第一距离；并且第一和第二面的中间部分距彼此第二距离，第二距离小于第一距离。
在示例10中，示例1-9的主题可以可选地包括，其中，第一和第二面在与第一和第二鳍片相交的水平平面中是基本上非弯曲的并且线性的。
在示例11中，示例1-10的主题可以可选地包括，其中，氧化物材料包括氧化硅，并且绝缘材料包括氮化物。
在示例12中，示例1-11的主题可以可选地包括，其中，氧化物材料包括氧化铝。
在示例13中，示例1-12的主题可以可选地包括，其中，氧化物材料包括氧化硅和氧化铝。
在示例14中，示例1-13的主题可以可选地包括，其中，第一和第二栅极每个包括金属。
在示例15中，示例1-14的主题可以可选地包括，其中：绝缘材料从第三氧化物层延伸到第一和第二鳍片的上部；并且与第三氧化物层相邻的绝缘材料比与第一和第二鳍片的上部相邻的绝缘层更窄。
在示例16中，示例1-15的主题可以可选地包括，其中：第一氧化物层具有与第三氧化物层相邻的第一厚度；第一氧化物层具有在第一氧化物层的最上部分处的第二厚度；并且第一厚度比第二厚度厚。
在示例17中，示例1-16的主题可以可选地包括片上系统（SoC），所述片上系统（SoC）包括第一、第二和第三氧化物层。
示例18包括一种方法，包括：彼此平行地并且在衬底上形成第一和第二半导体鳍片；在第一和第二鳍片上形成延伸栅极；移除延伸栅极的部分以形成（a）在第一鳍片上的第一栅极，其包括在第一和第二鳍片之间的第一栅极部分；以及（b）在第二鳍片上的第二栅极，其包括在第一和第二鳍片之间的第二栅极部分；其中，在移除延伸栅极的部分之后，硅部分将第一栅极部分连接到第二栅极部分；在第一和第二栅极部分以及硅部分上形成催化剂；在催化剂的部分之上形成掩模；移除催化剂的另一部分；在催化剂接触第一和第二栅极部分以及硅部分的地方形成氧化物并且消耗催化剂；以及在第一和第二栅极部分之间形成绝缘材料。
在示例19中，示例18的主题可以可选地包括，其中：形成氧化物包括沿第一栅极部分的第一面延伸第一氧化物层、沿第二栅极部分的第二面延伸第二氧化物层、以及使用第三氧化物层将第一和第二氧化物层连接到彼此；并且第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括氧化物材料。
示例20包括一种装置，包括：在第一半导体鳍片上的包括第一栅极部分的第一栅极，以及第二半导体鳍片上的包括第二栅极部分的第二栅极；（a）沿第一和第二栅极部分的相对面延伸并且（b）具有将相对面连接到彼此的相对侧壁的氧化物层；以及在第一和第二栅极部分之间的绝缘材料；其中氧化物层包括氧化物材料，所述氧化物材料不包括在绝缘材料中；其中相对侧壁是凸的。
在示例21中，示例20的主题可以可选地包括，其中，第一水平轴线与第一和第二鳍片、第一和第二栅极部分、氧化物层以及绝缘材料相交。
为了说明和描述的目的，已经呈现了本发明的实施例的前述描述。其不旨在是穷尽的或者将本发明限于公开的精确形式。该描述以及之后的权利要求包括诸如左、右、顶、底、之上、之下、上、下、第一、第二等术语，所述术语仅被用于描述性目的并且不被解释为限制性的。例如，指定相对垂直位置的术语指代其中衬底或集成电路的设备侧（或有源表面）是该衬底的“顶”表面的情况；衬底可以实际地处于任何方向中，使得衬底的“顶”侧可以在标准陆地参考系中比“底”侧更低并且仍然落入术语“顶”的含义内。如在本文中（包括在权利要求中）使用的术语“在……上”不指示在第二层“上”的第一层直接地在第二层上并且与第二层直接接触，除非具体地如此陈述；可以存在第一层与在第一层上的第二层之间的第三层或其他结构。在本文中描述的设备或物品的实施例可以以多个位置和方向来制造、使用或装运。根据以上教导，相关领域中的技术人员可以理解，许多修改和变化是可能的。本领域技术人员将认识到用于在图中示出的各种部件的各种等同组合和替代。因此旨在本发明的范围不由该详细描述限制，而是由附于此的权利要求书来限制。

Claims (20)

1.一种用于晶体管的装置，包括：
彼此平行的第一和第二半导体鳍片；
在第一半导体鳍片上的第一栅极，其包括在第一和第二半导体鳍片之间的第一栅极部分；
在第二半导体鳍片上的第二栅极，其包括在第一和第二半导体鳍片之间的第二栅极部分；
沿第一栅极部分的第一面延伸的第一氧化物层，沿第二栅极部分的第二面延伸的第二氧化物层，以及将第一和第二氧化物层直接连接到彼此的第三氧化物层；以及
在第一和第二栅极部分之间的绝缘材料；
其中，第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括所述氧化物材料，
其中，第三氧化物层具有第一和第二相对侧壁，所述第一和第二相对侧壁将第一和第二氧化物层连接到彼此，所述第一和第二相对侧壁关于第三氧化物层是凸的。
2.如权利要求1所述的装置，其中，第一水平轴线与第一和第二半导体鳍片、第一和第二栅极部分、第一和第二氧化物层以及绝缘材料相交。
3.如权利要求2所述的装置，其中，第一水平轴线不与第三氧化物层相交。
4.如权利要求3所述的装置，其中，第一和第二氧化物层是基本上垂直的，并且第三氧化物层是基本上水平的。
5.如权利要求2所述的装置，其中，在第一和第二半导体鳍片之间没有附加的半导体鳍片。
6.如权利要求1所述的装置，其中，第一和第二面彼此相对。
7.如权利要求6所述的装置，其中：
第三氧化物层具有第一和第二相对侧壁，所述第一和第二相对侧壁每个将第一和第二氧化物层连接到彼此；
所述第一和第二相对侧壁的中间部分远离彼此弯曲。
8.如权利要求1所述的装置，其中：
第三氧化物层具有第一和第二相对侧壁；
所述第一相对侧壁在第一和第二接触点处将第一和第二氧化物层连接到彼此；
第一和第二接触点距彼此第一距离；并且
第一和第二面的中间部分距彼此第二距离，第二距离小于第一距离。
9.如权利要求2所述的装置，其中，第一和第二面在与第一和第二半导体鳍片相交的水平平面中是基本上非弯曲的和线性的。
10.如权利要求2所述的装置，其中，氧化物材料包括氧化硅，并且绝缘材料包括氮化物。
11.如权利要求10所述的装置，其中，氧化物材料包括氧化铝。
12.如权利要求1所述的装置，其中，氧化物材料包括氧化硅和氧化铝。
13.如权利要求1所述的装置，其中，第一和第二栅极每个包括金属。
14.如权利要求1所述的装置，其中：
绝缘材料从第三氧化物层延伸到第一和第二半导体鳍片的上部；以及
与第三氧化物层相邻的绝缘材料比与第一和第二半导体鳍片的上部相邻的绝缘材料更窄。
15.如权利要求14所述的装置，其中：
第一氧化物层具有与第三氧化物层相邻的第一厚度；
第一氧化物层具有在第一氧化物层的最上部分处的第二厚度；以及
第一厚度比第二厚度厚。
16.如权利要求1所述的装置，包括片上系统（SoC），所述片上系统（SoC）包括第一、第二和第三氧化物层。
17.一种用于晶体管的方法，包括：
彼此平行地并且在衬底上形成第一和第二半导体鳍片；
在第一和第二半导体鳍片上形成延伸栅极；
移除延伸栅极的部分以形成（a）在第一半导体鳍片上的第一栅极，其包括在第一和第二半导体鳍片之间的第一栅极部分；以及（b）在第二半导体鳍片上的第二栅极，其包括在第一和第二半导体鳍片之间的第二栅极部分；其中，在移除延伸栅极的部分之后，硅部分将第一栅极部分连接到第二栅极部分；
在第一和第二栅极部分以及硅部分上形成催化剂；
在催化剂的部分之上形成掩模；
移除催化剂的另一部分；
在催化剂接触第一和第二栅极部分以及硅部分的地方形成氧化物并且消耗催化剂；以及
在第一和第二栅极部分之间形成绝缘材料。
18.如权利要求17所述的方法，其中：
形成氧化物包括沿第一栅极部分的第一面延伸第一氧化物层、沿第二栅极部分的第二面延伸第二氧化物层、以及使用第三氧化物层将第一和第二氧化物层连接到彼此；以及
第一、第二和第三氧化物层每个包括氧化物材料，并且绝缘材料不包括氧化物材料。
19.一种用于晶体管的装置，包括：
在第一半导体鳍片上的包括第一栅极部分的第一栅极，以及在第二半导体鳍片上的包括第二栅极部分的第二栅极；
（a）沿第一和第二栅极部分的相对面延伸并且（b）具有将相对面连接到彼此的相对侧壁的氧化物层；以及
在第一和第二栅极部分之间的绝缘材料；
其中氧化物层包括氧化物材料，所述氧化物材料不包括在绝缘材料中；
其中相对侧壁是凸的。
20.如权利要求19所述的装置，其中，第一水平轴线与第一和第二半导体鳍片、第一和第二栅极部分、氧化物层以及绝缘材料相交。
CN201580085575.0A 2015-12-26 2015-12-26 非平面晶体管中的栅极隔离 Active CN108369959B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/000377 WO2017111819A1 (en) 2015-12-26 2015-12-26 Gate isolation in non-planar transistors

Publications (2)

Publication Number Publication Date
CN108369959A CN108369959A (zh) 2018-08-03
CN108369959B true CN108369959B (zh) 2022-04-12

Family

ID=59090930

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580085575.0A Active CN108369959B (zh) 2015-12-26 2015-12-26 非平面晶体管中的栅极隔离

Country Status (4)

Country Link
US (2) US10797047B2 (zh)
EP (1) EP3394897A4 (zh)
CN (1) CN108369959B (zh)
WO (1) WO2017111819A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200035674A1 (en) * 2018-07-26 2020-01-30 Qualcomm Incorporated Gate cut last processing with self-aligned spacer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100966265B1 (ko) * 2008-02-15 2010-06-28 재단법인서울대학교산학협력재단 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
US9553193B2 (en) * 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US10658361B2 (en) * 2011-12-28 2020-05-19 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (FINFET) process
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US9627375B2 (en) * 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9553171B2 (en) 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
CN106688102B (zh) * 2014-08-05 2021-05-25 英特尔公司 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法
KR102290793B1 (ko) * 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106684042B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US10504990B2 (en) * 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same

Also Published As

Publication number Publication date
EP3394897A1 (en) 2018-10-31
US20200373299A1 (en) 2020-11-26
US11227863B2 (en) 2022-01-18
US10797047B2 (en) 2020-10-06
WO2017111819A1 (en) 2017-06-29
US20180331098A1 (en) 2018-11-15
EP3394897A4 (en) 2019-08-21
CN108369959A (zh) 2018-08-03

Similar Documents

Publication Publication Date Title
KR102017616B1 (ko) 전계 효과 트랜지스터
US11114538B2 (en) Transistor with an airgap spacer adjacent to a transistor gate
KR102318393B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US11227863B2 (en) Gate isolation in non-planar transistors
CN109075194B (zh) 受限且可伸缩的防护帽
KR102532169B1 (ko) 핀 기반 iii-v족/si 또는 ge cmos sage 통합
TWI733804B (zh) 非對稱間隔物電晶體設備及其製程
WO2018111226A1 (en) Transistor with asymmetric threshold voltage channel
US11296203B2 (en) Switching device having gate stack with low oxide growth
US11107924B2 (en) Systems and methods to reduce FinFET gate capacitance
US10468489B2 (en) Isolation structures for an integrated circuit element and method of making same
EP4205169B1 (en) Optimized contact structure and methods of its manufacture
US11476190B2 (en) Fuse lines and plugs for semiconductor devices
WO2018125212A1 (en) Fin patterning for semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant