KR20230056570A - 멀티게이트 소자들을 위한 누설 감소 - Google Patents

멀티게이트 소자들을 위한 누설 감소 Download PDF

Info

Publication number
KR20230056570A
KR20230056570A KR1020220062845A KR20220062845A KR20230056570A KR 20230056570 A KR20230056570 A KR 20230056570A KR 1020220062845 A KR1020220062845 A KR 1020220062845A KR 20220062845 A KR20220062845 A KR 20220062845A KR 20230056570 A KR20230056570 A KR 20230056570A
Authority
KR
South Korea
Prior art keywords
epitaxial layer
layer
source
drain
diffusion stop
Prior art date
Application number
KR1020220062845A
Other languages
English (en)
Inventor
차오웨이 쉬
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230056570A publication Critical patent/KR20230056570A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

방법 및 반도체 구조물들이 제공된다. 본 개시에 따른 방법은, 기판 위에 최상부 에피택셜층을 성막하는 단계, 최상부 에피택셜층 및 기판의 일부분으로부터 핀 구조물을 형성하는 단계, 핀 구조물의 소스/드레인 영역을 리세싱하여 소스/드레인 리세스를 형성하는 단계, 소스/드레인 리세스의 표면들 위에 반도체층을 컨포멀하게 성막하는 단계, 상기 반도체층을 에치 백하여, 상기 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계; 확산 정지층 및 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계, 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계, 및 제2 에피택셜층 위에 제3 에피택셜층을 성막하는 단계를 포함한다. 확산 정지층의 게르마늄 농도는 최상부 에피택셜층의 게르마늄 농도 또는 제1 에피택셜층의 게르마늄 농도보다 더 크다.

Description

멀티게이트 소자들을 위한 누설 감소{LEAKAGE REDUCTION FOR MULTI-GATE DEVICES}
본 출원은 2021년 10월 20일에 출원된 미국 가특허 출원 제63/257,717호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에서 병합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 소자들의 갯수)는 일반적으로 증가되어 왔으며 지오메트리(geometry) 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이와 같은 스케일링 다운은 또한 IC 처리 및 제조의 복잡성을 증가시켜왔다.
예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드를 향해 진행됨에 따라, 멀티 게이트 금속 산화물 반도체 전계 효과 트랜지스터(멀티 게이트 MOSFET, 또는 멀티 게이트 소자)를 도입시켜서, 게이트 채널 커플링을 증가시키고, 오프 상태 전류를 감소시키며, 짧은 채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 개선시켜 왔다. 멀티 게이트 소자는 일반적으로 채널 영역의 한 개보다 많은 수의 측면 위에 배치된 게이트 구조 또는 그 일부를 갖는 소자를 가리킨다. 고성능 및 저 누설 응용들을 위한 인기 있고 유망한 후보들이 되어 왔던 멀티 게이트 소자들의 예시들은 핀형 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET) 및 멀티 브리지 채널(multi-bridge-channel; MBC) 트랜지스터이다. FinFET은 한 개보다 많은 수의 측면 상에서 게이트로 감싸진 융기된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장된 반도체 물질의 "핀"의 최상부와 측벽들을 래핑한다). MBC 트랜지스터는 두 개 이상의 측면들 상에서 채널 영역에 대한 액세스를 제공하기 위해 부분적으로 또는 완전히 채널 영역 주위에서 연장될 수 있는 게이트 구조를 갖는다. MBC 트랜지스터는, 자신의 게이트 구조가 채널 영역을 둘러싸고 있기 때문에, 포위 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터라고도 칭해질 수 있다.
멀티 게이트 트랜지스터의 성능을 향상시키기 위해, 누설, 커패시턴스, 및 저항을 감소시키는 구조들을 개발하기 위한 노력이 투자된다. 종래의 멀티 게이트 트랜지스터 구조는 일반적으로 그들의 의도된 목적에는 적당하지만, 이는 모든 양상에서는 만족스럽지 않다.
하나의 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 본 방법은, 기판 위에 최상부 에피택셜층을 성막하는 단계, 최상부 에피택셜층 및 기판의 일부분으로부터 핀 구조물을 형성하는 단계, 핀 구조물의 소스/드레인 영역을 리세싱하여, 최상부 에피택셜층 내로 연장되고 최상부 에피택셜층 내에서 종결되는 소스/드레인 리세스를 형성하는 단계, 소스/드레인 리세스의 표면들 위에 반도체층을 컨포멀하게 성막하는 단계, 반도체층을 에치 백하여, 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계, 확산 정지층 및 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계, 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계, 및 제2 에피택셜층 위에 제3 에피택셜층을 성막하는 단계를 포함한다. 최상부 에피택셜층은 제1 게르마늄 농도를 포함하고, 확산 정지층은 제2 게르마늄 농도를 포함하고, 제1 에피택셜층은 제3 게르마늄 농도를 포함한다. 제2 게르마늄 농도는 제1 게르마늄 농도 또는 제3 게르마늄 농도보다 더 크다.
일부 실시예들에서, 제2 에피택셜층의 성막은 소스/드레인 리세스의 측벽 및 확산 정지층 바로 위에 제2 에피택셜층을 성막하는 것을 포함한다. 일부 구현예들에서, 제2 게르마늄 농도는 약 25%와 약 35% 사이이다. 일부 경우들에서, 제2 게르마늄 농도와 제3 게르마늄 농도 사이의 차이는 5%보다 더 크다. 일부 실시예들에서, 제1 에피택셜층의 성막은 p형 도펀트로 제1 에피택셜층을 인시츄 도핑하는 것을 포함하며, 제2 에피택셜층의 성막은 p형 도펀트로 제2 에피택셜층을 인시츄 도핑하는 것을 포함하며, 제3 에피택셜층의 성막은 p형 도펀트로 제3 에피택셜층을 인시츄 도핑하는 것을 포함한다. 일부 경우들에서, p형 도펀트는 붕소(B)를 포함한다. 일부 실시예들에서, 반도체층의 성막은 반도체층을 인(P) 또는 탄소(C)로 인시츄 도핑하는 것을 포함한다. 일부 구현예들에서, 반도체층에서의 인(P) 또는 탄소(C)의 도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이이다.
또다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 본 방법은, 기판 상에 배치된 최상부 에피택셜층을 포함하는 워크피스를 수용하는 단계, 최상부 에피택셜층 및 기판의 일부분으로부터 핀 구조물을 형성하는 단계, 핀 구조물의 소스/드레인 영역을 리세싱하여 소스/드레인 리세스를 형성하는 단계, 소스/드레인 리세스의 측벽 및 바닥면 위에 반도체층을 성막하는 단계, 반도체층을 에치 백하여, 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계, 확산 정지층 및 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계, 및 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계를 포함한다. 에치 백은 제1 레이트(rate)로 반도체층의 [110] 결정 방향을 에칭하는 것과, 제1 레이트보다 더 작은 제2 레이트로 반도체층의 [100] 결정 방향을 에칭하는 것을 포함한다.
일부 실시예들에서, 에치 백은 수소 및 염화수소의 사용을 포함한다. 일부 구현예들에서, 에치 백은 소스/드레인 리세스의 바닥면 상의 반도체층보다 더 빠르게 소스/드레인 리세스의 측벽 상의 반도체층을 에칭하는 것을 포함한다. 일부 경우들에서, 에치 백은 약 500℃와 약 800℃ 사이의 공정 온도를 포함하고, 에치 백은 약 5torr와 약 350torr 사이의 공정 압력을 포함한다. 일부 구현예들에서, 소스/드레인 리세스는 최상부 에피택셜층 내로 연장되지만 기판 내로는 연장되지 않는다. 일부 경우들에서, 제1 에피택셜층의 성막은 p형 도펀트로 제1 에피택셜층을 인시츄 도핑하는 것을 포함한다. 제2 에피택셜층의 성막은 p형 도펀트로 제2 에피택셜층을 인시츄 도핑하는 것을 포함하고, 반도체층의 성막은 인(P) 또는 탄소(C)로 반도체층을 인시츄 도핑하는 것을 포함한다. 일부 실시예들에서, p형 도펀트는 붕소(B)를 포함하고, 반도체층에서의 인(P) 또는 탄소(C)의 도핑 농도는 5×1020원자/㎤보다 더 작다.
또다른 예시적인 양태에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은 바닥부 및 바닥부 상에 배치된 최상부를 갖는 핀 구조물을 포함한다. 핀 구조물은 소스/드레인 영역 및 소스/드레인 영역에 인접해 있는 채널 영역을 포함한다. 반도체 구조물은 소스/드레인 영역 위에 배치되고 소스/드레인 영역 내로 연장되는 소스/드레인 피처, 및 제1 에피택셜층과 소스/드레인 영역 사이에 수직으로 끼워진 확산 정지층을 더 포함한다. 소스/드레인 피처는 제1 에피택셜층 및 제1 에피택셜층 위에 배치된 제2 에피택셜층을 포함한다. 확산 정지층은 핀 구조물의 바닥부 내로 연장되지 않는다. 최상부는 제1 게르마늄 농도를 포함하고, 확산 정지층은 제2 게르마늄 농도를 포함하고, 제1 에피택셜층은 제3 게르마늄 농도를 포함한다. 제2 게르마늄 농도는 제1 게르마늄 농도 또는 제3 게르마늄 농도와 상이하다. 일부 실시예들에서, 바닥부는 실리콘을 포함하고, 최상부는 실리콘 게르마늄을 포함한다. 일부 구현예들에서, 제2 게르마늄 농도는 약 25%와 약 35% 사이이다. 일부 경우들에서, 제2 게르마늄 농도와 제3 게르마늄 농도 사이의 차이는 5%보다 더 크다.
본 개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 사용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른, 반도체 소자를 형성하기 위한 방법(100)의 흐름도를 나타낸다.
도 2 내지 도 15는 본 개시의 하나 이상의 양태에 따른, 도 1의 방법(100)에 따른 제조 공정 동안의 워크피스의 부분 단면도들을 나타낸다.
도 16 내지 도 19는 본 개시의 다양한 대안적인 실시예들에 따른 반도체 구조물의 부분 단면도들을 나타낸다.
도 20은 본 개시의 하나 이상의 양태에 따른, 반도체 소자를 형성하기 위한 방법(300)의 흐름도를 나타낸다.
도 21 내지 도 33은 본 개시의 하나 이상의 양태에 따른, 도 20의 방법(300)에 따른 제조 공정 동안의 워크피스의 부분 단면도들을 나타낸다.
도 34와 도 35는 본 개시의 다양한 대안적인 실시예들에 따른 반도체 구조물들의 부분 단면도들을 나타낸다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 소자의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 사용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 소자는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
또한, 숫자 또는 숫자들의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 당업자에 의해 이해되는 바와 같이 제조 동안에 내재적으로 발생하는 변동들을 고려한 합리적인 범위 내에 있는 숫자들을 망라하도록 의도된 것이다. 예를 들어, 숫자 또는 숫자들의 범위는 해당 숫자와 연관된 특징을 갖는 피처를 제조하는 것과 연관된 알려진 제조 공차들에 기초하여, 기술된 숫자의 +/-10% 이내와 같이, 기술된 숫자를 포함한 합리적인 범위를 망라한다. 예를 들어, "약 5㎚"의 두께를 갖는 물질층은 물질층을 성막하는 것과 연관된 제조 공차들이 당업자에 의해 +/-15%인 것으로 알려져 있는 곳에서 4.25㎚ 내지 5.75㎚의 치수 범위를 망라할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
본 개시는 일반적으로 멀티 게이트 트랜지스터 및 제조 방법에 관한 것이고, 보다 상세하게는 멀티 게이트 트랜지스터의 소스/드레인 피처들과 아래에 있는 기판 사이의 확산 정지층에 관한 것이다. 본 개시의 실시예들에 따르면, 소스/드레인 피처들 각각은 확산 정지층 상에 배치된다. 일 실시예에서, 소스/드레인 피처는 확산 정지층과 접촉해 있는 외부 에피택셜층 및 확산 정지층으로부터 이격되어 있는 내부 에피택셜층을 포함한다. 확산 정지층의 게르마늄 함량은 외부 에피택셜층의 게르마늄 함량보다 더 크다. 일부 경우들에서, 확산 정지층은 외부 에피택셜층 내의 함량과는 상이한 함량으로 경도핑(lightly doped)될 수 있다. 확산 정지층을 형성하기 위해, 소스/드레인 리세스의 바닥면과 측벽을 덮도록 반도체층이 컨포멀(conformal) 방식으로 성막된다. 소스/드레인 리세스의 측벽 상에 성막된 반도체층을 제거하기 위해 에치 백(etch back) 공정이 수행된다. 에치 백 공정은 [110] 결정 방향을 따른 에칭률이 [100] 결정 방향을 따른 에칭률보다 더 크도록 구성된다. 본 개시의 확산 정지층은 바닥 누설을 감소시킬 수 있고 소스/드레인 피처 프로파일을 변경하여 기생 커패시턴스를 감소시킬 수 있다.
이제 본 개시의 다양한 양태들을 도면들을 참조하여 보다 상세히 설명할 것이다. 이와 관련하여, 도 1과 도 20은 본 개시의 실시예들에 따른 워크피스로부터 반도체 구조물을 형성하기 위한 방법(100)과 방법(300)을 각각 나타내는 흐름도들이다. 방법들(100, 300)은 예시일 뿐이며 본 개시를 본 명세서에서 명시적으로 예시된 것으로 한정시키려고 의도된 것은 아니다. 추가적인 단계들이 방법(100) 또는 방법(300) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 그 주변으로 이동될 수 있다. 단순화를 이유로 모든 단계들이 본 명세서에서 자세히 설명된 것은 아니다. 이하에서는 도 1의 방법(100)의 실시예들에 따른 상이한 제조 스테이지들에서의 워크피스(200)의 부분 단면도들인 도 2 내지 도 15와 결부시켜서 방법(100)을 설명한다. 이하에서는 도 20의 방법(300)의 실시예들에 따른 상이한 제조 스테이지들에서의 워크피스(400)의 부분 단면도들인 도 21 내지 도 33과 결부시켜서 방법(300)을 설명한다. 워크피스(200) 또는 워크피스(400)가 반도체 구조물 또는 반도체 소자로 제조될 것이기 때문에, 워크피스(200) 또는 워크피스(400)를 본 명세서에서는 문맥이 필요로 하는 바에 따라 반도체 구조물 또는 반도체 소자라고 칭할 수 있다. 회피를 위해, 도 2 내지 도 15 및 도 21 내지 도 33에서의 X, Y, 및 Z 방향들은 서로 수직이다. 본 개시 전반에 걸쳐, 명시적으로 달리 설명하지 않는 한, 동일한 참조 번호들은 동일한 피처들을 표기한 것이다.
도 1과 도 2를 참조하면, 방법(300)은 워크피스(200)가 제공되는 블록(302)을 포함한다. 도 2에서 도시된 바와 같이, 워크피스(200)는 기판(201) 및 기판(201) 바로 위에 배치된 에피택셜층(202)을 포함한다. 기판(201)은 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판일 수 있다. 일 실시예에서, 기판(201)은 실리콘(Si) 기판이다. 기판(201)은 본 발명분야에서 알려진 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 워크피스(200) 상에 형성된 반도체 소자가 p형인 실시예들에서는, 기판(201) 상에 n형 도핑 프로파일(즉, n형 웰 또는 n웰)이 형성될 수 있다. 일부 구현예들에서, n형 웰을 형성하기 위한 n형 도펀트는 인(P) 또는 비소(As)를 포함할 수 있다. 워크피스(200) 상에 형성된 반도체 소자가 n형인 실시예들에서는, 기판(201) 상에 p형 도핑 프로파일(즉, p형 웰 또는 p웰)이 형성될 수 있다. 일부 구현예들에서, p형 웰을 형성하기 위한 p형 도펀트는 붕소(B) 또는 갈륨(Ga)을 포함할 수 있다. 적절한 도핑은 도펀트들의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 도면들에서 명시적으로 도시되지 않은 일부 실시예들에서, 기판(201)은 웰 내에 안티 펀치 쓰루(anti-punch through; APT) 주입 영역을 포함할 수 있다. APT 주입 영역 및 아래에 있는 웰 영역은 동일한 유형의 도펀트를 공유할 수 있지만, APT 주입 영역 내의 도펀트 농도가 더 높다. 일반적으로 말해서, 웰 영역은 높은 에너지와 낮은 양의 도펀트를 사용하여 형성될 수 있는 반면에, APT 주입 영역은 낮은 에너지와 높은 양의 도펀트를 사용하여 형성될 수 있다. 그 결과, 웰은 기판(201) 내로 더 연장되는 반면 APT 주입 영역은 더 얕고 높은 도펀트 농도를 갖는다. APT 주입 영역은 또한 도펀트 외방 확산(dopant out-diffusion)을 둔화시키고 누설을 감소시키는 기능을 하지만, APT 주입 영역은 공정 초기에 형성되고 제조 공정이 진행됨에 따라 다양한 열적 사이클들 동안에 바깥쪽으로 확산되는 경향이 있다. 반대로, 본 개시의 확산 정지층이 소스/드레인 영역 바로 위에 형성되어 가장 필요로 하는 곳에서 정확한 확산 제어 및 누설 감소를 제공한다. 본 개시의 확산 정지층은 공정에서 훨씬 나중에 형성되기 때문에, APT 주입 영역이 그러한 것과 같이 바깥쪽으로 확산할 가능성은 적다.
워크피스(200)는 에피택셜층(202)을 더 포함한다. 에피택셜층(202)의 조성은 기판(201)의 조성과 상이할 수 있다. 일 실시예에서, 기판(201)은 실리콘(Si)으로 형성되고 에피택셜층(202)은 실리콘 게르마늄(SiGe)으로 형성된다. 에피택셜층(202)은 분자 빔 에피택시(molecular beam epitaxy; MBE) 공정, 기상 성막(vapor phase deposition; VPE) 공정, 및/또는 다른 적절한 에피택셜 성장 공정들을 사용하여 기판(201) 상에 성막된다. 조성 차이로 인해, 에피택셜층(202)과 기판(201)의 격자들은 부정합되고 에피택셜층(202)은 스트레이닝(strained)된다. 기판(201)이 실리콘(Si) 기판인 경우, 에피택셜층(202)의 게르마늄 함량은 약 18% 내지 약 25%일 수 있다. 에피택셜층(202)의 게르마늄 함량이 18%보다 낮으면, 에피택셜층(202)은 위에 있는 소스/드레인 피처의 만족스러운 형성을 위한 양호한 환경을 제공하지 않을 수 있다. 에피택셜층(202)의 게르마늄 함량이 25%보다 크면, 기판(201)과 에피택셜층(202) 사이의 격자 부정합이 너무 커서 에피택셜층(202)이 높은 결함 밀도를 가질 수 있고, 이는 또한 위에 있는 소스/드레인 피처의 형성에 영향을 줄 수 있다.
계속해서 도 1, 도 2, 및 도 3을 참조하면, 방법(100)은 에피택셜층(202)과 기판(201)으로부터 핀 구조물(206)이 형성되는 블록(104)을 포함한다. 에피택셜층(202) 및 기판(201)의 일부를 패터닝하기 위해, 에칭 마스크를 형성하도록 하드 마스크층(204)(도 2에서 도시됨)이 에피택셜층(202) 위에 성막될 수 있다. 하드 마스크층(204)은 단층 또는 다층일 수 있다. 예를 들어, 하드 마스크층(204)은 패드 산화물층 및 패드 산화물층 위에 배치된 패드 질화물층을 포함할 수 있다. 핀 구조물(206)은 리소그래피 공정 및 에칭 공정을 사용하여 에피택셜층(202)과 기판(201)으로부터 패터닝될 수 있다. 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 공정들, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 건식 에칭(예를 들어, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 도 3에서 도시된 바와 같이, 블록(104)의 에칭 공정은 에피택셜층(202) 및 기판(201)의 일부를 통해 수직으로 연장되는 트렌치를 형성한다. 트렌치는 핀 구조물(206)을 규정한다. 일부 구현예들에서, 예를 들어, 단일 직접 포토리소그래피 공정을 사용하여 달리 획득가능한 것보다 더 작은 피치를 갖는 핀 구조물들을 규정하기 위해 이중 패터닝 또는 멀티 패터닝 공정이 사용될 수 있다. 예를 들어, 일 실시예에서, 물질층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자가 정렬 공정을 사용하여 상기 패터닝된 물질층과 나란히 형성된다. 그런 다음, 물질층이 제거되고, 그런 다음, 에피택셜층(202)과 기판(201)을 에칭함으로써 핀 구조물(206)을 패터닝하기 위해 잔존 스페이서들, 또는 맨드렐이 사용될 수 있다. 도 3에서 도시된 바와 같이, 핀 구조물(206)은 기판(201)으로부터 패터닝된 기저부 핀 구조물(201B) 및 에피택셜층(202)으로부터 패터닝된 최상단 부분을 포함한다. 이러한 의미에서, 핀 구조물(206) 각각은 기저 부분 및 기저 부분 상의 최상단 부분을 갖는 것으로서 간주될 수 있다.
핀 구조물(206)에 인접하여 격리 피처(208)가 형성된다. 도 3에서 나타난 일부 실시예들에서, 격리 피처(208)는 기저부 핀 구조물(201B)의 측벽들 상에 배치된다. 일부 실시예들에서, 격리 피처(208)는 핀 구조물(206)을 이웃 핀 구조물로부터 격리하기 위해 트렌치 내에 형성될 수 있다. 격리 피처(208)를 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처(208)라고도 칭할 수 있다. 예로서, 일부 실시예들에서, 유전체층이 먼저 기판(201) 위에 성막되고, 트렌치를 유전체층으로 채운다. 유전체층은 실리콘 산화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우 k 유전체, 이들의 조합, 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 예시들에서, 유전체층은 CVD 공정, 대기압 미만 CVD(subatmospheric CVD; SACVD) 공정, 유동성 CVD 공정, 스핀 온 코팅 공정, 및/또는 다른 적절한 공정에 의해 성막될 수 있다. 그런 후, 성막된 유전체 물질은 예를 들어, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정에 의해 시닝(thin)되고 평탄화된다. 도 3에서 도시된 STI 피처(208)를 형성하기 위해 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합에 의해 상기 평탄화된 유전체층은 더 리세싱되거나 또는 풀 백(pulled-back)된다. 핀 구조물(206)은 리세싱 이후 STI 피처(208) 위로 융기되는 반면에, 기저부 핀 구조물(201B)은 격리 피처(208) 내에 임베딩되거나 또는 매립된다. 도 3에서 예시된 일부 실시예들에서, 로딩 효과(loading effect)로 인해, 두 개의 인접한 핀 구조물들(206) 사이의 격리 피처(208)는 두 개의 인접한 핀 구조물들(208) 사이에 있지 않은 격리 피처(208)보다 더 높은 최상면(208T)을 가질 수 있다.
도 1, 도 4, 및 도 5를 참조하면, 방법(100)은 핀 구조물(206)의 채널 영역(206C) 위에 더미 게이트 스택(220)이 형성되는 블록(106)을 포함한다. 일부 실시예들에서, 더미 게이트 스택(220)(도 4와 도 5에서 도시됨)이 다양한 공정들을 겪는 플레이스홀더(placeholder)로서 역할을 하고, 제거되어 기능 게이트 구조물로 대체되는 게이트 대체 공정(또는 게이트 라스트(gate-last) 공정)이 채택된다. 다른 공정들과 구성이 가능하다. 도 5에서 예시된 일부 실시예들에서, 더미 게이트 스택(220)은 핀 구조물(206) 위에 형성되고, 핀 구조물(206)은 더미 게이트 스택(220) 아래에 놓이는 채널 영역(206C) 및 더미 게이트 스택(220) 아래에 놓이지 않는 소스/드레인 영역(206SD)으로 분할될 수 있다. 채널 영역(206C)은 소스/드레인 영역(206SD)에 인접해 있다. 도 5에서 도시된 바와 같이, 채널 영역(206C)은 X방향을 따라 두 개의 소스/드레인 영역(206SD) 사이에 배치된다.
더미 게이트 스택(220)의 형성은 더미 게이트 스택(220) 내의 층들의 성막 및 이들 층들의 패터닝을 포함할 수 있다. 도 4를 참조하면, 더미 유전체층(210), 더미 전극층(212), 및 게이트 탑(gate-top) 하드 마스크층(214)이 워크피스(200) 위에 블랭킷 성막될 수 있다. 일부 실시예들에서, 더미 유전체층(210)은 화학적 기상 증착(CVD) 공정, ALD 공정, 산소 플라즈마 산화 공정, 또는 다른 적절한 공정들을 사용하여 핀 구조물(206) 상에 형성될 수 있다. 일부 경우들에서, 더미 유전체층(210)은 실리콘 산화물을 포함할 수 있다. 그 후, 더미 전극층(212)이 CVD 공정, ALD 공정, 또는 다른 적절한 공정들을 사용하여 더미 유전체층(210) 위에 성막될 수 있다. 일부 경우들에서, 더미 전극층(212)은 폴리실리콘을 포함할 수 있다. 패터닝 목적으로, 게이트 탑 하드 마스크층(214)이 CVD 공정, ALD 공정, 또는 다른 적절한 공정들을 사용하여 더미 전극층(212) 상에 성막될 수 있다. 그런 후, 게이트 탑 하드 마스크층(214), 더미 전극층(212), 및 더미 유전체층(210)이 도 5에서 도시된 바와 같이, 더미 게이트 스택(220)을 형성하도록 패터닝될 수 있다. 예를 들어, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 e빔 리소그래피)을 포함할 수 있으며, 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 공정들, 및/또는 이들의 조합을 더 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 건식 에칭(예를 들어, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 일부 실시예들에서, 게이트 탑 하드 마스크층(214)은 실리콘 산화물층(215) 및 실리콘 산화물층(215) 위의 실리콘 질화물층(216)을 포함할 수 있다. 도 5에서 도시된 바와 같이, 더미 게이트 스택(220)은 채널 영역(206C) 위에만 배치되고 소스/드레인 영역(206SD) 위에는 배치되지 않도록 패터닝된다.
도 1과 도 6을 참조하면, 방법(100)은 더미 게이트 스택(220) 위를 비롯하여, 워크피스(200) 위에 게이트 스페이서층(222)이 성막되는 블록(108)을 포함한다. 일부 실시예들에서, 게이트 스페이서층(222)은 더미 게이트 스택(220)의 최상면 및 측벽 위를 비롯하여, 워크피스(200) 위에 컨포멀하게 성막된다. "컨포멀하게"라는 용어는 다양한 영역들 위에서 실질적으로 균일한 두께를 갖는 층의 설명을 용이하게 하기 위해 본 명세서에서 사용될 수 있다. 게이트 스페이서층(222)은 단층 또는 다층일 수 있다. 게이트 스페이서층(222) 내의 적어도 하나의 층은 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다. 게이트 스페이서층(222)은 CVD 공정, 대기압 미만 CVD(SACVD) 공정, ALD 공정, 또는 다른 적절한 공정과 같은 공정들을 사용하여 더미 게이트 스택(220) 위에 성막될 수 있다.
도 1과 도 7을 참조하면, 방법(100)은 소스/드레인 트렌치(224)(또는 소스/드레인 리세스(224))를 형성하기 위해 핀 구조물(206)의 소스/드레인 영역(206SD)이 이방성 리세싱되는 블록(110)을 포함한다. 이방성 에칭은 소스/드레인 영역(206SD)에서 에피택셜층(202)을 에칭하는 건식 에칭 또는 적절한 에칭 공정을 포함할 수 있다. 도 7에서 나타낸 일부 실시예들에서, 결과적인 소스/드레인 트렌치(224)는 에피택셜층(202) 내로 수직으로 연장되지만, 기판(201) 내로는 연장되지 않는다. 기판(201)의 비 노출은 기판(201)의 노출되는 실리콘(Si) 표면이 위에 놓이는 임의의 실리콘 게르마늄(SiGe) 에피택셜층들의 성장 표면이 되는 것을 방지한다. 그러나, 도 18과 도 19에서 도시된 일부 대안적인 실시예들에서, 소스/드레인 트렌치(224)는 기판(201) 내로 연장되는 것이 허용된다. 이러한 대안적인 실시예들에서는, 만족스러운 소자 성능을 보장하기 위해 확산 정지층이 더 큰 두께로 형성된다. 블록(110)을 위한 예시적인 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 구현할 수 있다. 도 7에서 예시된 바와 같이, 핀 구조물(206)의 소스/드레인 영역(206SD)은 에피택셜층(202)의 측벽 및 에피택셜층(202)의 바닥면을 노출시키도록 리세싱된다. 소스/드레인 트렌치(224)가 형성된 후, 소스/드레인 트렌치(224)의 바닥면 및 측벽으로부터 부스러기, 산화물, 또는 불화물을 제거하기 위해 습식 에칭 또는 세정 공정이 수행될 수 있다. 이 세정 공정은 후속 층들의 만족스러운 에피택셜 성막을 보장한다.
도 1, 도 8, 및 도 9를 참조하면, 방법(100)은 소스/드레인 트렌치(224)의 바닥면 상에 확산 정지층(2260)이 형성되는 블록(112)을 포함한다. 블록(112)에서의 동작은 소스/드레인 트렌치(224) 위에서의 반도체층(226)의 컨포멀 성막(도 8에서 도시됨), 및 확산 정지층을 형성하기 위한 성막된 반도체층(226)의 선택적인 에치 백(도 9에서 도시됨)을 포함할 수 있다. 도 8을 참조하면, 반도체층(226)은 컨포멀 방식으로 소스/드레인 트렌치(224) 위에 성막된다. 반도체층(226)의 성막 방식은 공정 온도 및 전구체의 공급에 의해 제어될 수 있다. 반도체층(226)의 컨포멀 성막이 요망되는 경우, 성막은 [001] 또는 [110] 결정 방향을 따른 성막이 실질적으로 동일하도록 구성된다. 도 8에서 예시된 실시예들에서, [001] 결정 방향은 Z방향을 따른 것이고, [110] 결정 방향은 X방향을 따른 것이다.
일부 실시예들에서, 확산 정지층(2260)과 에피택셜층(202)은 둘 다 실리콘 게르마늄(SiGe)을 포함할 수 있고, 확산 정지층(2260)의 게르마늄 함량은 에피택셜층(202)의 게르마늄 함량보다 더 크다. 일부 경우들에서, 확산 정지층(2260) 내의 게르마늄 함량은 약 25%와 약 35% 사이일 수 있는 반면에, 에피택셜층(202) 내의 게르마늄 함량은 약 18%와 약 25% 사이일 수 있다. 이하에서 더 상세히 설명될 바와 같이, 확산 정지층(2260)의 게르마늄 함량은 확산 정지층(2260) 위에 놓이는 소스/드레인 피처 내의 제1 에피택셜층의 게르마늄 함량보다 더 크다. 반도체층(226)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 일부 경우들에서, 반도체층(226)의 성막은 실란, 실란 디클로라이드, 저메인(germane), 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드, 또는 다른 실리콘 또는 게르마늄 함유 전구체의 사용을 포함할 수 있다. 멀티 게이트 소자가 p형 소자이고 확산 정지층(2260)이 위에 놓인 소스/드레인 구조물들로부터의 붕소(B)의 외방 확산을 둔화시키도록 구성된 일부 실시예들에서, 반도체층(226)은 인(P) 또는 탄소(C)로 인시츄(in-situ) 도핑될 수 있다. 여기서, 붕소(B)는 p형 도펀트이고, 인(P) 또는 탄소(C)는 n형 도펀트이고, 인(P) 또는 탄소(C)의 도핑을 반도핑(anti-doping)이라고 칭해질 수 있다. 이들 실시예들에서, 인(P) 또는 탄소(C)의 반도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이이다. 인(P) 또는 탄소(C)의 반도핑 농도가 5×1018원자/㎤보다 작은 경우, 확산 정지층(2260)의 확산 정지 특성은 어떠한 의도적인 도핑도 없는 경우의 확산 정지 특성과 유사할 수 있다. 즉, 반도핑 농도가 5×1018원자/㎤보다 더 작으면, 무도핑 반도체층(226)을 대신에 구현하고 모든 인시츄 도핑 단계들을 생략할 수 있을 정도로 반도핑 농도는 그렇게 중요하지 않을 것이다. 인(P) 또는 탄소(C)의 반도핑 농도가 5×1020원자/㎤보다 더 크면, 반도핑 농도는 확산 정지층(2260) 상에 형성된 에피택셜층에서 결함을 야기시킬 수 있고, 결과적인 소자의 성능에 영향을 미칠 수 있다.
도면들에서는 p형 멀티 게이트 소자가 예시되어 있지만, 본 개시의 실시예들은 n형 멀티 게이트 소자에서 구현될 수 있다는 것에 유의한다. 확산 정지층(2260)은 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 실리콘 게르마늄보다 더 큰 원자들은 n형 소스/드레인 피처들 내에서의, 인(P) 또는 비소(As)와 같은, n형 도펀트들의 외방 확산을 둔화시키는 기능을 할 수 있다. 추가적으로, 확산 정지층(2260) 내의 실리콘 게르마늄(SiGe)은 n형 멀티 게이트 소자의 채널에서의 캐리어 이동도를 향상시키기 위해 인장 응력을 제공하도록 동작할 수 있다. 확산 정지층(2260)이 n형 멀티 게이트 소자에서 구현되는 경우, 확산 정지층(2260)은 인(P)의 외방 확산을 더욱 둔화시키기 위해 탄소(C)로 인시츄 도핑될 수 있다. 확산 정지층(2260)이 탄소(C)로 도핑되는 경우, 확산 정지층(2260)은 SiGe:C로 형성된다. 탄소(C)로 도핑된 경우, 확산 정지층(2260) 내의 탄소 도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이일 수 있다.
이하에서 더 설명될 바와 같이, 확산 정지층(2260) 위에 있는 p형 소스/드레인 피처는 붕소(B)와 같은 p형 도펀트로 도핑된다. 확산 정지층(2260)은 위에 있는 소스/드레인 피처로부터의 붕소(B)의 외방 확산을 둔화시킬 수 있고, 일부 붕소(B)는 확산 정지층(2260)에서 확산될 수 있다. 일부 실시예들에서, 인(P) 및/또는 탄소(C) 외에, 확산 정지층(2260)은 최종 구조물 내에서 붕소(B)를 포함할 수 있다. 일부 경우들에서, 확산 정지층(2260)에서의 붕소 도핑 농도는 약 1×1018원자/㎤와 약 2×1020원자/㎤ 사이와 같이, 2×1020원자/㎤보다 더 작을 수 있다. 명시적으로 도시되지는 않지만, 확산 정지층(2260)이 n형 FinFET 또는 n형 MBC 트랜지스터와 같은, n형 멀티 게이트 트랜지스터에서 구현될 때, 일부 인(P)은 확산 정지층(2260) 내로 확산될 수 있다. 그 결과, n형 멀티 게이트 소자 내의 확산 정지층(2260)은 약 1×1018원자/㎤와 약 1×1020원자/㎤ 사이와 같이, 1×1020원자/㎤보다 더 작은 농도의 인(P)을 포함할 수 있다.
반도체층(226)이 도 8에서 도시된 바와 같이 성막된 후, 반도체층(226)은 도 9에서 도시된 바와 같이 확산 정지층(2260)을 형성하도록 에치 백된다. 블록(112)에서의 에치 백은 반도체층(226)을 [100] 결정 방향을 따라 에칭하는 것보다 더 빠르게 [110] 결정 방향을 따라 에칭하도록 구성되기 때문에 선택적 또는 방향성인 것으로서 간주될 수 있다. 성막 시, 반도체층(226)은 Z방향을 따라 [100] 결정 방향(또는 [001] 방향)을 갖고 X방향을 따라 또는 Y방향을 따라 [110] 결정 방향을 갖는다. 즉, 에치 백은 소스/드레인 리세스(224)의 측벽을 따라 배치된 반도체층(226)을 횡측으로 에칭하되, 소스/드레인 트렌치(224)의 바닥면 상의 반도체층(226)을 더 느린 속도로 에칭하도록 구성된다. 이 고르지 않은 에칭을 횡측 에칭 바이어스라고 칭할 수 있다. 일부 경우들에서, [100] 방향을 따른 에칭률에 대한 [110] 방향을 따른 에칭률의 비는 약 2와 약 20 사이일 수 있다. 횡측 에칭 바이어스는 도 9에서 도시된 확산 정지층(2260)을 형성하기 위해 반도체층(226)이 선택적 에치 백에서 어떻게 패터닝되는지를 설명한다. 횡측 에칭 바이어스로 인해, 소스/드레인 트렌치(224)의 측벽 상의 실질적으로 모든 반도체층(226)이 제거되는 반면에, 소스/드레인 트렌치(224)의 바닥면 상의 반도체층(224)의 일부는 남겨져서 확산 정지층(2260)을 형성한다.
일부 경우들에서, 에칭 백 이후, 확산 정지층(2260)은 약 0.5㎚와 약 20㎚ 사이의 제1 두께(T1)를 가질 수 있다. 이 두께 범위는 중요하다. 확산 정지층(2260)의 제1 두께(T1)가 0.5㎚보다 더 작으면, 확산 정지층(2260)은 붕소(B)(또는 n형 멀티 게이트 트랜지스터의 경우 인(P))의 외방 확산을 둔화시키는데 충분한 두께를 갖지 않을 수 있다. 추가적으로, 이하에서 설명될 바와 같이, 확산 정지층(2260)의 제1 두께(T1)가 0.5㎚보다 더 작으면, 두 개의 인접한 소스/드레인 피처들은 기생 커패시턴스의 감소를 초래시키기 위한 충분히 높은 병합 높이를 갖지 않을 수 있다. 확산 정지층(2260)의 제1 두께(T1)가 20㎚보다 더 크면, 확산 정지층(2260)은 소스/드레인 피처를 수용하기 위해 깊은 소스/드레인 트렌치(224)를 필요로 할 수 있다. 깊은 소스/드레인 트렌치(224)를 형성하는 것과 연관된 해결과제들이 있다. 첫째, 깊은 소스/드레인 트렌치(224)는 실리콘 게르마늄(SiGe) 대신에 실리콘(Si)으로 형성될 수 있는 기판(201)의 일부분 내로 연장되어 기판(201)의 일부분을 노출시킬 수 있다. 반도체층(226) 및 그 위에 있는 에피택셜층은 모두 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 노출된 실리콘 표면은 바람직하지 않게도 높은 결정 결함을 야기시킬 수 있다. 둘째, 에피택셜층(202)의 두께에 관한 한계가 있다. 기판(201) 내의 실리콘(Si)과 에피택셜층(202) 내의 실리콘 게르마늄(SiGe) 사이의 격자 부정합은 에피택셜층(202)의 두께에 비례하여 증가하기 때문에, 에피택셜층(202)이 약 60㎚와 약 70㎚ 사이의 두께에 도달하는 경우, 에피택셜층(202)의 퀄리티가 더 이상 유지될 수 없으며, 에피택셜층(202) 내에서의 결함 밀도는 너무 높을 수 있다. 셋째, 바닥부 프로파일의 양호한 제어로 깊은 고 종횡비 소스/드레인 트렌치를 형성하는 것은 어렵다. 적어도 이들 세가지 이유로, 확산 정지층(2260)의 두께는 지나치게 깊은 소스/드레인 트렌치(224) 또는 에피택셜층(202)의 열등한 결정 퀄리티를 회피하기 위해 일부 실시예들에서 20㎚보다 작아야 한다. 이하에서 추가로 설명되는 일부 대안적인 실시예들에서, 소스/드레인 트렌치(224)는 기판(201) 내로 연장되는 것이 허용될 수 있고, 두꺼운 확산 정지층(2260)이 기판(201)의 노출된 부분 위에 성막된다. 이러한 대안적인 실시예들에서, 두꺼운 확산 정지층(2260)은 적어도 두 가지 목적을 제공한다. 첫째, 실리콘(Si)과 실리콘 게르마늄(SiGe) 사이의 격자 부정합이 소멸되도록 해주고 소스/드레인 피처에서의 다양한 에피택셜층들의 추가적인 성막을 위한 무결함 표면을 제공한다. 둘째, 그 두께는 도펀트 외방 확산 및 누설을 방지하기 위해 기판(201)의 노출된 부분을 보다 잘 덮을 수 있게 한다.
블록(112)에서의 에치 백은 염화수소(HCl), 염소(Cl2), 브롬화수소(HBr), 불화수소(HF), 삼불화질소(NF3), 아민, 불화탄소, 불화황, 아르곤, 또는 황화카르보닐(COS)과 같은 에천트 가스종을 포함할 수 있다. 에치 백은 또한 수소(H2), 질소(N2), 헬륨(He), 또는 산소(O2)와 같은 하나 이상의 캐리어 가스의 사용을 포함할 수 있다. 일 실시예에서, 에천트 가스는 염화수소이고 캐리어 가스는 수소이다. 전술한 원하는 횡측 에칭 바이어스를 달성하기 위해, 블록(112)에서의 에치 백 공정은 높은 공정 온도와 낮은 공정 압력을 포함한다. 일부 실시예들에서, 높은 공정 온도는 약 500℃와 약 800℃ 사이일 수 있고, 낮은 공정 압력은 약 5torr와 약 350torr 사이일 수 있다. 일 실시예에서, 블록(112)에서의 에치 백 공정은 약 30SCCM(standard cubic centimeters per minute)과 약 3000SCCM 사이의 유량의 염화수소(HCl)의 사용을 포함한다.
도 1과 도 10을 참조하면, 방법(100)은 제1 에피택셜층(228)이 확산 정지층(2260)의 최상면 및 소스/드레인 트렌치(224)의 노출된 측벽 위에 선택적으로 성막되는 블록(114)을 포함한다. 일부 실시예들에서, 제1 에피택셜층(228)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 일부 실시예들에서, 제1 에피택셜층(228)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제1 에피택셜층(228)은 붕소(B)와 같은 p형 도펀트로 인시츄 도핑될 수 있다. 일부 실시예들에서, 제1 에피택셜층(228)은 약 2×1020원자/㎤와 약 1×1021원자/㎤ 사이의 붕소 도핑 농도를 포함할 수 있다. 확산 정지층(2260)이 도펀트 차단제로서 기능하도록 하기 위해서, 제1 에피택셜층(228) 내의 게르마늄 함량이 확산 정지층(2260) 내의 게르마늄 함량보다 더 작다. 일부 실시예들에서, 확산 정지층(2260) 내의 게르마늄 함량은 약 25%와 35% 사이이지만, 제1 에피택셜층(228) 내의 게르마늄 함량은 약 20%와 30% 사이이다. 일부 실시예들에서, 제1 에피택셜층(228) 내의 게르마늄 함량은 확산 정지층(2260)과 제1 에피택셜층(228) 사이의 계면으로부터 점진적으로 증가한다. 적어도 이 계면에서, 확산 정지층(2260)과 제1 에피택셜층(228) 사이의 게르마늄 함량 차이는 약 5%와 10% 사이와 같이, 약 5%보다 더 클 수 있다. 게르마늄 함량 차이가 5%보다 더 작으면, 확산 정지층(2260)의 확산 차단 특성은, 특히 공정 변화를 고려하면, 많이 중요하지 않을 수 있다. 수직 방향(Z방향)을 따라, 확산 정지층(2260)은 아래에 있는 에피택셜층(202)과 위에 있는 제1 에피택셜층(228) 사이에 곧바로 배치된다. 확산 정지층(2260)의 게르마늄 함량은 에피택셜층(202) 또는 제1 에피택셜층(228) 내의 게르마늄 함량보다 더 크기 때문에, 확산 정지층(2260)은 에피택셜층(202)과 제1 에피택셜층(228) 사이에 로컬 게르마늄 함량 스파이크를 생성한다. 본 개시에 따르면, 이 로컬 게르마늄 함량 스파이크는 실험 결과가 제1 에피택셜층(228) 내의 (붕소(B)와 같은) 도펀트들의 에피택셜층(202) 또는 기판(201) 내로의 확산을 둔화시키는데 도움이 되는 것으로 나타났기 때문에 고의적인 것이다.
도 1과 도 11을 참조하면, 방법(100)은 제2 에피택셜층(230)이 제1 에피택셜층(228)의 표면들 위에 성막되는 블록(116)을 포함한다. 도 11에서 도시된 바와 같이, 제1 에피택셜층(228)은 확산 정지층(2260) 및 소스/드레인 트렌치(224)의 측벽과 직접 접촉해 있지만 제2 에피택셜층(230)은 이들로부터 이격되어 있기 때문에, 제1 에피택셜층(228)은 또한 외부층(228) 또는 외부 에피택셜층(228)이라고 칭해질 수 있고 제2 에피택셜층(230)은 또한 내부층(230) 또는 내부 에피택셜층(230)이라고 칭해질 수 있다. 일부 실시예들에서, 제2 에피택셜층(230)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 제2 에피택셜층(230)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제1 에피택셜층(228)과는 달리, 제2 에피택셜층(230)은 기생 저항을 감소시키기 위한 중도핑된(heavily doped) 반도체층이다. p형 FinFET이 의도될 때, 제2 에피택셜층(230)은 약 5×1020와 약 1.5×1021원자/㎤ 사이의 도펀트 농도를 갖는 붕소(B)로 도핑될 수 있다. 제2 에피택셜층(230)의 게르마늄 함량은 확산 정지층(2260)의 게르마늄 함량보다 더 크다. 일부 실시예들에서, 제2 에피택셜층(230)의 게르마늄 함량은 약 32%와 약 55% 사이이다. 제2 에피택셜층(230) 내의 높은 게르마늄 함량은 개선된 캐리어 이동도를 위해 채널 영역을 스트레이닝시키는 기능을 한다.
도 1과 도 12를 참조하면, 방법(100)은 제3 에피택셜층(232)이 제2 에피택셜층(230)의 최상면들 위에 성막되는 블록(118)을 포함한다. 일부 실시예들에서, 제3 에피택셜층(232)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 제3 에피택셜층(232)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제3 에피택셜층(232)은 소스/드레인 콘택트가 형성되기 전에 제2 에피택셜층(230) 내의 도펀트가 인접한 구조물들 내로 확산되는 것을 방지하기 위한 캡핑 에피택셜층으로서 작용한다. 캡핑 에피택셜층으로서 적절하게 작용하기 위해, 제3 에피택셜층(232)은 제2 에피택셜층(230)에서보다는 더 작은 도펀트 농도의 붕소(B)로 도핑될 수 있다. 낮은 도펀트 농도는 제3 에피택셜층(232)이 더 많은 에칭 내성을 갖게 하고 위에 있는 층으로의 도펀트 확산을 방지하는 것이 관찰된다. 일부 경우들에서, 제3 에피택셜층(232)은 약 1×1020와 약 4.5×1020원자/㎤ 사이의 도펀트 농도를 가질 수 있다.
도 12를 참조하면, 확산 정지층(2260) 위의 제1 에피택셜층(228), 제2 에피택셜층(230), 및 제3 에피택셜층(232)은 집합적으로 소스/드레인 피처(234)라고 칭해질 수 있다. 소스/드레인 피처(234)는 제1 에피택셜층(228)을 통해 핀 구조물(206)의 채널 영역(206C)의 측벽 그리고 확산 정지층(2260)의 최상면과 인터페이싱한다. 제2 에피택셜층(230)은 제1 에피택셜층(228)에 의해 핀 구조물(206)의 채널 영역(206C)의 측벽과 확산 정지층(2260)의 최상면으로부터 이격된다.
도 1과 도 13~도 14를 참조하면, 방법(100)은 더미 게이트 스택(220)이 게이트 구조물(250)로 대체되는 블록(120)을 포함한다. 블록(120)은 제3 에피택셜층(232) 위의 콘택트 에칭 정지층(contact etch stop layer; CESL)(236) 및 CESL(236) 위의 층간 유전체(interlayer dielectric; ILD)층(238)의 성막(도 13에서 도시됨), 더미 게이트 스택(220)의 제거(도 13에서 도시됨), 및 핀 구조물(206)의 채널 영역(206C)을 감싸기 위한 게이트 구조물(250)의 형성(도 14에서 도시됨)을 포함할 수 있다. CESL(236)은 ALD 또는 CVD를 사용하여 워크피스(200) 위에 성막될 수 있으며, 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다. ILD층(238)은 CVD, FCVD, 스핀 온 코팅, 또는 적절한 성막 기술을 사용하여, CESL(236) 위를 비롯하여, 워크피스(200) 위에 성막된다. 일부 실시예들에서, ILD층(238)은, TEOS(tetraethylorthosilicate) 산화물, BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적절한 유전체 물질들과 같은 비도핑된 규산염 유리, 또는 도핑된 실리콘 산화물과 같은 물질을 포함한다. ILD층(238)의 성막 후, 워크피스(200)는 더미 게이트 스택(220)을 노출시키기 위해 평탄화 공정에 의해 평탄화될 수 있다. 예를 들어, 평탄화 공정은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있다. 더미 게이트 스택(220)의 노출은 더미 게이트 스택(220)의 제거를 허용한다.
도 14를 참조하면, 그 후 더미 게이트 스택(220)은 제거되고, 게이트 구조물(250)로 대체된다. 더미 게이트 스택(220)의 제거는 더미 게이트 스택(220)의 물질에 대해 선택적인 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어, 더미 게이트 스택(220)의 제거는 더미 게이트 스택(220)에 대해 선택적인 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합을 사용하여 수행될 수 있다.
더미 게이트 스택의 제거 후, 게이트 구조물(250)이 핀 구조물의 채널 영역(206C)을 감싸도록 형성된다. 명시적으로 도시되지는 않지만, 게이트 구조물(250)은 핀 구조물(206)의 채널 영역(206C)의 최상면 및 측벽들과 인터페이싱하는 계면층, 계면층 위의 게이트 유전체층(242), 및 게이트 유전체층(242) 위의 게이트 전극층(244)을 포함한다. 계면층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산질화물과 같은 유전체 물질을 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 성막(atomic layer deposition; ALD), 화학적 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층(242)은 하프늄 산화물과 같은 하이 k 유전체 물질을 포함할 수 있다. 대안적으로, 게이트 유전체층은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은 다른 하이 k 유전체 물질들을 포함할 수 있다. 게이트 유전체층은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
게이트 구조물(250)의 게이트 전극층(244)은 소자 성능을 증대시키기 위한 선택된 일함수를 갖는 금속층(일함수 금속층), 라이너층, 웨팅층, 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은, 단층 또는 대안적으로 다층 구조물을 포함할 수 있다. 예로서, 게이트 전극층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화 금속, 또는 다른 적절한 금속 물질 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 다양한 실시예들에서, CMP 공정은 과잉의 금속을 제거하고, 이로써 게이트 구조물의 실질적으로 평면인 최상면을 제공하도록 수행될 수 있다. 게이트 구조물(250)은 금속층들과 하이 K 게이트 유전체층을 포함하기 때문에, 게이트 구조물(250)은 또한 금속 게이트 구조물(250) 또는 하이 K 금속 게이트 구조물(250)이라고 칭해질 수 있다.
도 15는 Y방향에 수직인 X방향을 따른 소스/드레인 피처(234)의 단면도를 나타낸 것이다. 도 15에서 도시된 바와 같이, 소스/드레인 피처(234)가 두 개의 인접한 핀 구조물들(206) 위에 형성될 때, 소스/드레인 피처(234)는 두 개의 인접한 핀 구조물들(206) 사이의 격리 피처(208)의 최상면(208T) 위에서 병합될 수 있다. 도 15에서 도시된 바와 같이, 확산 정지층(2260)은 약 5㎚와 약 20㎚ 사이의 두께를 갖는데, 이 두께는 소스/드레인 피처(234)와 게이트 구조물(250) 사이의 기생 커패시턴스를 감소시키기 위해 소스/드레인 피처(234)의 프로파일을 변경시킬 수 있다. 확산 정지층(2260)의 존재로 인해, 격리 피처(208)의 측벽과 제2 에피택셜층(230)의 하향면 사이에 측정된 이탈각(θ)은 본 개시에 따라 확산 정지층(2260)이 없는 경우의 약 135°와 약 145° 사이로부터, 확산 정지층(2260)이 있는 경우의 150°와 약 160° 사이로 증가될 수 있다. 추가적으로, 병합된 소스/드레인 피처들(234)은 기판(201)의 최상면으로부터 소스/드레인 피처(234)의 병합된 부분의 바닥면까지 측정된 병합 높이(MH)를 포함한다. 병합 높이(MH)는 확산 정지층(2260)이 없는 경우 약 18㎚와 약 21㎚ 사이로부터 확산 정지층(2260)이 있는 경우 약 22㎚와 약 25㎚ 사이까지 증가된다. 이탈각(θ)과 병합 높이(MH)의 증가는 소스/드레인 피처(234)와 인접한 게이트 구조물(250) 사이의 면적 중첩을 감소시키고, 이로써 기생 커패시턴스를 감소시킨다.
방법(100)이 도 2 내지 도 15에서 도시된 워크피스(200)의 단면도들과 결부되어 설명되었지만, 도 15에서 도시된 것과는 상이한 구조물들이 방법(100)을 사용하여 형성될 수 있다. 일부 대안적인 실시예들에 따른 예시적인 구조물들이 도 16 내지 도 19에서 예시된다. 먼저, 도 16을 참조하면, 낮은 레벨의 누설 또는 매우 낮은 오프 상태 전류가 요망되는 경우, 확산 정지층(2260)은 도 14에서 도시된 접시(dish)형 단면 프로파일보다는, 도 16에서 도시된 그릇(bowl)형 단면 프로파일을 가질 수 있다. 그릇형 확산 정지층(2260)을 형성하기 위해, 더 많은 반도체층(226)이 소스/드레인 트렌치(224)의 바닥면 상에서 남겨지도록 블록(112)에서의 에치 백은 더 짧은 기간 또는 더 적은 정도로 수행된다. 소스/드레인 트렌치(224)의 바닥면이 만곡될 수 있기 때문에, 더 두꺼운 확산 정지층(2260)은 더 많이 상향 만곡된 가장자리들을 가질 수 있으며, 이는 기판(201) 내로의 일정 각도의 누설을 감소시킬 수 있다. 확산 정지층(2260)이 도 14에서 도시된 바와 같이 접시형 프로파일을 갖는 경우, 확산 정지층(2260)의 가장자리 부분의 최상면은 수직 방향(즉, Z방향)에 대해 제1 프로파일 각도(α1)를 형성하며, 제1 프로파일 각도(α1)는 약 60°와 약 80° 사이와 같이, 30°보다 더 크다. 확산 정지층(2260)이 도 16에서 도시된 바와 같이 그릇형 프로파일을 갖는 경우, 확산 정지층(2260)의 가장자리 부분의 최상면은 수직 방향(즉, Z방향)에 대해 제2 프로파일 각도(α2)를 형성하며, 제2 프로파일 각도(α2)는 약 15°와 약 30° 사이와 같이, 30° 이하이다. 도 16에서 도시된 바와 같이, 이들 예시적인 대안적인 실시예들에서, 수직으로 더 두꺼운 확산 정지층은 수직 방향을 따른 누설을 감소시키고, 상향 만곡된 가장자리는 추가적인 횡측 확산 멈춤을 제공한다. 도 9 또는 도 14와 관련하여 전술한 바와 같이, 접시형 확산 정지층(2260)은 약 0.5㎚와 약 20㎚ 사이의 제1 두께(T1)를 갖는다. 도 14에서의 접시형 확산 정지층(2260)과 비교하여, 그릇형 확산 정지층(2260)은 약 2㎚와 25㎚ 사이의 제2 두께(T2)를 갖는다. 제2 두께(T2)는 제1 두께(T1)보다 더 크다. 도 14에서 도시된 바와 같이 확산 정지층(2260)이 더 얇고 접시형 프로파일을 갖는 경우, 확산 정지층(2260)의 최상면은 격리 피처(208)의 최상면(208T)보다 더 낮을 수 있다. 도 17에서 도시된 바와 같이 확산 정지층(2260)이 더 두껍고 볼형 프로파일을 갖는 경우, 확산 정지층(2260)의 최상면은 격리 피처(208)의 최상면(208T)보다 더 높을 수 있다.
도 18과 도 19는 소스/드레인 트렌치(224)가 기판(201) 내로 연장되고 기판(201)의 일부를 노출시키고 확산 정지층(2260)의 일부가 기판(201) 내로 연장되도록 허용된 대안적인 실시예들을 나타낸 것이다. 블록(110)에서의 동작들에 대해 전술된 바와 같이, 일부 실시예들에서, 소스/드레인 트렌치(224)는 에피택셜층(202)을 관통하여 연장되지 않는데, 그 이유는 이렇게 하는 것은 소스/드레인 피처(234)의 품질을 낮추고 기판(201)을 통하는 누설을 증가시킬 수 있기 때문이다. 도 18과 도 19에서 도시된 대안적인 실시예들에서, 소스/드레인 트렌치(224)는 기판(201) 내로 부분적으로 연장되도록 의도적으로 더 깊게 형성된다. 이러한 깊은 소스/드레인 트렌치(224)는 확산 정지층(2260)의 두께를 희생시키지 않고서 충분한 체적의 더 많은 도전성 제2 에피택셜층(230)을 가능케 한다. 일부 경우들에서, 이러한 깊은 소스/드레인 트렌치(224)는 더 낮은 누설 전류를 위해 더 두꺼운 확산 정지층(2260)을 가능하게 한다. 도 18에서 나타난 일부 실시예들에서, 확산 정지층(2260)은 제3 두께(T3)를 갖고, 제3 두께(T3)는 제2 두께(T2) 또는 제1 두께(T1)보다 더 크다. 일부 경우들에서, 제3 두께(T3)는 약 15㎚와 약 30㎚ 사이이다. 제3 두께(T3)가 15㎚보다 더 작으면, 확산 정지층(2260)과 기판(201)의 계면에서의 격자 스트레인은 소멸될 수 없고, 소스/드레인 피처(234)의 품질은 악화될 수 있다. 제3 두께(T3)가 30㎚보다 더 크면, 이러한 높은 종횡비를 갖는 깊은 소스/드레인 트렌치(224)를 형성하는 것은 어렵고, 소스/드레인 피처(234)는 기판(201)의 최상면 아래로 부분적으로 연장될 수 있는데, 이는 누설 위험성을 증가시킬 수 있다. 도 18에서 도시된 바와 같이, 이러한 대안적인 실시예들에서, 확산 정지층(2260)의 일부는 기판(201)의 최상면 아래로 제1 깊이(D1)만큼 연장될 수 있다. 일부 경우들에서, 제1 깊이(D1)는 약 5㎚와 약 20㎚ 사이이다.
전술한 설명 및 도 2 내지 도 19에서의 도해들은 본 개시의 확산 정지층(2260)이 핀형 전계 효과 트랜지스터(FinFET)에서 구현될 수 있음을 입증한다. 유사한 확산 정지층이 도 33에서 도시된 MBC 트랜지스터에서 구현될 수 있다. 도 20은 MBC 트랜지스터에서 확산 정지층을 형성하기 위한 방법(300)을 예시하고, 방법(300)의 다양한 양태들은 워크피스(400)의 단면도를 포함하는 도 21 내지 도 33과 결부되어 설명된다.
도 20과 도 21을 참조하면, 방법(300)은 워크피스(400) 위에 교호하는 반도체층들의 스택(404)이 형성되는 블록(302)을 포함한다. 도 21에서 도시된 바와 같이, 워크피스(400)는 기판(401) 및 기판(401) 바로 위에 배치된 에피택셜층(402)을 포함한다. 일부 실시예들에서, 기판(401)은 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판일 수 있다. 일 실시예에서, 기판(201)은 실리콘(Si) 기판이다. 기판(401)은 본 발명분야에서 알려진 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 워크피스(400) 상에 형성된 반도체 소자가 p형인 실시예들에서는, 기판(401) 상에 n형 도핑 프로파일(즉, n형 웰 또는 n웰)이 형성될 수 있다. 일부 구현예들에서, n형 웰을 형성하기 위한 n형 도펀트는 인(P) 또는 비소(As)를 포함할 수 있다. 워크피스(400) 상에 형성된 반도체 소자가 n형인 실시예들에서는, 기판(401) 상에 p형 도핑 프로파일(즉, p형 웰 또는 p웰)이 형성될 수 있다. 일부 구현예들에서, p형 웰을 형성하기 위한 p형 도펀트는 붕소(B) 또는 갈륨(Ga)을 포함할 수 있다. 적절한 도핑은 도펀트들의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 도면들에서 명시적으로 도시되지 않은 일부 실시예들에서, 기판(401)은 웰 내에 안티 펀치 쓰루(anti-punch through; APT) 주입 영역을 포함할 수 있다. APT 주입 영역 및 아래에 있는 웰 영역은 동일한 유형의 도펀트를 공유할 수 있지만, APT 주입 영역 내의 도펀트 농도가 더 높다. 일반적으로 말해서, 웰 영역은 높은 에너지와 낮은 양의 도펀트를 사용하여 형성될 수 있는 반면에, APT 주입 영역은 낮은 에너지와 높은 양의 도펀트를 사용하여 형성될 수 있다. 그 결과, 웰은 기판(401) 내로 더 연장되는 반면 APT 주입 영역은 더 얕고 높은 도펀트 농도를 갖는다. APT 주입 영역은 또한 도펀트 외방 확산(dopant out-diffusion)을 둔화시키고 누설을 감소시키는 기능을 하지만, APT 주입 영역은 공정 초기에 형성되고 제조 공정이 진행됨에 따라 다양한 열적 사이클들 동안에 바깥쪽으로 확산되는 경향이 있다. 반대로, 본 개시의 확산 정지층이 소스/드레인 영역 바로 위에 형성되어 가장 필요로 하는 곳에서 정확한 확산 제어 및 누설 감소를 제공한다. 본 개시의 확산 정지층은 공정에서 훨씬 나중에 형성되기 때문에, APT 주입 영역이 그러한 것과 같이 바깥쪽으로 확산할 가능성이 적다.
워크피스(400)는 에피택셜층(402)을 더 포함한다. 에피택셜층(402)의 조성은 기판(401)의 조성과 상이할 수 있다. 일 실시예에서, 기판(401)은 실리콘으로 형성되고 에피택셜층(402)은 실리콘 게르마늄(SiGe)으로 형성된다. 에피택셜층(402)은 분자 빔 에피택시(molecular beam epitaxy; MBE) 공정, 기상 성막(vapor phase deposition; VPE) 공정, 및/또는 다른 적절한 에피택셜 성장 공정들을 사용하여 기판(401) 상에 성막된다. 조성 차이로 인해, 에피택셜층(402)과 기판(401)의 격자들은 부정합되고 에피택셜층(402)은 스트레이닝(strained)된다. 기판(401)이 실리콘(Si) 기판인 경우, 에피택셜층(402)의 게르마늄 함량은 약 18% 내지 약 25%일 수 있다. 에피택셜층(402)의 게르마늄 함량이 18%보다 낮으면, 에피택셜층(402)은 위에 있는 소스/드레인 피처의 만족스러운 형성을 위한 양호한 환경을 제공하지 않을 수 있다. 에피택셜층(402)의 게르마늄 함량이 25%보다 크면, 기판(401)과 에피택셜층(402) 사이의 격자 부정합이 너무 커서 에피택셜층(402)이 높은 결함 밀도를 가질 수 있고, 이는 또한 위에 있는 소스/드레인 피처의 형성에 영향을 줄 수 있다.
일부 실시예들에서, 스택(404)은 제2 반도체 조성의 채널층들(408)에 의해 인터리빙된 제1 반도체 조성의 희생층들(406)을 포함한다. 또한, 채널층들(408)은 희생층들(406)에 의해 인터리빙된다고 말할 수 있다. 제1 반도체 조성과 제2 반도체 조성은 상이할 수 있다. 일부 실시예들에서, 희생층들(406)은 실리콘 게르마늄(SiGe) 또는 게르마늄 주석(GeSn)을 포함하고, 채널층들(408)은 실리콘(Si)을 포함한다. 도 21에서 예시된 바와 같이 네 개(4)의 층들의 희생층들(406)과 세 개(3)의 층들의 채널층들(408)이 교호적으로 배열되지만, 이는 단지 예시를 위한 것이며 청구항들에서 구체적으로 기재된 것을 넘어서 한정되도록 의도된 것은 아님을 유의한다. 임의의 수의 에피택셜층들이 스택(404)에 형성될 수 있음을 이해할 수 있다. 층들의 수는 반도체 소자(400)를 위한 채널 부재의 원하는 수에 따라 달라진다. 일부 실시예들에서, 채널층들(408)의 수는 2개 내지 10개이다. 도 21에서 나타낸 실시예들에서, 스택(404)은 최상위 희생층(406)을 포함한다. 실시예들에서, 최상위 희생층(406)은 최상위 채널층을 보호하는 기능을 하고 후속 공정들에서 완전히 소모될 수 있다.
일부 실시예들에서, 모든 희생층들(406)은 실질적으로 균일한 제1 두께를 가질 수 있고, 모든 채널층들(408)은 실질적으로 균일한 제2 두께를 가질 수 있다. 제1 두께와 제2 두께는 동일하거나 또는 상이할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 채널층들(408) 또는 그 일부는 후속적으로 형성되는 멀티 게이트 소자를 위한 채널 부재(들)로서 역할을 할 수 있으며, 채널층들(408) 각각의 두께는 소자 성능 고려사항에 기초하여 선택된다. 채널 영역(들)에서의 희생층들(406)은 종국적으로 제거될 수 있고, 후속적으로 형성되는 멀티 게이트 소자에 대한, 채널층들(408)로부터 형성되는, 인접한 채널 부재들 사이의 수직 거리를 규정하는 역할을 할 수 있으며, 희생층들(406) 각각의 두께는 소자 성능 고려사항에 기초하여 선택된다.
스택(404) 내의 희생층들(406)과 채널층들(408)은 분자 빔 에피택시(MBE) 공정, 기상 성막(VPE) 공정, 및/또는 다른 적절한 에피택셜 성장 공정들을 사용하여 성막될 수 있다. 전술한 바와 같이, 적어도 일부 예시들에서, 희생층들(406)은 에피택셜 성장된 실리콘 게르마늄(SiGe)층을 포함하고, 채널층들(408)은 에피택셜 성장된 실리콘(Si)층을 포함한다. 일부 실시예들에서, 희생층들(406)과 채널층들(408)은 실질적으로 도펀트가 없고(즉, 약 0원자/㎤ 내지 약 1×1017원자/㎤의 진성 도펀트 농도를 가짐), 예를 들어, 스택(404)에 대한 에피택셜 성장 공정들 동안에 의도적인 도핑은 수행되지 않는다. 일부 대안적인 실시예들에서, 희생층들(406)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 채널층들(408)은 실리콘(Si)을 포함한다.
계속해서 도 20, 도 21, 및 도 22를 참조하면, 방법(300)은 스택(404) 및 에피택셜층(402)으로부터 핀형상 구조물(412)이 형성되는 블록(304)을 포함한다. 스택(404)을 패터닝하기 위해서, 하드 마스크층(410)(도 21에서 도시됨)이 스택(404) 위에 성막되어 에칭 마스크를 형성할 수 있다. 하드 마스크층(410)은 단층 또는 다층일 수 있다. 예를 들어, 하드 마스크층(410)은 패드 산화물층 및 패드 산화물층 위에 배치된 패드 질화물층을 포함할 수 있다. 핀형상 구조물(412)은 리소그래피 공정 및 에칭 공정을 사용하여 스택(404) 및 에피택셜층(402)으로부터 패터닝될 수 있다. 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 공정들, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 건식 에칭(예를 들어, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 도 22에서 도시된 바와 같이, 블록(304)의 에칭 공정은 스택(404) 및 에피택셜층(402)의 일부를 통해 수직으로 연장되는 트렌치를 형성한다. 트렌치는 핀형상 구조물(412)을 규정한다. 일부 구현예들에서, 예를 들어, 단일 직접 포토리소그래피 공정을 사용하여 달리 획득가능한 것보다 더 작은 피치를 갖는 핀형상 구조물들을 규정하기 위해 이중 패터닝 또는 멀티 패터닝 공정이 사용될 수 있다. 예를 들어, 일 실시예에서, 물질층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자가 정렬 공정을 사용하여 상기 패터닝된 물질층과 나란히 형성된다. 그런 후, 물질층이 제거되고, 그런 후, 스택(404)을 에칭함으로써 핀형상 구조물(412)을 패터닝하기 위해 잔존 스페이서들, 또는 맨드렐들이 사용될 수 있다. 도 22에서 도시된 바와 같이, 희생층들(406)과 채널층들(408)을 포함하는 핀형상 구조물(412)은 Z방향을 따라 수직으로 그리고 X방향을 따라 길이방향으로 연장된다. 도 22에서 도시된 바와 같이, 핀형상 구조물(412)은 에피택셜층(402)으로부터 패터닝된 기저부 핀 구조물(402B)을 포함한다. 희생층들(406)과 채널층들(408)을 포함하는 패터닝된 스택(404)은 기저부 핀 구조물(402b) 바로 위에 배치된다.
핀형상 구조물(412)에 인접하여 격리 피처(414)가 형성된다. 도 22에서 나타난 일부 실시예들에서, 격리 피처(414)는 기저부 핀 구조물(402B)의 측벽들 상에 배치된다. 일부 실시예들에서, 격리 피처(414)는 핀형상 구조물(412)을 이웃 핀형상 구조물로부터 격리하기 위해 트렌치 내에 형성될 수 있다. 격리 피처(414)를 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처(414)라고도 칭할 수 있다. 예로서, 일부 실시예들에서, 유전체층이 먼저 워크피스(400) 위에 성막되고, 트렌치를 유전체층으로 채운다. 일부 실시예들에서, 유전체층은 실리콘 산화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우 k 유전체, 이들의 조합, 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 예시들에서, 유전체층은 CVD 공정, 대기압 미만 CVD(subatmospheric CVD; SACVD) 공정, 유동성 CVD 공정, 스핀 온 코팅 공정, 및/또는 다른 적절한 공정에 의해 성막될 수 있다. 그런 후, 성막된 유전체 물질은 예를 들어, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정에 의해 시닝(thin)되고 평탄화된다. 도 22에서 도시된 STI 피처(414)를 형성하기 위해 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합에 의해 상기 평탄화된 유전체층은 더 리세싱되거나 또는 풀 백(pulled-back)된다. 핀형상 구조물(412)은 리세싱 이후 STI 피처(414) 위로 융기되는 반면에, 기저부 핀 구조물(402B)은 격리 피처(414) 내에 임베딩되거나 또는 매립된다.
도 20, 도 23, 및 도 24를 참조하면, 방법(300)은 핀형상 구조물(412)의 채널 영역(412C) 위에 더미 게이트 스택(420)이 형성되는 블록(306)을 포함한다. 일부 실시예들에서, 더미 게이트 스택(420)(도 23와 도 24에서 도시됨)이 다양한 공정들을 겪는 플레이스홀더(placeholder)로서 역할을 하고, 제거되어 기능 게이트 구조물로 대체되는 게이트 대체 공정(또는 게이트 라스트(gate-last) 공정)이 채택된다. 다른 공정들과 구성이 가능하다. 도 24에서 예시된 일부 실시예들에서, 더미 게이트 스택(420)은 핀형상 구조물(412) 위에 형성되고, 핀형상 구조물(412)은 더미 게이트 스택(420) 아래에 놓이는 채널 영역(412C) 및 더미 게이트 스택(420) 아래에 놓이지 않는 소스/드레인 영역(412SD)으로 분할될 수 있다. 채널 영역(412C)은 소스/드레인 영역(412SD)에 인접해 있다. 도 24에서 도시된 바와 같이, 채널 영역(412C)은 X방향을 따라 두 개의 소스/드레인 영역(412SD) 사이에 배치된다.
더미 게이트 스택(420)의 형성은 더미 게이트 스택(420) 내의 층들의 성막 및 이들 층들의 패터닝을 포함할 수 있다. 도 23을 참조하면, 더미 유전체층(416), 더미 전극층(418), 및 게이트 탑(gate-top) 하드 마스크층(422)이 워크피스(400) 위에 블랭킷 성막될 수 있다. 일부 실시예들에서, 더미 유전체층(416)은 화학적 기상 증착(CVD) 공정, ALD 공정, 산소 플라즈마 산화 공정, 또는 다른 적절한 공정들을 사용하여 핀형상 구조물(412) 상에 형성될 수 있다. 일부 경우들에서, 더미 유전체층(416)은 실리콘 산화물을 포함할 수 있다. 그 후, 더미 전극층(418)이 CVD 공정, ALD 공정, 또는 다른 적절한 공정들을 사용하여 더미 유전체층(416) 위에 성막될 수 있다. 일부 경우들에서, 더미 전극층(418)은 폴리실리콘을 포함할 수 있다. 패터닝 목적으로, 게이트 탑 하드 마스크층(422)이 CVD 공정, ALD 공정, 또는 다른 적절한 공정들을 사용하여 더미 전극층(418) 상에 성막될 수 있다. 그런 후, 게이트 탑 하드 마스크층(422), 더미 전극층(418), 및 더미 유전체층(416)이 도 24에서 도시된 바와 같이, 더미 게이트 스택(420)을 형성하도록 패터닝될 수 있다. 예를 들어, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 e빔 리소그래피)을 포함할 수 있으며, 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 공정들, 및/또는 이들의 조합을 더 포함할 수 있다. 일부 실시예들에서, 에칭 공정은 건식 에칭(예를 들어, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 일부 실시예들에서, 게이트 탑 하드 마스크층(422)은 실리콘 산화물층(423) 및 실리콘 산화물층(423) 위의 실리콘 질화물층(424)을 포함할 수 있다. 도 24에서 도시된 바와 같이, 더미 게이트 스택(420)은 채널 영역(412C) 위에만 배치되고 소스/드레인 영역(412SD) 위에는 배치되지 않도록 패터닝된다.
도 20과 도 25를 참조하면, 방법(300)은 더미 게이트 스택(420) 위를 비롯하여, 워크피스(400) 위에 게이트 스페이서층(426)이 성막되는 블록(308)을 포함한다. 일부 실시예들에서, 게이트 스페이서층(426)은 더미 게이트 스택(420)의 최상면 및 측벽 위를 비롯하여, 워크피스(400) 위에 컨포멀하게 성막된다. "컨포멀하게"라는 용어는 다양한 영역들 위에서 실질적으로 균일한 두께를 갖는 층의 설명을 용이하게 하기 위해 본 명세서에서 사용될 수 있다. 게이트 스페이서층(426)은 단층 또는 다층일 수 있다. 게이트 스페이서층(426) 내의 적어도 하나의 층은 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 또는 실리콘 질화물을 포함할 수 있다. 게이트 스페이서층(426)은 CVD 공정, 대기압 미만 CVD(SACVD) 공정, ALD 공정, 또는 다른 적절한 공정과 같은 공정들을 사용하여 더미 게이트 스택(420) 위에 성막될 수 있다.
도 20과 도 26을 참조하면, 방법(300)은 소스/드레인 트렌치(428)를 형성하기 위해 핀형상 구조물(412)의 소스/드레인 영역(412SD)이 이방성 리세싱되는 블록(310)을 포함한다. 이방성 에칭은 소스/드레인 영역(412SD) 및 소스/드레인 영역(412SD) 아래의 에피택셜층(402)의 일부를 에칭하는 건식 에칭 또는 적절한 에칭 공정을 포함할 수 있다. 결과적인 소스/드레인 트렌치(428)는 스택(404)의 깊이를 수직으로 관통하여 그리고 에피택셜층(402) 내로 부분적으로 연장된다. 도 26에서 나타낸 일부 실시예들에서, 결과적인 소스/드레인 트렌치(428)는 에피택셜층(402) 내로 수직으로 연장되지만, 기판(401) 내로는 연장되지 않는다. 기판(401)의 비 노출은 기판(401)의 노출되는 실리콘(Si) 표면이 위에 놓이는 임의의 실리콘 게르마늄(SiGe) 에피택셜층들의 성장 표면이 되는 것을 방지한다. 그러나, 도 35에서 도시된 일부 대안적인 실시예들에서, 소스/드레인 트렌치(428)는 기판(401) 내로 연장되는 것이 허용된다. 이러한 대안적인 실시예들에서는, 만족스러운 소자 성능을 보장하기 위해 확산 정지층이 더 큰 두께로 형성된다. 블록(310)을 위한 예시적인 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 구현할 수 있다. 도 26에서 예시된 바와 같이, 핀형상 구조물(412)의 소스/드레인 영역(412SD)은 희생층들(406)과 채널층들(408)의 측벽을 노출시키도록 리세싱된다. 소스/드레인 트렌치(428)는 스택(404) 아래로 에피택셜층(402) 내로 연장되기 때문에, 소스/드레인 트렌치(428)는 에피택셜층(402) 내에서 규정된 바닥면 및 하부 측벽을 포함한다.
도 20, 도 27, 및 도 28을 참조하면, 방법(300)은 내부 스페이서 피처(434)가 형성되는 블록(312)을 포함한다. 도면들에서는 완전히 도시되지 않았지만, 블록(312)에서의 동작은 내부 스페이서 리세스(430)를 형성하기 위한 희생층들(406)의 선택적 및 부분적 제거(도 27에서 도시됨), 워크피스(400) 위에서의 내부 스페이서 물질의 성막, 및 내부 스페이서 리세스(430) 내에 내부 스페이서 피처(434)를 형성하기 위한 내부 스페이서 물질의 에치 백(도 28에서 도시됨)을 포함할 수 있다. 도 27을 참조하면, 소스/드레인 트렌치(428)에서 노출된 희생층들(406)은 내부 스페이서 리세스(430)를 형성하도록 선택적으로 그리고 부분적으로 리세싱되는 반면에 게이트 스페이서층(426), 에피택셜층(402)의 노출된 부분, 및 채널층들(408)은 실질적으로 에칭되지 않는다. 채널층들(408)이 본질적으로 실리콘(Si)으로 구성되고 희생층들(406)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 희생층들(406)의 선택적 리세싱은 선택적 습식 에칭 공정 또는 선택적 건식 에칭 공정을 사용하여 수행될 수 있다. 예시적인 선택적 건식 에칭 공정은 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소계 에천트의 사용을 포함할 수 있다. 예시적인 선택적 습식 에칭 공정은 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수 있다.
내부 스페이서 리세스(430)가 형성된 후, 내부 스페이서 리세스(430) 위를 비롯하여, 워크피스(400) 위에 내부 스페이서 물질이 성막된다. 내부 스페이서 물질은 금속 산화물, 실리콘 산화물, 실리콘 산탄질화물, 실리콘 질화물, 실리콘 산질화물, 탄소 부유(carbon-rich) 실리콘 탄질화물, 또는 로우 k 유전체 물질을 포함할 수 있다. 금속 산화물은 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 이트륨 산화물, 티타늄 산화물, 란타늄 산화물, 또는 다른 적절한 금속 산화물을 포함할 수 있다. 명시적으로 도시되지는 않지만, 내부 스페이서 물질은 단층 또는 다층일 수 있다. 일부 구현예들에서, 내부 스페이서 물질은 CVD, PECVD, SACVD, ALD, 또는 다른 적절한 방법을 사용하여 성막될 수 있다. 내부 스페이서 물질은 소스/드레인 트렌치(428)에서 노출된 채널층들(408)의 측벽 위뿐만 아니라 내부 스페이서 리세스(430) 내에 성막된다. 도 28을 참조하면, 그 후 내부 스페이서 리세스(430) 내에 내부 스페이서 피처(434)를 형성하도록 채널층들(408)의 측벽으로부터 내부 스페이서 물질을 제거하기 위해 성막된 내부 스페이서 물질이 에치 백된다. 블록(312)에서, 내부 스페이서 물질은 또한 게이트 탑 하드 마스크층(422) 및 게이트 스페이서층(426)의 최상면 및/또는 측벽으로부터 제거될 수 있다. 일부 구현예들에서, 블록(312)에서 수행되는 에치 백 동작은 불화 수소(HF), 불소 가스(F2), 수소(H2), 암모니아(NH3), 삼불화 질소(NF3), 또는 다른 불소계 에천트의 사용을 포함할 수 있다. 도 28에서 도시된 바와 같이, 내부 스페이서 피처(434) 각각은 리세싱된 희생층들(406)과 직접 접촉하며 두 개의 이웃해 있는 채널층들(408) 사이에서 수직으로(Z방향을 따라) 배치된다. 내부 스페이서 피처(434)가 형성된 후, 채널층들(408)과 에피택셜층(402)의 표면으로부터 부스러기, 산화물, 또는 불화물을 제거하기 위해 습식 에칭 또는 세정 공정이 수행될 수 있다. 이 세정 공정은 후속 층들의 만족스러운 에피택셜 성막을 보장한다.
도 20, 도 28, 및 도 29를 참조하면, 방법(300)은 소스/드레인 트렌치(428)의 바닥면 상에 확산 정지층(4360)이 형성되는 블록(314)을 포함한다. 블록(314)에서의 동작은 소스/드레인 트렌치(428) 위에서의 반도체층(436)의 성막(도 28에서 도시됨), 및 확산 정지층(4360)을 형성하기 위한 성막된 반도체층(436)의 선택적인 에치 백(도 29에서 도시됨)을 포함할 수 있다. 도 28을 참조하면, 반도체층(436)은 컨포멀 방식으로 소스/드레인 트렌치(428) 위에 성막된다. 반도체층(436)의 성막 방식은 공정 온도 및 전구체의 공급에 의해 제어될 수 있다. 반도체층(436)의 컨포멀 성막이 요망되는 경우, 성막은 [001] 또는 [110] 결정 방향을 따른 성막이 실질적으로 동일하도록 구성된다. 도 28에서 예시된 실시예들에서, [001] 결정 방향은 Z방향을 따른 것이고, [110] 결정 방향은 X방향을 따른 것이다.
일부 실시예들에서, 확산 정지층(4360)과 에피택셜층(402)은 둘 다 실리콘 게르마늄(SiGe)을 포함할 수 있고, 확산 정지층(4360)의 게르마늄 함량은 에피택셜층(402)의 게르마늄 함량보다 더 크다. 일부 경우들에서, 확산 정지층(4360) 내의 게르마늄 함량은 약 25%와 약 35% 사이일 수 있는 반면에, 에피택셜층(402) 내의 게르마늄 함량은 약 18%와 약 25% 사이일 수 있다. 이하에서 더 상세히 설명될 바와 같이, 확산 정지층(4360)의 게르마늄 함량은 확산 정지층(4360) 위에 놓이는 소스/드레인 피처 내의 제1 에피택셜층의 게르마늄 함량보다 더 크다. 반도체층(436)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 일부 경우들에서, 반도체층(436)의 성막은 실란, 실란 디클로라이드, 저메인(germane), 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드, 또는 다른 실리콘 또는 게르마늄 함유 전구체의 사용을 포함할 수 있다. 성막된 반도체층(436)은 소스/드레인 트렌치(428) 내에서의 내부 스페이서 피처(434), 채널층들(408)의 측벽, 에피택셜층(402)의 측벽, 및 에피택셜층(402)의 최상면과 직접 접촉하게 된다. MBC 트랜지스터가 p형 소자이고 확산 정지층(4360)이 위에 놓인 소스/드레인 구조물들로부터의 붕소(B)의 외방 확산을 둔화시키도록 구성된 일부 실시예들에서, 반도체층(436)은 인(P) 또는 탄소(C)로 인시츄(in-situ) 도핑될 수 있다. 여기서, 붕소(B)는 p형 도펀트이고, 인(P) 또는 탄소(C)는 n형 도펀트이고, 인(P) 또는 탄소(C)의 도핑을 반도핑(anti-doping)이라고 칭해질 수 있다. 이들 실시예들에서, 인(P) 또는 탄소(C)의 반도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이이다. 인(P) 또는 탄소(C)의 반도핑 농도가 5×1018원자/㎤보다 작은 경우, 확산 정지층(4360)의 확산 정지 특성은 어떠한 의도적인 도핑도 없는 경우의 확산 정지 특성과 유사할 수 있다. 즉, 반도핑 농도가 5×1018원자/㎤보다 더 작으면, 무도핑 반도체층(436)을 대신에 구현하고 모든 인시츄 도핑 단계들을 생략할 수 있을 정도로 반도핑 농도는 그렇게 중요하지 않을 것이다. 인(P) 또는 탄소(C)의 반도핑 농도가 5×1020원자/㎤보다 더 크면, 반도핑 농도는 확산 정지층(4360) 상에 형성된 에피택셜층에서 결함을 야기시킬 수 있고, 결과적인 소자의 성능에 영향을 미칠 수 있다.
도면들에서는 p형 MBC 트랜지스터가 예시되어 있지만, 본 개시의 실시예들은 n형 MBC 트랜지스터에서 구현될 수 있다는 것에 유의한다. 확산 정지층(4360)은 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 실리콘 게르마늄보다 더 큰 원자들은 n형 소스/드레인 피처들 내에서의, 인(P) 또는 비소(As)와 같은, n형 도펀트들의 외방 확산을 둔화시키는 기능을 할 수 있다. 추가적으로, 확산 정지층(4360) 내의 실리콘 게르마늄(SiGe)은 n형 멀티 게이트 소자의 채널에서의 캐리어 이동도를 향상시키기 위해 인장 응력을 제공하도록 동작할 수 있다. 확산 정지층(4360)이 n형 멀티 게이트 소자에서 구현되는 경우, 확산 정지층(4360)은 인(P)의 외방 확산을 더욱 둔화시키기 위해 탄소(C)로 인시츄 도핑될 수 있다. 확산 정지층(4360)이 탄소(C)로 도핑되는 경우, 확산 정지층(4360)은 SiGe:C로 형성된다. 탄소(C)로 도핑된 경우, 확산 정지층(4360) 내의 탄소 도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이일 수 있다.
이하에서 더 설명될 바와 같이, 확산 정지층(4360) 위에 있는 소스/드레인 피처는 붕소(B)와 같은 p형 도펀트로 도핑된다. 확산 정지층(4360)은 위에 있는 소스/드레인 피처로부터의 붕소(B)의 외방 확산을 둔화시킬 수 있고, 일부 붕소(B)는 확산 정지층(4360)에서 확산될 수 있다. 일부 실시예들에서, 인(P) 및/또는 탄소(C) 외에, 확산 정지층(4360)은 최종 구조물 내에서 붕소(B)를 포함할 수 있다. 일부 경우들에서, 확산 정지층(4360)에서의 붕소 도핑 농도는 약 1×1018원자/㎤와 약 2×1020원자/㎤ 사이와 같이, 2×1020원자/㎤보다 더 작을 수 있다. 명시적으로 도시되지는 않지만, 확산 정지층(4360)이 n형 MBC 트랜지스터에서 구현될 때, 일부 인(P)은 확산 정지층(4360) 내로 확산될 수 있다. 그 결과, n형 MBC 트랜지스터 내의 확산 정지층(4360)은 약 1×1018원자/㎤와 약 1×1020원자/㎤ 사이와 같이, 1×1020원자/㎤보다 더 작은 농도의 인(P)을 포함할 수 있다.
반도체층(436)이 도 28에서 도시된 바와 같이 성막된 후, 반도체층(436)은 도 29에서 도시된 바와 같이 확산 정지층(4360)을 형성하도록 에치 백된다. 블록(314)에서의 에치 백은 반도체층(436)을 [100] 결정 방향을 따라 에칭하는 것보다 더 빠르게 [110] 결정 방향을 따라 에칭하도록 구성되기 때문에 선택적 또는 방향성인 것으로서 간주될 수 있다. 성막 시, 반도체층(436)은 Z방향을 따라 [100] 결정 방향(또는 [001] 방향)을 갖고 X방향 또는 Y방향을 따라 [110] 결정 방향을 갖는다. 즉, 에치 백은 내부 스페이서 피처(434)와 채널층들(408)의 측벽 상에 배치된 반도체층(436)을 횡측으로 에칭하되, 소스/드레인 트렌치(428)의 바닥면 상의 반도체층(436)을 더 느린 속도로 에칭하도록 구성된다. 이 고르지 않은 에칭을 횡측 에칭 바이어스라고 칭할 수 있다. 일부 경우들에서, [100] 방향을 따른 에칭률에 대한 [110] 방향을 따른 에칭률의 비는 약 2와 약 20 사이일 수 있다. 횡측 에칭 바이어스는 도 29에서 도시된 확산 정지층(4360)을 형성하기 위해 반도체층(436)이 선택적 에치 백에서 어떻게 패터닝되는지를 설명한다. 횡측 에칭 바이어스로 인해, 내부 스페이서 피처(434)와 채널층들(408)의 측벽 상의 실질적으로 모든 반도체층(436)이 제거되며, 소스/드레인 트렌치(428)의 바닥면 상의 반도체층(436)의 일부는 남겨져서 확산 정지층(4360)을 형성한다. 에치 백 공정의 횡측 바이어스에 따라, 확산 정지층(4360)은 얕은 접시 프로파일 또는 그룻 형상 프로파일을 가질 수 있다. 어느 경우에나, 에치 백은 소스/드레인 트렌치(428)의 측벽을 따라 반도체층(436)의 전체 또는 실질적으로 전체를 제거하는 것을 목적으로 한다.
일부 경우들에서, 에칭 백 이후, 확산 정지층(4360)은 약 0.5㎚와 약 20㎚ 사이의 제4 두께(T4)를 가질 수 있다. 이 두께 범위는 중요하다. 확산 정지층(4360)의 제4 두께(T4)가 0.5㎚보다 더 작으면, 확산 정지층(4360)은 붕소(B)의 외방 확산을 둔화시키는데 충분한 두께를 갖지 않을 수 있다. 추가적으로, 이하에서 설명될 바와 같이, 확산 정지층(4360)의 제4 두께(T4)가 0.5㎚보다 더 작으면, 두 개의 인접한 소스/드레인 피처들은 기생 커패시턴스의 감소를 초래시키기 위한 충분히 높은 병합 높이를 갖지 않을 수 있다. 확산 정지층(4360)의 제4 두께(T4)가 20㎚보다 더 크면, 확산 정지층(4360)은 소스/드레인 피처를 수용하기 위해 깊은 소스/드레인 트렌치(428)를 필요로 할 수 있다. 깊은 소스/드레인 트렌치(428)를 형성하는 것과 연관된 해결과제들이 있다. 첫째, 깊은 소스/드레인 트렌치(428)는 실리콘 게르마늄(SiGe) 대신에 실리콘(Si)으로 형성될 수 있는 기판(401)의 일부분 내로 연장되어 기판(201)의 일부분을 노출시킬 수 있다. 반도체층(436) 및 그 위에 있는 에피택셜층은 모두 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 노출된 실리콘 표면은 바람직하지 않게도 높은 결정 결함을 야기시킬 수 있다. 둘째, 에피택셜층(402)의 두께에 관한 한계가 있다. 기판(401) 내의 실리콘(Si)과 에피택셜층(402) 내의 실리콘 게르마늄(SiGe) 사이의 격자 부정합은 에피택셜층(402)의 두께에 비례하여 증가하기 때문에, 에피택셜층(402)이 약 60㎚와 약 70㎚ 사이의 두께에 도달하는 경우, 에피택셜층(402)의 퀄리티가 더 이상 유지될 수 없으며, 에피택셜층(402) 내에서의 결함 밀도는 너무 높을 수 있다. 셋째, 바닥부 프로파일의 양호한 제어로 고 종횡비 소스/드레인 트렌치를 형성하는 것은 어렵다. 적어도 이들 세가지 이유로, 확산 정지층(4360)의 두께는 지나치게 깊은 소스/드레인 트렌치(428) 또는 에피택셜층(402)의 열등한 결정 퀄리티를 회피하기 위해 일부 실시예들에서 20㎚보다 작아야 한다. 이하에서 추가로 설명되는 일부 대안적인 실시예들에서, 소스/드레인 트렌치(428)는 기판(401) 내로 연장되는 것이 허용될 수 있고, 두꺼운 확산 정지층(4360)이 기판(401)의 노출된 부분 위에 성막된다. 이러한 대안적인 실시예들에서, 두꺼운 확산 정지층(4360)은 적어도 두 가지 목적을 제공한다. 첫째, 실리콘(Si)과 실리콘 게르마늄(SiGe) 사이의 격자 부정합이 소멸되도록 해주고 소스/드레인 피처에서의 다양한 에피택셜층들의 추가적인 성막을 위한 무결함 표면을 제공한다. 둘째, 그 두께는 도펀트 외방 확산 및 누설을 방지하기 위해 기판(401)의 노출된 부분을 보다 잘 덮을 수 있게 한다.
블록(314)에서의 에치 백은 염화수소(HCl), 염소(Cl2), 브롬화수소(HBr), 불화수소(HF), 삼불화질소(NF3), 아민, 불화탄소, 불화황, 아르곤, 또는 황화카르보닐(COS)과 같은 에천트 가스종을 포함할 수 있다. 에치 백은 또한 수소(H2), 질소(N2), 헬륨(He), 또는 산소(O2)와 같은 하나 이상의 캐리어 가스의 사용을 포함할 수 있다. 일 실시예에서, 에천트 가스는 염화수소이고 캐리어 가스는 수소이다. 전술한 원하는 횡측 에칭 바이어스를 달성하기 위해, 블록(314)에서의 에치 백 공정은 높은 공정 온도와 낮은 공정 압력을 포함한다. 일부 실시예들에서, 높은 공정 온도는 약 500℃와 약 800℃ 사이일 수 있고, 낮은 공정 압력은 약 5torr와 약 350torr 사이일 수 있다. 일 실시예에서, 블록(314)에서의 에치 백 공정은 약 30SCCM(standard cubic centimeters per minute)과 약 3000SCCM 사이의 유량의 염화수소(HCl)의 사용을 포함한다.
도 20과 도 30을 참조하면, 방법(300)은 제1 에피택셜층(438)이 확산 정지층(4360)의 최상면 및 채널층(408)과 내부 스페이서 피처(434)의 노출된 측벽 위에 선택적으로 성막되는 블록(316)을 포함한다. 일부 실시예들에서, 제1 에피택셜층(438)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 일부 실시예들에서, 제1 에피택셜층(438)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제1 에피택셜층(438)은 붕소(B)와 같은 p형 도펀트로 인시츄 도핑될 수 있다. 일부 실시예들에서, 제1 에피택셜층(438)은 약 2×1020원자/㎤와 약 1×1021원자/㎤ 사이의 붕소 도핑 농도를 포함할 수 있다. 확산 정지층(4360)이 도펀트 차단제로서 기능하도록 하기 위해서, 제1 에피택셜층(438) 내의 게르마늄 함량이 확산 정지층(4360) 내의 게르마늄 함량보다 더 작다. 일부 실시예들에서, 확산 정지층(4360) 내의 게르마늄 함량은 약 25%와 35% 사이이지만, 제1 에피택셜층(438) 내의 게르마늄 함량은 약 20%와 30% 사이이다. 일부 실시예들에서, 제1 에피택셜층(228) 내의 게르마늄 함량은 확산 정지층(2260)과 제1 에피택셜층(228) 사이의 계면으로부터 점진적으로 증가한다. 적어도 이 계면에서, 확산 정지층(4360)과 제1 에피택셜층(438) 사이의 게르마늄 함량 차이는 약 5%와 10% 사이와 같이, 5%보다 더 크다. 수직 방향(Z방향)을 따라, 확산 정지층(4360)은 아래에 있는 에피택셜층(402)과 위에 있는 제1 에피택셜층(438) 사이에 곧바로 배치된다. 확산 정지층(4360)의 게르마늄 함량은 에피택셜층(402) 또는 제1 에피택셜층(438) 내의 게르마늄 함량보다 더 크기 때문에, 확산 정지층(4360)은 에피택셜층(402)과 제1 에피택셜층(438) 사이에 로컬 게르마늄 함량 스파이크를 생성한다. 실험 결과는 이 로컬 게르마늄 함량 스파이크가 붕소(B)와 같은 도펀트의 에피택셜층(402) 또는 기판(401) 내로의 확산을 둔화시킨다는 것을 보여준다.
도 20과 도 30을 참조하면, 방법(300)은 제2 에피택셜층(440)이 제1 에피택셜층(438)의 표면들 위에 성막되는 블록(318)을 포함한다. 도 30에서 도시된 바와 같이, 제1 에피택셜층(438)은 확산 정지층(4360) 및 채널층들(408)과 내부 스페이서 피처들(434)의 측벽과 직접 접촉해 있지만 제2 에피택셜층(440)은 이들로부터 이격되어 있기 때문에, 제1 에피택셜층(438)은 또한 외부층(438) 또는 외부 에피택셜층(438)이라고 칭해질 수 있고 제2 에피택셜층(440)은 또한 내부층(440) 또는 내부 에피택셜층(440)이라고 칭해질 수 있다. 일부 실시예들에서, 제2 에피택셜층(440)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 제1 에피택셜층(438)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제1 에피택셜층(438)과는 달리, 제2 에피택셜층(440)은 기생 저항을 감소시키기 위한 중도핑된 반도체층이다. p형 FinFET이 의도될 때, 제2 에피택셜층(440)은 약 5×1020와 약 1.5×1021원자/㎤ 사이의 도펀트 농도를 갖는 붕소(B)로 도핑될 수 있다. 제2 에피택셜층(440)의 게르마늄 함량은 확산 정지층(4360)의 게르마늄 함량보다 더 크다. 일부 실시예들에서, 제2 에피택셜층(440)의 게르마늄 함량은 약 32%와 약 55% 사이이다. 제2 에피택셜층(440) 내의 높은 게르마늄 함량은 개선된 캐리어 이동도를 위해 채널 영역을 스트레이닝시키는 기능을 한다.
도 20과 도 30을 참조하면, 방법(300)은 제3 에피택셜층(442)이 제2 에피택셜층(440)의 최상면들 위에 성막되는 블록(320)을 포함한다. 일부 실시예들에서, 제3 에피택셜층(442)은 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 공정들을 사용하여 성막될 수 있다. 제3 에피택셜층(442)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 실란, 실란 디클로라이드, 저메인, 이소부틸 저메인, 알킬게르마늄 트리클로라이드, 디메틸아미노게르마늄 트리클로라이드와 같은 전구체, 또는 다른 실리콘 또는 게르마늄 함유 전구체를 사용하여 성막될 수 있다. 제3 에피택셜층(442)은 소스/드레인 콘택트가 형성되기 전에 제2 에피택셜층(440) 내의 도펀트가 인접한 구조물들 내로 확산되는 것을 방지하기 위한 캡핑 에피택셜층으로서 작용한다. 캡핑 에피택셜층으로서 적절하게 작용하기 위해, 제3 에피택셜층(442)은 제2 에피택셜층(440)에서보다는 더 작은 도펀트 농도의 붕소(B)로 도핑될 수 있다. 일부 경우들에서, 제3 에피택셜층(442)은 약 1×1020와 약 4.5×1020원자/㎤ 사이의 도펀트 농도를 가질 수 있다.
도 30을 참조하면, 확산 정지층(4360) 위의 제1 에피택셜층(438), 제2 에피택셜층(440), 및 제3 에피택셜층(442)은 집합적으로 소스/드레인 피처(444)라고 칭해질 수 있다. 소스/드레인 피처(444)는 제1 에피택셜층(438)을 통해 채널 영역(412C) 내 채널층들(408)의 측벽, 내부 스페이서 피처(434)의 측벽, 및 확산 정지층(4360)의 최상면과 인터페이싱한다. 제2 에피택셜층(440)은 제1 에피택셜층(438)에 의해 채널 영역(412C) 내 채널층들(408)의 측벽, 내부 스페이서 피처(434)의 측벽, 및 확산 정지층(4360)의 최상면으로부터 이격된다.
도 20과 도 31~도 33을 참조하면, 방법(300)은 더미 게이트 스택(420)이 게이트 구조물(450)로 대체되는 블록(322)을 포함한다. 블록(322)은 제3 에피택셜층(442) 위에서의 층간 유전체(ILD)층(446)의 성막(도 31에서 도시됨), 더미 게이트 스택(420)의 제거(도 32에서 도시됨), 채널층들(408)을 채널 부재들(4080)로서 릴리즈하기 위한 채널 영역(412C) 내에서의 희생층들(406)의 선택적 제거(도 32에서 도시됨), 및 채널 부재들(4080) 각각을 감싸기 위한 게이트 구조물(450)의 형성(도 33에서 도시됨)을 포함할 수 있다. 도 31을 참조하면, ILD층(446)이 제3 에피택셜층(442) 위를 비롯하여, 워크피스(400) 위에 성막된다. 일부 실시예들에서, ILD층(446)은, TEOS(tetraethylorthosilicate) 산화물, BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적절한 유전체 물질들과 같은 비도핑된 규산염 유리, 또는 도핑된 실리콘 산화물과 같은 물질을 포함한다. ILD층(446)은 CVD, FCVD, 스핀 온 코팅, 또는 적절한 성막 기술을 사용하여 성막될 수 있다. 도 31에서 명시적으로 도시되지 않은 일부 대안적인 실시예들에서, ILD층(446)의 성막 전에 제3 에피택셜층(442) 위에 콘택트 에칭 정지층(contact etch stop layer; CESL)이 성막될 수 있다. CESL은 실리콘 질화물을 포함할 수 있다. ILD층(446)의 성막 후, 워크피스(400)는 더미 게이트 스택(420)을 노출시키기 위해 평탄화 공정에 의해 평탄화될 수 있다. 예를 들어, 평탄화 공정은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있다. 더미 게이트 스택(420)의 노출은 더미 게이트 스택(420)의 제거를 허용한다.
도 32를 참조하면, 더미 게이트 스택(420)이 제거된다. 더미 게이트 스택(420)의 제거는 더미 게이트 스택(420)의 물질에 대해 선택적인 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어, 더미 게이트 스택(420)의 제거는 더미 게이트 스택(420)에 대해 선택적인 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합을 사용하여 수행될 수 있다. 더미 게이트 스택(420)의 제거 후, 채널 영역(412C) 내의 채널층들(408) 및 희생층들(406)의 측벽이 노출된다. 계속해서 도 32를 참조하면, 더미 게이트 스택(420)의 제거 후, 채널 영역(412C) 내의 채널층들(408) 사이의 희생층들(406)이 선택적으로 제거된다. 희생층들(406)의 선택적 제거는 도 31에서 도시된 채널 부재들(4080)을 형성하기 위해 채널층들(408)(도 31에서 도시됨)을 릴리즈시킨다. 희생층들(406)의 선택적 제거는 인접한 채널 부재들(4080) 사이의 공간을 포함하는 게이트 트렌치(448)를 형성한다. 희생층들(406)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 공정들에 의해 구현될 수 있다. 예시적인 선택적 건식 에칭 공정은 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소계 에천트의 사용을 포함할 수 있다. 예시적인 선택적 습식 에칭 공정은 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수 있다.
도 33을 참조하면, 채널 부재들(4080)의 릴리즈 후, 채널 부재들(4080) 각각을 감싸도록 게이트 구조물(450)이 형성된다. 명시적으로 도시되지는 않지만, 게이트 구조물(450)은 채널 영역(412C) 내에서 채널 부재들(4080) 및 에피택셜층(402)과 인터페이싱하는 계면층, 계면층 위의 게이트 유전체층, 및 게이트 유전체층 위에 게이트 전극층을 포함한다. 계면층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산질화물과 같은 유전체 물질을 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 성막(atomic layer deposition; ALD), 화학적 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층은 하프늄 산화물과 같은 하이 k 유전체 물질을 포함할 수 있다. 대안적으로, 게이트 유전체층은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은 다른 하이 k 유전체 물질들을 포함할 수 있다. 게이트 유전체층은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
게이트 구조물(450)의 게이트 전극층은 소자 성능을 증대시키기 위한 선택된 일함수를 갖는 금속층(일함수 금속층), 라이너층, 웨팅층, 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은, 단층 또는 대안적으로 다층 구조물을 포함할 수 있다. 예로서, 게이트 전극층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화 금속, 또는 다른 적절한 금속 물질 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 다양한 실시예들에서, CMP 공정은 과잉의 금속을 제거하고, 이로써 게이트 구조물의 실질적으로 평면인 최상면을 제공하도록 수행될 수 있다. 게이트 구조물은 채널 영역(412C)에서 채널 부재들(4080) 사이에 개재된 부분들을 포함한다.
방법(300)이 도 21 내지 도 33에서 도시된 워크피스(400)의 단면도들과 결부되어 설명되었지만, 도 33에서 도시된 것과는 상이한 구조물들이 방법(300)을 사용하여 형성될 수도 있다. 일부 대안적인 실시예들에 따른 예시적인 구조물들이 도 34와 도 35에서 예시된다. 낮은 레벨의 누설 또는 매우 낮은 오프 상태 전류가 요망되는 경우, 확산 정지층(4360)은 도 34에서 도시된 그릇형 단면 프로파일을 가질 수 있다. 도 34에서 도시된 그릇형 확산 정지층(4360)을 형성하기 위해, 더 많은 반도체층(436)이 소스/드레인 트렌치(428)의 바닥면 상에서 남겨지도록 블록(314)에서의 에치 백은 더 짧은 기간 또는 더 적은 정도로 수행된다. 소스/드레인 트렌치(428)의 바닥면이 만곡될 수 있기 때문에, 더 두꺼운 확산 정지층(4360)은 더 많이 상향 만곡된 가장자리들을 가질 수 있으며, 이는 기판(201) 내로의 일정 각도의 누설을 감소시킬 수 있다. 도 34에서 도시된 바와 같이, 이들 예시적인 대안적인 실시예들에서, 수직으로 더 두꺼운 확산 정지층은 수직 방향을 따른 누설을 감소시키고, 상향 만곡된 가장자리는 추가적인 횡측 확산 멈춤을 제공한다. 도 33에서의 확산 정지층(4360)과 비교하여, 더 두꺼운 그릇형 확산 정지층(4360)은 제4 두께(T4)보다 더 큰 제5 두께(T5)를 갖는다. 일부 경우들에서, 제5 두께(T5)는 약 2㎚와 25㎚ 사이일 수 있다.
도 35는 소스/드레인 트렌치(428)가 기판(401) 내로 연장되고 기판(401)의 일부를 노출시키고 확산 정지층(4360)의 일부가 기판(401) 내로 연장되도록 허용된 대안적인 실시예들을 나타낸 것이다. 블록(310)에서의 동작들에 대해 전술된 바와 같이, 일부 실시예들에서, 소스/드레인 트렌치(428)는 에피택셜층(402)을 관통하여 연장되지 않는데, 그 이유는 이렇게 하는 것은 소스/드레인 피처(444)의 품질을 낮추고 기판(401)을 통하는 누설을 증가시킬 수 있기 때문이다. 도 35에서 도시된 대안적인 실시예들에서, 소스/드레인 트렌치(428)는 기판(401) 내로 부분적으로 연장되도록 의도적으로 더 깊게 형성된다. 이러한 깊은 소스/드레인 트렌치(428)는 확산 정지층(4360)의 두께를 희생시키지 않고서 충분한 체적의 더 많은 도전성 제2 에피택셜층(230)을 가능케 한다. 일부 경우들에서, 이러한 깊은 소스/드레인 트렌치(428)는 더 낮은 누설 전류를 위해 더 두꺼운 확산 정지층(4360)을 가능하게 한다. 도 35에서 나타난 일부 실시예들에서, 더 두꺼운 확산 정지층(4360)은 제6 두께(T6)를 갖고, 제6 두께(T6)는 제5 두께(T5) 또는 제4 두께(T4)보다 더 크다. 일부 경우들에서, 제6 두께(T6)는 약 15㎚와 약 30㎚ 사이이다. 제6 두께(T6)가 15㎚보다 더 작으면, 확산 정지층(4360)과 기판(401)의 계면에서의 격자 스트레인은 소멸될 수 없고, 소스/드레인 피처(444)의 품질은 악화될 수 있다. 제6 두께(T6)가 30㎚보다 더 크면, 이러한 높은 종횡비를 갖는 깊은 소스/드레인 트렌치(428)를 형성하는 것은 어렵고, 소스/드레인 피처(444)는 기판(201)의 최상면 아래로 부분적으로 연장될 수 있는데, 이는 누설 위험성을 증가시킬 수 있다. 도 35에서 도시된 바와 같이, 이러한 대안적인 실시예들에서, 확산 정지층(4360)의 일부는 기판(401)의 최상면 아래로 제2 깊이(D2)만큼 연장될 수 있다. 일부 경우들에서, 제2 깊이(D2)는 약 5㎚와 약 20㎚ 사이이다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 위에 최상부 에피택셜층을 성막하는 단계;
상기 최상부 에피택셜층 및 상기 기판의 일부분으로부터 핀 구조물을 형성하는 단계;
상기 핀 구조물의 소스/드레인 영역을 리세싱하여, 상기 최상부 에피택셜층 내로 연장되고 상기 최상부 에피택셜층 내에서 종결되는 소스/드레인 리세스를 형성하는 단계;
상기 소스/드레인 리세스의 표면들 위에 반도체층을 컨포멀하게(conformally) 성막하는 단계;
상기 반도체층을 에치 백(etch back)하여, 상기 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계;
상기 확산 정지층 및 상기 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계;
상기 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계; 및
상기 제2 에피택셜층 위에 제3 에피택셜층을 성막하는 단계
를 포함하고,
상기 최상부 에피택셜층은 제1 게르마늄 농도를 포함하고, 상기 확산 정지층은 제2 게르마늄 농도를 포함하고, 상기 제1 에피택셜층은 제3 게르마늄 농도를 포함하며,
상기 제2 게르마늄 농도는 상기 제1 게르마늄 농도 또는 상기 제3 게르마늄 농도보다 더 큰 것인 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 에피택셜층의 성막은 상기 소스/드레인 리세스의 측벽과 상기 확산 정지층 바로 위에 상기 제2 에피택셜층을 성막하는 것을 포함한 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제2 게르마늄 농도는 약 25%와 약 35% 사이인 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 제2 게르마늄 농도와 상기 제3 게르마늄 농도 사이의 차이는 5%보다 더 큰 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 에피택셜층의 성막은 p형 도펀트로 상기 제1 에피택셜층을 인시츄(in-situ) 도핑하는 것을 포함하고,
상기 제2 에피택셜층의 성막은 상기 p형 도펀트로 상기 제2 에피택셜층을 인시츄 도핑하는 것을 포함하고,
상기 제3 에피택셜층의 성막은 상기 p형 도펀트로 상기 제3 에피택셜층을 인시츄 도핑하는 것을 포함한 것인 방법.
실시예 6. 실시예 5에 있어서,
상기 p형 도펀트는 붕소(B)를 포함한 것인 방법.
실시예 7. 실시예 5에 있어서,
상기 반도체층의 성막은 상기 반도체층을 인(P) 또는 탄소(C)로 인시츄 도핑하는 것을 포함한 것인 방법.
실시예 8. 실시예 7에 있어서,
상기 반도체층에서의 인(P) 또는 탄소(C)의 도핑 농도는 5×1018원자/㎤와 약 5×1020원자/㎤ 사이인 것인 방법.
실시예 9. 방법에 있어서,
기판 상에 배치된 최상부 에피택셜층을 포함하는 워크피스를 수용하는 단계;
상기 최상부 에피택셜층 및 상기 기판의 일부분으로부터 핀 구조물을 형성하는 단계;
상기 핀 구조물의 소스/드레인 영역을 리세싱하여 소스/드레인 리세스를 형성하는 단계;
상기 소스/드레인 리세스의 측벽 및 바닥면 위에 반도체층을 성막하는 단계;
상기 반도체층을 에치 백하여, 상기 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계;
상기 확산 정지층 및 상기 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계; 및
상기 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계를 포함하고,
상기 에치 백은 제1 레이트(rate)로 상기 반도체층의 [110] 결정 방향을 에칭하는 것과, 상기 제1 레이트보다 더 작은 제2 레이트로 상기 반도체층의 [100] 결정 방향을 에칭하는 것을 포함한 것인 방법.
실시예 10. 실시예 9에 있어서,
상기 에치 백은 수소 및 염화수소의 사용을 포함한 것인 방법.
실시예 11. 실시예 9에 있어서,
상기 에치 백은 상기 소스/드레인 리세스의 측벽 상의 상기 반도체층을 상기 소스/드레인 리세스의 바닥면 상의 상기 반도체층보다 더 빠르게 에칭하는 것을 포함한 것인 방법.
실시예 12. 실시예 9에 있어서,
상기 에치 백은 약 500℃와 약 800℃ 사이의 공정 온도를 포함하고,
상기 에치 백은 약 5torr와 약 350torr 사이의 공정 압력을 포함한 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 소스/드레인 리세스는 상기 최상부 에피택셜층 내로 연장되지만 상기 기판 내로는 연장되지 않는 것인 방법.
실시예 14. 실시예 9에 있어서,
상기 제1 에피택셜층의 성막은 p형 도펀트로 상기 제1 에피택셜층을 인시츄 도핑하는 것을 포함하고,
상기 제2 에피택셜층의 성막은 상기 p형 도펀트로 상기 제2 에피택셜층을 인시츄 도핑하는 것을 포함하고,
상기 반도체층의 성막은 상기 반도체층을 인(P) 또는 탄소(C)로 인시츄 도핑하는 것을 포함한 것인 방법.
실시예 15. 실시예 14에 있어서,
상기 p형 도펀트는 붕소(B)를 포함한 것인 방법.
실시예 16. 실시예 14에 있어서,
상기 반도체층에서의 인(P) 또는 탄소(C)의 도핑 농도는 5×1020원자/㎤보다 더 작은 것인 방법.
실시예 17. 반도체 구조물에 있어서,
바닥부 및 상기 바닥부 상에 배치된 최상부를 포함한 핀 구조물 - 상기 핀 구조물은 소스/드레인 영역 및 상기 소스/드레인 영역에 인접해 있는 채널 영역을 포함함 -;
상기 소스/드레인 영역 위에 배치되고 상기 소스/드레인 영역 내로 연장된 소스/드레인 피처 - 상기 소스/드레인 피처는 제1 에피택셜층 및 상기 제1 에피택셜층 위에 배치된 제2 에피택셜층을 포함함 -; 및
상기 제1 에피택셜층과 상기 소스/드레인 영역 사이에 수직으로 끼워진 확산 정지층을 포함하고,
상기 확산 정지층은 상기 핀 구조물의 바닥부 내로 연장되지 않고,
상기 최상부는 제1 게르마늄 농도를 포함하고, 상기 확산 정지층은 제2 게르마늄 농도를 포함하고, 상기 제1 에피택셜층은 제3 게르마늄 농도를 포함하며,
상기 제2 게르마늄 농도는 상기 제1 게르마늄 농도 또는 상기 제3 게르마늄 농도와 상이한 것인 반도체 구조물.
실시예 18. 실시예 17에 있어서,
상기 바닥부는 실리콘을 포함하며,
상기 최상부는 실리콘 게르마늄을 포함한 것인 반도체 구조물.
실시예 19. 실시예 17에 있어서,
상기 제2 게르마늄 농도는 약 25%와 약 35% 사이인 것인 반도체 구조물.
실시예 20. 실시예 17에 있어서,
상기 제2 게르마늄 농도와 상기 제3 게르마늄 농도 사이의 차이는 5%보다 더 큰 것인 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    기판 위에 최상부 에피택셜층을 성막하는 단계;
    상기 최상부 에피택셜층 및 상기 기판의 일부분으로부터 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 소스/드레인 영역을 리세싱하여, 상기 최상부 에피택셜층 내로 연장되고 상기 최상부 에피택셜층 내에서 종결되는 소스/드레인 리세스를 형성하는 단계;
    상기 소스/드레인 리세스의 표면들 위에 반도체층을 컨포멀하게(conformally) 성막하는 단계;
    상기 반도체층을 에치 백(etch back)하여, 상기 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계;
    상기 확산 정지층 및 상기 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계;
    상기 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계; 및
    상기 제2 에피택셜층 위에 제3 에피택셜층을 성막하는 단계
    를 포함하고,
    상기 최상부 에피택셜층은 제1 게르마늄 농도를 포함하고,
    상기 확산 정지층은 제2 게르마늄 농도를 포함하고,
    상기 제1 에피택셜층은 제3 게르마늄 농도를 포함하며,
    상기 제2 게르마늄 농도는 상기 제1 게르마늄 농도 또는 상기 제3 게르마늄 농도보다 더 큰 것인 방법.
  2. 제1항에 있어서,
    상기 제2 에피택셜층의 성막은 상기 소스/드레인 리세스의 측벽과 상기 확산 정지층 바로 위에 상기 제2 에피택셜층을 성막하는 것을 포함한 것인 방법.
  3. 제1항에 있어서,
    상기 제2 게르마늄 농도는 25%와 35% 사이인 것인 방법.
  4. 제3항에 있어서,
    상기 제2 게르마늄 농도와 상기 제3 게르마늄 농도 사이의 차이는 5%보다 더 큰 것인 방법.
  5. 제1항에 있어서,
    상기 제1 에피택셜층의 성막은 p형 도펀트로 상기 제1 에피택셜층을 인시츄(in-situ) 도핑하는 것을 포함하고,
    상기 제2 에피택셜층의 성막은 상기 p형 도펀트로 상기 제2 에피택셜층을 인시츄 도핑하는 것을 포함하고,
    상기 제3 에피택셜층의 성막은 상기 p형 도펀트로 상기 제3 에피택셜층을 인시츄 도핑하는 것을 포함한 것인 방법.
  6. 방법에 있어서,
    기판 상에 배치된 최상부 에피택셜층을 포함하는 워크피스를 수용하는 단계;
    상기 최상부 에피택셜층 및 상기 기판의 일부분으로부터 핀 구조물을 형성하는 단계;
    상기 핀 구조물의 소스/드레인 영역을 리세싱하여 소스/드레인 리세스를 형성하는 단계;
    상기 소스/드레인 리세스의 측벽 및 바닥면 위에 반도체층을 성막하는 단계;
    상기 반도체층을 에치 백하여, 상기 소스/드레인 리세스의 바닥면 위에 확산 정지층을 형성하는 단계;
    상기 확산 정지층 및 상기 소스/드레인 리세스의 측벽 위에 제1 에피택셜층을 성막하는 단계; 및
    상기 제1 에피택셜층 위에 제2 에피택셜층을 성막하는 단계
    를 포함하고,
    상기 에치 백은 제1 레이트(rate)로 상기 반도체층의 [110] 결정 방향을 에칭하는 것과, 상기 제1 레이트보다 더 작은 제2 레이트로 상기 반도체층의 [100] 결정 방향을 에칭하는 것을 포함한 것인 방법.
  7. 제6항에 있어서,
    상기 에치 백은 상기 소스/드레인 리세스의 측벽 상의 상기 반도체층을 상기 소스/드레인 리세스의 바닥면 상의 상기 반도체층보다 더 빠르게 에칭하는 것을 포함한 것인 방법.
  8. 제6항에 있어서,
    상기 에치 백은 500℃와 800℃ 사이의 공정 온도를 포함하고,
    상기 에치 백은 5torr와 350torr 사이의 공정 압력을 포함한 것인 방법.
  9. 제6항에 있어서,
    상기 소스/드레인 리세스는 상기 최상부 에피택셜층 내로 연장되지만 상기 기판 내로는 연장되지 않는 것인 방법.
  10. 반도체 구조물에 있어서,
    바닥부 및 상기 바닥부 상에 배치된 최상부를 포함한 핀 구조물 - 상기 핀 구조물은 소스/드레인 영역 및 상기 소스/드레인 영역에 인접해 있는 채널 영역을 포함함 -;
    상기 소스/드레인 영역 위에 배치되고 상기 소스/드레인 영역 내로 연장된 소스/드레인 피처 - 상기 소스/드레인 피처는 제1 에피택셜층 및 상기 제1 에피택셜층 위에 배치된 제2 에피택셜층을 포함함 -; 및
    상기 제1 에피택셜층과 상기 소스/드레인 영역 사이에 수직으로 끼워진 확산 정지층
    을 포함하고,
    상기 확산 정지층은 상기 핀 구조물의 바닥부 내로 연장되지 않고,
    상기 최상부는 제1 게르마늄 농도를 포함하고,
    상기 확산 정지층은 제2 게르마늄 농도를 포함하고,
    상기 제1 에피택셜층은 제3 게르마늄 농도를 포함하며,
    상기 제2 게르마늄 농도는 상기 제1 게르마늄 농도 또는 상기 제3 게르마늄 농도와 상이한 것인 반도체 구조물.
KR1020220062845A 2021-10-20 2022-05-23 멀티게이트 소자들을 위한 누설 감소 KR20230056570A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163257717P 2021-10-20 2021-10-20
US63/257,717 2021-10-20
US17/707,005 US20230120656A1 (en) 2021-10-20 2022-03-29 Leakage reduction for multi-gate devices
US17/707,005 2022-03-29

Publications (1)

Publication Number Publication Date
KR20230056570A true KR20230056570A (ko) 2023-04-27

Family

ID=85773162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220062845A KR20230056570A (ko) 2021-10-20 2022-05-23 멀티게이트 소자들을 위한 누설 감소

Country Status (4)

Country Link
US (1) US20230120656A1 (ko)
KR (1) KR20230056570A (ko)
CN (1) CN115911086A (ko)
DE (1) DE102022108358A1 (ko)

Also Published As

Publication number Publication date
CN115911086A (zh) 2023-04-04
US20230120656A1 (en) 2023-04-20
TW202320181A (zh) 2023-05-16
DE102022108358A1 (de) 2023-04-20

Similar Documents

Publication Publication Date Title
US10741558B2 (en) Nanosheet CMOS device and method of forming
US11289584B2 (en) Inner spacer features for multi-gate transistors
US11855224B2 (en) Leakage prevention structure and method
TWI792456B (zh) 半導體裝置及其形成方法
US20220352350A1 (en) Inner Spacer Liner
US20220393001A1 (en) Pmosfet source drain
US11777033B2 (en) Transistors having vertical nanostructures
US20230215929A1 (en) Metal gate cap
US11854819B2 (en) Germanium hump reduction
US11489078B2 (en) Lightly-doped channel extensions
US20230120656A1 (en) Leakage reduction for multi-gate devices
TWI838868B (zh) 半導體結構及其製造方法
US20230114789A1 (en) Source/drain features of multi-gate devices
US11855081B2 (en) Method of forming epitaxial features
US20230361176A1 (en) Source/drain leakage prevention
US20230207653A1 (en) Low resistance contact feature
US20240120376A1 (en) Transition between different active regions
US20230378363A1 (en) Transistors having vertical nanostructures
US20230395436A1 (en) Semiconductor devices with low leakage current and methods of fabricating the same
CN116682730A (zh) 半导体结构及其形成方法
TW202418405A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal