CN115911086A - 半导体结构及其形成方法 - Google Patents

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CN115911086A
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layer
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drain
diffusion stop
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许晁玮
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请的实施例提供了形成半导体结构的方法和半导体结构。根据本公开的方法包括在衬底上方沉积顶部外延层，由顶部外延层和衬底的部分形成鳍结构，凹进鳍结构的源极/漏极区以形成源极/漏极凹槽，在源极/漏极凹槽的表面上方共形沉积半导体层，回蚀刻半导体层以在源极/漏极凹槽的底面上方形成扩散停止层，在扩散停止层和源极/漏极凹槽的侧壁上方沉积第一外延层，在第一外延层上沉积第二外延层，以及在第二外延层上沉积第三外延层。扩散停止层的锗浓度大于顶部外延层的锗浓度或第一外延层的锗浓度。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代电路都比上一代更小、更复杂。在IC演进过程中，功能密度(即，每芯片面积互连的器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))降低。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了加工和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)以通过增加栅极-沟道耦合、降低关态电流和降低短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指具有设置在沟道区的多于一侧上的栅极结构(或其部分)的器件。鳍式场效应晶体管(FinFET)和多桥沟道(multi-bridge-channel，MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的普遍和有希望的候选者。FinFET具有多于一侧由栅极包裹的升高沟道(例如，栅极包裹从衬底延伸的半导体材料的“鳍”的顶部和侧壁)。MBC晶体管具有可以部分地或完全地围绕沟道区延伸的栅极结构，以提供在两侧或更多侧上对沟道区的访问。由于其栅极结构围绕沟道区，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
为了提高多栅极晶体管的性能，投入努力以开发降低泄漏、电容和电阻的结构。虽然传统的多栅极晶体管结构通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
发明内容
根据本申请实施例的一个方面，提供了一种形成半导体结构的方法，包括：在衬底上方沉积顶部外延层；由顶部外延层和衬底的部分形成鳍结构；凹进鳍结构的源极/漏极区以形成延伸进入并终止于顶部外延层的源极/漏极凹槽；在源极/漏极凹槽的表面上方共形沉积半导体层；回蚀刻半导体层以在源极/漏极凹槽的底面上方形成扩散停止层，在扩散停止层和源极/漏极凹槽的侧壁上方沉积第一外延层；在第一外延层上方沉积第二外延层；以及在第二外延层上方沉积第三外延层，其中，顶部外延层包括第一锗浓度，扩散停止层包括第二锗浓度，并且第一外延层包括第三锗浓度，其中，第二锗浓度大于第一锗浓度或第三锗浓度。
根据本申请实施例的另一个方面，提供了一种形成半导体结构的方法，包括：接收包括设置在衬底上的顶部外延层的工件；由顶部外延层和衬底的部分形成鳍结构；凹进鳍形结构的源极/漏极区以形成源极/漏极凹槽；在源极/漏极凹槽的侧壁和底面上方沉积半导体层；回蚀刻半导体层以在源极/漏极凹槽的底面上方形成扩散停止层，在扩散停止层和源极/漏极凹槽的侧壁上方沉积第一外延层；以及在第一外延层上方沉积第二外延层，其中，回蚀刻包括以第一速率蚀刻半导体层的[110]结晶方向并且以小于第一速率的第二速率蚀刻半导体层的[100]结晶方向。
根据本申请实施例的又一个方面，提供了一种半导体结构，包括：鳍结构，包括底部部分和设置在底部部分上的顶部部分，鳍结构包括源极/漏极区和邻近源极/漏极区的沟道区；源极/漏极部件，设置在源极/漏极区上方并且延伸到源极/漏极区中，源极/漏极部件包括第一外延层和设置在第一外延层上方的第二外延层；和扩散停止层，垂直地夹在第一外延层和源极/漏极区之间，其中，扩散停止层不延伸到鳍结构的底部部分中，其中，顶部部分包括第一锗浓度，扩散停止层包括第二锗浓度，并且第一外延层包括第三锗浓度，其中，第二锗浓度不同于第一锗浓度或第三锗浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本公开的一个或多个方面的用于形成半导体器件的方法100的流程图。
图2至图15示出了根据本公开的一个或多个方面的根据图1的方法100的制造工艺期间工件的局部截面图。
图16至图19示出了根据本公开的各种替代实施例的半导体结构的局部截面图。
图20示出了根据本公开的一个或多个方面的用于形成半导体器件的方法300的流程图。
图21至图33示出了根据本公开的一个或多个方面的根据图20的方法300的制造工艺期间的工件的局部截面图。
图34和图35示出了根据本公开的各种替代实施例的半导体结构的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
此外，当用“约”、“近似”等来描述数字或数字范围时，考虑到如本领域的普通技术人员之一所理解的在制造期间固有地出现的变化，该术语旨在涵盖在合理范围内的数字。例如，基于与制造具有与该数字相关联的特性的部件相关联的已知制造公差，数字或数字范围涵盖包括所描述的数字的合理范围，诸如在所描述的数字的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm到5.75nm的尺寸范围，其中与沉积该材料层相关的制造公差如本领域的普通技术人员之一已知为+/-15％。更进一步地，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
本公开一般涉及多栅极晶体管和制造方法，并且更具体地涉及多栅极晶体管的源极/漏极部件与下面的衬底之间的扩散停止层。根据本公开的实施例，源极/漏极部件中的每个设置在扩散停止层上。在一个实施例中，源极/漏极部件包括与扩散停止层接触的外部外延层和与扩散停止层间隔开的内部外延层。扩散停止层的锗含量大于外部外延层的锗含量。在一些情况下，扩散停止层可以用与外部外延层中的掺杂剂不同的掺杂剂轻掺杂。为了形成扩散停止层，以共形方式沉积半导体层以覆盖源极/漏极凹槽的底面和侧壁。执行回蚀刻工艺以去除沉积在源极/漏极凹槽侧壁上的半导体层。回蚀刻工艺被配置为使得沿着[110]结晶方向的蚀刻速率大于沿着[100]结晶方向的蚀刻速率。本公开的扩散停止层可以降低底部泄漏并且可以改变源极/漏极部件轮廓以降低寄生电容。
现在将参考附图更详细地描述本公开的各个方面。在这方面，图1和图20是分别示出了根据本公开的实施例的从工件形成半导体结构的方法100和方法300的流程图。方法100和300仅仅是示例并且不旨在将本公开限制为在此明确说明的内容。可以在方法100或方法300之前、期间和之后提供附加的步骤，并且对于方法的附加实施例可以替换、消除或移除所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。下面结合图2至图15描述方法100，图2至图15是根据图1中的方法100的实施例在不同制造阶段的工件200的局部截面图。下面结合图21至图33描述方法300，图21至图33是根据图20中的方法300的实施例在不同制造阶段的工件400的局部截面图。因为工件200或工件400将被制造成半导体结构或对于半导体器件，所以工件200或工件400在本文中可以根据上下文需要被称为半导体结构或半导体器件。为了规避，图2至图15和图21至图33中的X、Y和Z方向相互垂直。在整个本公开中，除非另有明确说明，相似的附图标号表示相似的部件。
参考图1和图2，方法100包括框102，提供工件200。如图2所示，工件200包括衬底201和直接设置在衬底201上的外延层202。衬底201可以是半导体衬底，诸如硅(Si)、锗(Ge)或硅锗(SiGe)衬底。在一个实施例中，衬底201是硅(Si)衬底。根据本领域已知的设计要求，衬底201可以包括各种掺杂配置。在工件200上形成的半导体器件是p型的实施例中，可以在衬底201上形成n型掺杂分布(即，n型阱或n阱)。在一些实施例中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在工件200上形成的半导体器件是n型的实施例中，可以在衬底201上形成p型掺杂分布(即，p型阱或p阱)。在一些实施例中，用于形成p型阱的p型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。在图2中未明确示出的一些实施例中，衬底201可以包括位于阱中的抗穿通(APT)注入区。APT注入区和下面的阱区可以共享相同类型的掺杂剂，但APT注入区中的掺杂剂浓度更高。一般来说，阱区可以使用高能量和低剂量的掺杂剂来形成，而APT注入区可以使用低能量和高剂量的掺杂剂来形成。结果，阱进一步延伸到衬底201中，而APT注入区更浅并且具有高掺杂浓度。虽然APT注入区也起到减缓掺杂剂向外扩散和降低泄漏的作用，但是它们在工艺早期形成，并且随着制造工艺的进展在各种热循环期间趋于向外扩散。相反，本发明的扩散停止层形成于源极/漏极区正上方，以在最需要的地方提供精确的扩散控制和泄漏降低。因为本发明的扩散停止层是在工艺后期形成的，所以它不太可能像APT注入区那样向外扩散。
工件200还包括外延层202。外延层202的成分可以不同于衬底201的成分。在一个实施例中，衬底201由硅(Si)并且外延层202由硅锗(SiGe)形成。使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其他合适的外延生长工艺将外延层202沉积在衬底201上。由于成分的不同，外延层202与衬底201的晶格失配并且外延层202发生应变。当衬底201为硅(Si)衬底时，外延层202的锗含量可在约18％至约25％之间。当外延层202的锗含量低于18％时，外延层202可能无法提供良好的环境以令人满意地形成上覆的源极/漏极部件。当外延层202的锗含量大于25％时，衬底201与外延层202的晶格失配会过大，导致外延层202的缺陷密度过高，也会影响形成上覆的源极/漏极部件。
仍然参考图1、图2和图3，方法100包括框104，其中由外延层202和衬底201形成鳍结构206。为了图案化外延层202和衬底201的部分，硬掩模层204(如图2所示)可以沉积在外延层202上以形成蚀刻掩模。硬掩模层204可以是单层或多层。例如，硬掩模层204可以包括衬垫氧化物层和设置在衬垫氧化物层上方的衬垫氮化物层。可以使用光刻工艺和蚀刻工艺由外延层202和衬底201来图案化鳍结构206。光刻工艺可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋干和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。如图3所示，框104处的蚀刻工艺形成垂直延伸穿过外延层202和衬底201的部分的沟槽。沟槽限定鳍结构206。在一些实施例中，双重图案化或多重图案化工艺可以用来限定鳍结构，例如，其节距小于使用单个直接光刻工艺可获得的节距。例如，在一个实施例中，材料层形成在衬底上方并使用光刻工艺来图案化。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，然后可以使用剩余的间隔件或心轴通过蚀刻外延层202和衬底201来图案化鳍结构206。如图3所示，鳍结构206包括由衬底201图案化的基底鳍结构201B和由外延层202图案化的顶部部分。在这个意义上，每个鳍结构206可以被认为具有基底部分和在基底部分上的顶部部分。
在鳍结构206附近形成隔离部件208。在图3所示的一些实施例中，隔离部件208设置在基底鳍结构201B的侧壁上。在一些实施例中，隔离部件208可以形成在沟槽中以将鳍结构206与相邻的鳍结构隔离。隔离部件208也可以称为浅沟槽隔离(STI)部件208。举例来说，在一些实施例中，首先在衬底201上沉积介电层，用介电层填充沟槽。介电层可以包括氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电、它们的组合和/或其他合适的材料。在各种示例中，可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、旋涂工艺和/或其他合适的工艺来沉积介电层。然后例如通过化学机械抛光(CMP)工艺将沉积的介电材料减薄和平坦化。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合使平坦化的介电层进一步凹进或拉回以形成图3所示的STI部件208。在凹进之后鳍结构206上升到STI部件208之上，而基底鳍结构201B被嵌入或掩埋在隔离部件208中。在图3所示的一些实施例中，由于负载效应，两个相邻鳍结构206之间的隔离部件208可以具有顶面208T，顶面208T高于不在两个相邻鳍结构208之间的隔离部件208。
参考图1、图4和图5，方法100包括框106，其中在鳍结构206的沟道区206C上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(如图4和图5所示)用作经历各种工艺的占位件，伪栅极堆叠件220将被去除并由功能性栅极结构替换。其他工艺和配置是可能的。在图5所示的一些实施例中，伪栅极堆叠件220形成在鳍结构206上方，并且鳍结构206可以被划分为伪栅极堆叠件220下方的沟道区206C和不位于伪栅极堆叠件220下方的源极/漏极区206SD。沟道区206C与源极/漏极区206SD相邻。如图5所示，沟道区206C沿着X方向设置在两个源极/漏极区206SD之间。
伪栅极堆叠件220的形成可以包括伪栅极堆叠件220中的层的沉积和这些层的图案化。参考图4，伪介电层210、伪电极层212和栅极顶部硬掩模层214可以毯式地沉积在工件200上。在一些实施例中，可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其他合适的工艺在鳍结构206上形成伪介电层210。在一些情况下，伪介电层210可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其他合适的工艺将伪电极层212沉积在伪介电层210上方。在一些情况下，伪电极层212可以包括多晶硅。为了图案化的目的，栅极顶部硬掩模层214可以使用CVD工艺、ALD工艺或其他合适的工艺沉积在伪电极层212上。然后可以图案化栅极顶部硬掩模层214、伪电极层212和伪介电层210以形成伪栅极堆叠件220，如图5所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在一些实施例中，栅极顶部硬掩模层214可以包括氧化硅层215和在氧化硅层215上方的氮化硅层216。如图5所示，伪栅极堆叠件220被图案化，使得它仅设置在沟道区206C上方，不设置在源极/漏极区206SD上方。
参考图1和图6，方法100包括框108，其中栅极间隔件层222沉积在工件200上方，包括在伪栅极堆叠件220上方。在一些实施例中，栅极间隔件层222共形沉积在工件200上方，包括在伪栅极堆叠件220的顶面和侧壁上方。为了便于描述，在各个区域上具有基本均匀厚度的层，可以在本文中使用术语“共形”。栅极间隔件层222可以是单层或多层。栅极间隔件层222中的至少一层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氮氧化硅或氮化硅。可以使用诸如CVD工艺、低于大气压的CVD(SACVD)工艺、ALD工艺或其他合适的工艺将栅极间隔件层222沉积在伪栅极堆叠件220上方。
参考图1和图7，方法100包括框110，其中各向异性地凹进鳍结构206的源极/漏极区206SD以形成源极/漏极沟槽224(或源极/漏极凹槽224)。各向异性蚀刻可以包括干蚀刻或蚀刻源极/漏极区206SD中的外延层202的合适的蚀刻工艺。在图7所示的一些实施例中，所得的源极/漏极沟槽224垂直延伸到外延层202中，但不延伸到衬底201中。衬底201的非暴露防止了裸露的衬底201的硅(Si)表面成为任何上覆的硅锗(SiGe)外延层的生长表面。然而，在如图18和图19所示的一些替代实施例中，源极/漏极沟槽224被允许延伸到衬底201中。在那些替代实施例中，扩散停止层形成为更大的厚度以确保令人满意的器件性能。框110的示例干蚀刻工艺可以实施含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。如图7所示，凹进鳍结构206的源极/漏极区206SD以暴露外延层202的侧壁和外延层202的底面。在形成源极/漏极沟槽224之后，可以执行湿蚀刻或湿清洁工艺以从源极/漏极沟槽224的底面和侧壁去除碎屑、氧化物或氟化物。该清洁工艺确保后续层的令人满意的外延沉积。
参考图1、图8和图9，方法100包括框112，其中在源极/漏极沟槽224的底面上形成扩散停止层2260。框112处的操作可以包括在源极/漏极沟槽224(如图8所示)上方共形沉积半导体层226，并且选择性回蚀刻沉积的半导体层226以形成扩散停止层(如图9所示)。参考图8，半导体层226以共形方式沉积在源极/漏极沟槽224上。可以通过工艺温度和前体的供应来控制半导体层226的沉积方式。当需要半导体层226的共形沉积时，沉积被配置为使得沿着[001]或[110]结晶方向的沉积基本相同。在图8所示的实施例中，[001]结晶方向是沿着Z方向，并且[110]结晶方向是沿着X方向。
在一些实施例中，扩散停止层2260和外延层202都可以包括硅锗(SiGe)，其中扩散停止层2260的锗含量大于外延层202的锗含量。例如，扩散停止层2260中的锗含量可以在约25％和约35％之间，而在外延层202中的锗含量可以在约18％和约25％之间。如下文将更详细描述的，扩散停止层2260的锗含量大于在扩散停止层2260上面的源极/漏极部件中的第一外延层的锗含量。半导体层226可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积。在一些情况下，半导体层226的沉积可以包括使用硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体。在多栅极器件是p型器件并且扩散停止层2260被配置为减缓硼(B)从上覆的源极/漏极结构向外扩散的一些实施例中，可以利用磷(P)或碳(C)原位掺杂半导体层226。这里，因为硼(B)是p型掺杂剂并且磷(P)或碳(C)是n型掺杂剂，所以磷(P)或碳(C)的掺杂可以称为反掺杂。在这些实施例中，磷(P)或碳(C)的反掺杂浓度在5×1018原子/cm3和约5×1020原子/cm3之间。当磷(P)或碳(C)的反掺杂浓度小于5×1018原子/cm3时，扩散停止层2260的扩散停止特性可以类似于没有任何有意掺杂的扩散停止特性。也就是说，如果反掺杂浓度小于5×1018原子/cm3，那么反掺杂浓度将是如此微不足道以至于人们不妨实施未掺杂的半导体层226，并省略所有原位掺杂步骤。当磷(P)或碳(C)的反掺杂浓度大于5×1020原子/cm3时，反掺杂浓度可能导致形成在扩散停止层2260上的外延层出现缺陷，影响所得器件的性能。
注意，虽然在附图中示出了p型多栅极器件，但是本公开的实施例可以在n型多栅极器件中实施。因为扩散停止层2260由硅锗(SiGe)形成，所以比硅大的锗原子可以起到减缓n型源极/漏极部件中的n型掺杂剂(诸如磷(P)或砷(As))的向外扩散的作用。此外，扩散停止层2260中的硅锗(SiGe)可以操作为提供张应力，以改善n型多栅极器件的沟道中的载流子迁移率。当扩散停止层2260在n型多栅极器件中实施时，可以利用碳(C)原位掺杂扩散停止层2260以进一步减缓磷(P)的向外扩散。当扩散停止层2260掺杂有碳(C)时，扩散停止层2260由SiGe:C形成。当掺杂碳(C)时，扩散停止层2260中的碳掺杂浓度可以在5×1018原子/cm3和约5×1020原子/cm3之间。
如以下将进一步描述的，在扩散停止层2260上面的p型源极/漏极部件掺杂有p型掺杂剂(诸如硼(B))。虽然扩散停止层2260可以减缓硼(B)从上覆的源极/漏极部件向外扩散，但一些硼(B)可能在扩散停止层2260中扩散。在一些实施例中，除了磷(P)和/或碳(C)之外，扩散停止层2260可以在最终结构中包括硼(B)。在一些情况下，扩散停止层2260中的硼掺杂浓度可以小于2×1020原子/cm3，诸如在约1×1018原子/cm3和约2×1020原子/cm3之间。尽管未明确示出，当扩散停止层2260在n型多栅极晶体管中实施时，诸如n型FinFET或n型MBC晶体管，一些磷(P)可能扩散到扩散停止层2260中。结果，n型多栅极器件中的扩散停止层2260可以包括小于约1×1020原子/cm3浓度的磷(P)，诸如在约1×1018原子/cm3和约1×1020原子/cm3之间。
在如图8所示的沉积半导体层226之后，回蚀刻半导体层226以形成如图9所示的扩散停止层2260。框112处的回蚀刻可以被认为是选择性的或定向的，因为它被配置成沿着[110]结晶方向比沿着[100]方向更快地蚀刻半导体层226。沉积时，半导体层226具有沿着Z方向的[100]结晶方向(或[001]方向)和沿着X方向或沿着Y方向的[110]结晶方向。也就是说，回蚀刻被配置为横向蚀刻掉沿着源极/漏极凹槽224的侧壁设置的半导体层226，但以较慢的速率蚀刻源极/漏极沟槽224的底面上的半导体层226。这种不均匀的蚀刻可以称为横向蚀刻偏差。在一些情况下，沿着[110]方向的蚀刻速率与沿着[100]方向的蚀刻速率的比率可以在约2和约20之间。横向蚀刻偏差解释了半导体层226如何在选择性回蚀刻中被图案化以形成图9中所示的扩散停止层2260。由于横向蚀刻偏差，源极/漏极沟槽224侧壁上的半导体层226基本上全部被去除，并且在源极/漏极沟槽224的底面上的半导体层226的部分被留下以形成扩散停止层2260。
在一些情况下，在回蚀刻之后，扩散停止层2260可以具有在约0.5nm和约20nm之间的第一厚度T1。这个厚度范围是关键的。当扩散停止层2260的第一厚度T1小于0.5nm时，扩散停止层2260可能没有足够的厚度来减缓硼(B)(或用于n型多栅极晶体管的磷(P))的向外扩散。此外，如下文将要描述的，当扩散停止层2260的第一厚度T1小于0.5nm时，两个相邻的源极/漏极部件可能不具有足够高的合并高度以产生寄生电容的降低。当扩散停止层2260的第一厚度T1大于20nm时，扩散停止层2260可能需要深源极/漏极沟槽224以容纳源极/漏极部件。存在与形成深源极/漏极沟槽224相关联的挑战。第一，深源极/漏极沟槽224可以延伸到衬底201的部分中并且暴露出衬底201的部分，衬底201可以由硅(Si)而不是硅锗(SiGe)形成。因为半导体层226和上面的外延层都由硅锗(SiGe)形成，所以裸露的硅表面可能导致不希望的高结晶缺陷。第二，外延层202的厚度是有限制的。由于衬底201中的硅(Si)与外延层202中的硅锗(SiGe)之间的晶格失配随着外延层202的厚度而增加，当外延层202的厚度达到约60nm至约70nm之间时，外延层202的质量将无法维持，并且外延层202的缺陷密度可能过高。第三，难以形成深的、高纵横比的具有底部轮廓控制良好的源极/漏极沟槽。至少出于这三个原因，在一些实施例中，扩散停止层2260的厚度应该小于20nm以避免源极/漏极沟槽224过深或外延层202的结晶质量差。在下文中进一步描述，可以允许源极/漏极沟槽224延伸到衬底201中并且在衬底201的暴露部分上方沉积更厚的扩散停止层2260。在那些替代实施例中，更厚的扩散停止层2260至少用于有两个目的。第一，它允许硅(Si)和硅锗(SiGe)之间的晶格失配消散，并为源极/漏极部件中的各种外延层的进一步沉积提供无缺陷的表面。第二，它的厚度使其能够更好地覆盖衬底201的暴露部分，以防止掺杂剂向外扩散和泄漏。
在框112处的回蚀刻可以包括诸如氯化氢(HCl)、氯气(Cl2)、溴化氢(HBr)、氟化氢(HF)、三氟化氮(NF3)、胺、氟化碳、氟化硫、氩气或羰基硫(COS)的蚀刻剂气体种类。回蚀刻还可以包括使用一种或多种载气，诸如氢气(H2)、氮气(N2)、氦气(He)或氧气(O2)。在一个实施例中，蚀刻剂气体是氯化氢并且载气是氢气。为了实现上述期望的横向蚀刻偏差，框112处的回蚀刻工艺包括高工艺温度和低工艺压力。在一些实施例中，高工艺温度可以在约500℃和约800℃之间，并且低工艺压力可以在约5托和约350托之间。在一个实施例中，框112处的回蚀刻工艺包括以约30标准立方厘米每分钟(SCCM)和约3000SCCM之间的流速使用氯化氢(HCl)。
参考图1和图10，方法100包括框114，其中第一外延层228选择性地沉积在扩散停止层2260的顶面和源极/漏极沟槽224的暴露的侧壁上。在一些实施例中，可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第一外延层228。在一些实施例中，第一外延层228可以包括硅锗(SiGe)，并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体来沉积第一外延层228。第一外延层228可以利用p型掺杂剂(诸如硼(B))被原位掺杂。在一些实施例中，第一外延层228可以包括在约2×1020原子/cm3和约1×1021原子/cm3之间的硼掺杂浓度。为了使扩散停止层2260用作掺杂剂阻挡层，第一外延层228中的锗含量小于扩散停止层2260中的锗含量。在一些实施例中，扩散停止层2260中的锗含量在约25％至35％之间，而第一外延层228中的锗含量在约20％至30％之间。在一些实施例中，第一外延层228中的锗含量从扩散停止层2260和第一外延层228之间的界面逐渐增加。至少在该界面处，扩散停止层2260和第一外延层228之间的锗含量差异可以大于约5％，诸如在约5％和10％之间。当锗含量差异小于5％时，扩散停止层2260的扩散阻挡特性可能太微不足道，尤其是考虑到工艺变化。沿着垂直方向(Z方向)，扩散停止层2260直接设置在下面的外延层202和上覆的第一外延层228之间。由于扩散停止层2260的锗含量大于外延层202或第一外延层228中的锗含量。扩散停止层2260在外延层202和第一外延层228之间产生局部锗含量尖峰。根据本公开，该局部锗含量尖峰是有意的，因为实验结果表明它有助于减缓第一外延层228中的掺杂剂(如硼(B))扩散到外延层202或衬底201中。
参考图1和图11，方法100包括框116，其中在第一外延层228的表面上沉积第二外延层230。如图11所示，因为第一外延层228与扩散停止层2260和源极/漏极沟槽224的侧壁直接接触而第二外延层230与扩散停止层2260和源极/漏极沟槽224的侧壁间隔开，所以第一外延层228也可称为外部层228或外部外延层228，并且第二外延层230也可称为内部层230或内部外延层230。在一些实施例中，可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第二外延层230。第二外延层230可以包括硅锗(SiGe)并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲基氨基锗或其他含硅或锗的前体来沉积。与第一外延层228不同，第二外延层230为重掺杂半导体层，以降低寄生电阻。当打算使用p型FinFET时，第二外延层230可以掺杂有硼(B)，掺杂剂浓度在约5×1020和约1.5×1021原子/cm3之间。第二外延层230的锗含量大于扩散停止层2260的锗含量。在一些实施例中，第二外延层230的锗含量在约32％和约55％之间。第二外延层230中的高锗含量起到使沟道区应变以改善载流子迁移率的作用。
参考图1和图12，方法100包括框118，其中第三外延层232沉积在第二外延层230的顶面上方。在一些实施例中，第三外延层232可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积。第三外延层232可以包括硅锗(SiGe)并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体来沉积。第三外延层232用作覆盖外延层以防止第二外延层230中的掺杂剂在形成源极/漏极接触之前扩散到相邻结构中。为了适当地用作覆盖外延层，第三外延层232可以掺杂有硼(B)，尽管掺杂剂浓度小于第二外延层230中的掺杂剂浓度。观察到较低的掺杂剂浓度使得第三外延层232更耐蚀刻并且防止掺杂剂扩散到上覆的层。在一些情况下，第三外延层232可以具有在约1×1020和约4.5×1020原子/cm3之间的掺杂剂浓度。
参考图12，扩散停止层2260上方的第一外延层228、第二外延层230和第三外延层232可以统称为源极/漏极部件234。源极/漏极部件234通过第一外延层228与鳍形结构206的沟道区206C的侧壁和扩散停止层2260的顶面交界。第二外延层230通过第一外延层228与鳍结构206的沟道区206C的侧壁和扩散停止层2260的顶面间隔开。
参考图1和图13至图14，方法100包括框120，其中用栅极结构250替换伪栅极堆叠件220。框120可以包括在第三外延层232上方沉积接触蚀刻停止层(CESL)236，以及在CESL236上方沉积介电(ILD)层238(如图13所示)，去除伪栅极堆叠件220(如图13所示)，并形成栅极结构250以包裹鳍结构206的沟道区206C(如图14所示)。CESL 236可以使用ALD或CVD被沉积在工件200上方并且可以包括氮化硅或碳氮化硅。使用CVD、FCVD、旋涂或合适的沉积技术将ILD层238沉积在工件200上方，包括在CESL 236上方。在一些实施例中，ILD层238包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂硅氧化物(诸如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、掺杂硅玻璃(BSG))和/或其他合适介电材料的材料。在沉积ILD层238之后，可以通过平坦化工艺平坦化工件200以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件220的暴露允许去除伪栅极堆叠件220。
参考图14，然后伪栅极堆叠件220被去除并用栅极结构250来替换。去除伪栅极堆叠件220可以包括对伪栅极堆叠件的材料具有选择性的一种或多种蚀刻工艺。例如，可以使用对伪栅极堆叠件220具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合来执行伪栅极堆叠件220的去除。
在去除伪栅极堆叠件之后，形成栅极结构250以覆盖鳍结构的沟道区206C。尽管未明确示出，但栅极结构250包括与鳍结构206的沟道区206C的顶面和侧壁交界的界面层、在界面层上方的栅极介电层242和在栅极介电层上方的栅电极层244。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成。栅极介电层242可以包括高k介电材料，诸如氧化铪。可选地，栅极介电层可以包括其他高k介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成。
栅极结构250的栅电极层244可以包括单层或多层结构，诸如具有所选功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘着层、金属合金或金属硅化物的各种组合。作为示例，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、钽碳化铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或它们的组合。在各种实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。在各种实施例中，可以执行CMP工艺以去除过量的金属，从而提供栅极结构的基本平坦的顶面。因为栅极结构250包括金属层和高k栅极介电层，所以栅极结构250也可以称为金属栅极结构250或高k金属栅极结构250。
图15示出了沿着垂直于Y方向的X方向源极/漏极部件234的截面图。如图15所示，当源极/漏极部件234形成在两个相邻的鳍结构206上方时，它们可以在两个相邻鳍结构206之间的隔离部件208的顶面208T上方合并。如图15所示，扩散停止层2260的厚度在约5nm和约20nm之间,这可以改变源极/漏极部件234的轮廓，以降低源极/漏极部件234和栅极结构250之间的寄生电容。由于扩散停止层2260的存在，根据本公开，在隔离部件208的侧壁和第二外延层230的面向下的表面之间测量的离开角(departing angle)θ可以从没有扩散停止层2260的约135°和约145°之间增加到有扩散停止层2260的150°和约160°之间。此外，合并的源极/漏极部件234包括从衬底201的顶面和源极/漏极部件234的合并部分的底面测量的合并高度MH。合并高度MH从没有扩散停止层2260的约18nm和约21nm之间增加到有扩散停止层2260的约22nm和约25nm之间。离开角θ和合并高度MH的增加降低了源极/漏极部件234和相邻的栅极结构250(如图14所示)之间的区域重叠，从而降低了寄生电容。
虽然方法100是结合图2至图15所示的工件200的截面图来描述的，但可以使用方法100形成与图15中所示的结构不同的结构。根据一些替代实施例的示例结构在图16至图19中示出。首先参考图16，当需要低水平的泄漏或非常低的关态电流时，扩散停止层2260可以具有图16所示的碗状截面轮廓，而不是图14所示的碟状截面轮廓。为了形成碗状扩散停止层2260，在框112处执行回蚀刻更短的时间或更小的程度，使得更多的半导体层226留在源极/漏极沟槽224的底面上。由于源极/漏极沟槽224的底面可以是弯曲的，所以较厚的扩散停止层2260可以具有更向上弯曲的边缘，这降低了以角度进入衬底201的泄漏。当扩散停止层2260具有如图14所示的碟形轮廓时，扩散停止层2260的边缘部分的顶面与垂直方向(即Z方向)形成第一轮廓角α1并且第一轮廓角α1大于30°，诸如在约60°和约80°之间。当扩散阻挡层2260具有如图16所示的碗状轮廓时，扩散阻挡层2260的边缘部分的顶面与垂直方向(即Z方向)形成第二轮廓角α2并且第二轮廓角α2等于或小于30°，诸如在约15°和约30°之间。如图16所示，在这些示例性替代实施例中，垂直较厚的扩散停止层降低了沿着垂直方向的泄漏，并且向上弯曲的边缘提供了附加的横向扩散停止。如上文关于图9或图14所描述的，碟状扩散停止层2260具有在约0.5nm和约20nm之间的第一厚度T1。与图14中的碟状扩散停止层2260相比，碗状扩散停止层2260具有在约2nm和25nm之间的第二厚度T2。第二厚度T2大于第一厚度T1。当扩散停止层2260更薄并且具有如图15所示的碟形轮廓时，扩散停止层2260的顶面可以低于隔离部件208的顶面208T。当扩散停止层2260更厚并且具有如图17所示的碗状轮廓，扩散停止层2260的顶面可以高于隔离部件208的顶面208T。
图18和图19示出了替代实施例，其中允许源极/漏极沟槽224延伸到衬底201中且暴露衬底201的部分并且扩散停止层2260的部分延伸到衬底201中。在框110的操作中，在一些实施例中，源极/漏极沟槽224不延伸穿过外延层202，因为这样做可能会降低源极/漏极部件234的质量并且可能增加通过衬底201的泄漏。在图18和图19所示的替代实施例中，源极/漏极沟槽224被有意地形成得更深以部分地延伸到衬底201中。这样的深源极/漏极沟槽224允许足够体积的导电性更强的第二外延层230而不牺牲扩散停止层2260的厚度。在一些情况下，这样的深源极/漏极沟槽224能够实现更厚的扩散停止层2260以降低泄漏电流。在图18所示的一些实施例中，扩散停止层2260具有第三厚度T3，第三厚度T3大于第二厚度T2或第一厚度T1。在一些情况下，第三厚度T3在约15nm和约30nm之间。当第三厚度T3小于15nm时，无法消散扩散停止层2260与衬底201的界面处的晶格应变，源极/漏极部件234的质量会受到影响。当第三厚度T3大于30nm时，难以形成具有如此高纵横比的深源极/漏极沟槽224，并且源极/漏极部件234可能部分延伸到衬底201的顶面下方，这可能会增加泄漏风险。如图18所示，在这些替代实施例中，扩散停止层2260的部分可以在衬底201的顶面下方延伸第一深度D1。在一些情况下，第一深度D1在约5nm和约20nm之间。
前面的描述和在图2至图19中示出的表明本公开的扩散停止层2260可以在鳍式场效应晶体管(FinFET)中实施。可以在图33所示的MBC晶体管中实施类似的扩散停止层。图20示出了用于在MBC晶体管中形成扩散停止层的方法300，并且结合包括工件400的截面图的图21至图33描述了方法300的各个方面。
参考图20和图21，方法300包括框302，其中交替半导体层的堆叠件404形成在工件400上方。如图21所示，工件400包括衬底401和直接设置在衬底401上的外延层402。在一些实施例中，衬底401可以是半导体衬底，诸如硅(Si)、锗(Ge)或硅锗(SiGe)衬底。在一个实施例中，衬底201是硅(Si)衬底。根据本领域已知的设计要求，衬底401可以包括各种掺杂配置。在工件400上形成的半导体器件是p型的实施例中，可以在衬底401上形成n型掺杂分布(即，n型阱或n阱)。在一些实施例中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在工件400上形成的半导体器件是n型的实施例中，可以在衬底401上形成p型掺杂分布(即，p型阱或p阱)。在一些实施例中，用于形成p型阱的p型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。在图中未明确示出的一些实施例中，衬底401可以包括位于阱中的抗穿通(APT)注入区。APT注入区和下面的阱区可以共享相同类型的掺杂剂，但APT注入区中的掺杂剂浓度更高。一般来说，阱区可以使用高能量和低剂量的掺杂剂来形成，而APT注入区可以使用低能量和高剂量的掺杂剂来形成。结果，阱进一步延伸到衬底401中，而APT注入区更浅并且具有高掺杂剂浓度。虽然APT注入区也起到减缓掺杂剂向外扩散和降低泄漏的作用，但它们在工艺早期形成，并且随着制造工艺的进展在各种热循环期间趋于向外扩散。相反，本发明的扩散停止层形成于源极/漏极区正上方，以在最需要的地方提供精确的扩散控制和泄漏降低。因为本发明的扩散停止层是在工艺后期形成的，所以它不太可能像APT注入区那样向外扩散。
工件400还包括外延层402。外延层402的成分可以不同于衬底401的成分。在一个实施例中，衬底401由硅形成并且外延层402由硅锗(SiGe)形成。使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其他合适的外延生长工艺将外延层402沉积在衬底401上。由于成分的不同，外延层402与衬底401的晶格失配并且外延层402发生应变。当衬底401为硅(Si)衬底时，外延层402的锗含量可在约18％至约25％之间。当外延层402的锗含量低于18％时，外延层402可能无法提供良好的环境以令人满意地形成上覆的源极/漏极部件。当外延层402的锗含量大于25％时，衬底401与外延层402的晶格失配会过大，导致外延层402的缺陷密度过高，也会影响形成上覆的源极/漏极部件。
在一些实施例中，堆叠件404包括由第二半导体成分的沟道层408交错的第一半导体成分的牺牲层406。也可以说沟道层408由牺牲层406交错。第一和第二半导体成分可以不同。在一些实施例中，牺牲层406包括硅锗(SiGe)或锗锡(GeSn)，并且沟道层408包括硅(Si)。注意，如图21所示的牺牲层406的四(4)层和沟道层408的三(3)层交替布置，这仅用于说明的目的并且不旨在限制超出本公开提及的范围。可以理解的是，可以在堆叠件404中形成任意数量的外延层。层的数量取决于半导体器件400的沟道构件的期望数量。在一些实施例中，沟道层408的数量在2和10之间。在图21所示的实施例中，堆叠件404包括最上层牺牲层406。在实施例中，最上层牺牲层406起到保护最上层沟道层的作用，并且可以在后续工艺中被完全消耗。
在一些实施例中，所有牺牲层406可以具有基本均匀的第一厚度，并且所有沟道层408可以具有基本均匀的第二厚度。第一厚度和第二厚度可以相同或不同。如以下更详细描述的，沟道层408或其部分可以用作随后形成的多栅极器件的沟道构件，并且基于器件性能考虑来选择沟道层408中的每个的厚度。沟道区中的牺牲层406最终可被去除并且用于限定随后形成的多栅极器件的相邻沟道构件之间的垂直距离，沟道构件由沟道层408形成，并且基于器件性能考虑来选择牺牲层406中的每个的厚度。
可以使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其他合适的外延生长工艺来沉积堆叠件404中的牺牲层406和沟道层408。如上所述，在至少一些示例中，牺牲层406包括外延生长的硅锗(SiGe)层并且沟道层408包括外延生长的硅(Si)层。在一些实施例中，牺牲层406和沟道层408基本上不含掺杂剂(即，具有从约0原子/cm3到约1×1017原子/cm3的外来掺杂剂浓度)，其中例如，在堆叠件404的外延生长工艺期间不进行有意掺杂。在一些替代实施例中，牺牲层406可以包括硅锗(SiGe)，并且沟道层408包括硅(Si)。
仍然参考图20、图21和图22，方法300包括框304，其中由堆叠件404和外延层402形成鳍形结构412。为了图案化堆叠件404，可以在堆叠件404上方沉积硬掩模层410(如图21所示)以形成蚀刻掩模。硬掩模层410可以是单层或多层。例如，硬掩模层410可以包括衬垫氧化物层和设置在衬垫氧化物层上方的衬垫氮化物层。可以使用光刻工艺和蚀刻工艺由堆叠件404和外延层402来图案化鳍形结构412。光刻工艺可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如旋干和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。如图22所示，框304处的蚀刻工艺形成垂直延伸穿过堆叠件404和外延层402的部分的沟槽。沟槽限定鳍形结构412。在一些实施例中，双重图案化或多重图案化图案化工艺可以用来限定鳍形结构，例如，其节距小于使用单个直接光刻工艺可获得的节距。例如，在一个实施例中，材料层形成在衬底上方并使用光刻工艺来图案化。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，然后可以使用剩余的间隔件或心轴通过蚀刻堆叠件404来图案化鳍形结构412。如图22所示，包括牺牲层406和沟道层408的鳍形结构412沿着Z方向垂直延伸并且沿着X方向纵长延伸。如图22所示，鳍形结构412包括由外延层402图案化的基底鳍结构402B。包括牺牲层406和沟道层408的图案化的堆叠件404直接设置在基底鳍结构402B上方。
邻近鳍形结构412形成隔离部件414。在图22所示的一些实施例中，隔离部件414设置在基底鳍结构402B的侧壁上。在一些实施例中，隔离部件414可以形成在沟槽中以将鳍形结构412与相邻的鳍形结构隔离。隔离部件414也可以称为浅沟槽隔离(STI)部件414。举例来说，在一些实施例中，首先在工件400上沉积介电层，用介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电、它们的组合和/或其他合适的材料。在各种示例中，可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、旋涂工艺和/或其他合适的工艺来沉积介电层。然后例如通过化学机械抛光(CMP)工艺将沉积的介电材料减薄和平坦化。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合使平坦化的介电层进一步凹进或拉回以形成图22所示的STI部件414。在凹进之后鳍形结构412上升到STI部件414之上，而基底鳍结构402B被嵌入或掩埋在隔离部件414中。
参考图20、图23和图24，方法300包括框306，其中在鳍形结构412的沟道区412C上方形成伪栅极堆叠件420。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件420(如图23和图24所示)用作经历各种工艺的占位件，伪栅极堆叠件420将被去除并由功能性栅极结构替换。其他工艺和配置是可能的。在图24所示的一些实施例中，伪栅极堆叠件420形成在鳍形结构412上方，并且鳍形结构412可以被划分为伪栅极堆叠件420下方的沟道区412C和不位于伪栅极堆叠件420下方的源极/漏极区412SD。沟道区412C与源极/漏极区412SD相邻。如图24所示，沟道区412C沿着X方向设置在两个源极/漏极区412SD之间。
伪栅极堆叠件420的形成可以包括在伪栅极堆叠件420中的层的沉积和这些层的图案化。参考图23，伪介电层416、伪电极层418和栅极顶部硬掩模层422可以毯式地沉积在工件400上。在一些实施例中，可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其他合适的工艺在鳍形结构412上形成伪介电层416。在一些情况下，伪介电层416可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其他合适的工艺将伪电极层418沉积在伪介电层416上方。在一些情况下，伪电极层418可以包括多晶硅。出于图案化目的，栅极顶部硬掩模层422可以使用CVD工艺、ALD工艺或其他合适的工艺沉积在伪电极层418上。然后可以图案化栅顶硬掩模层422、伪电极层418和伪介电层416以形成伪栅极堆叠件420，如图24所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在一些实施例中，栅极顶部硬掩模层422可以包括氧化硅层423和在氧化硅层423上方的氮化硅层424。如图24所示，伪栅极堆叠件420被图案化，使得它仅设置在沟道区412C上方，不设置在源极/漏极区412SD上方。
参考图20和图25，方法300包括框308，其中栅极间隔件层426沉积在工件400上方，包括在伪栅极堆叠件420上方。在一些实施例中，栅极间隔件层426共形沉积在工件400上方，包括在伪栅极堆叠件420的顶面和侧壁上方。为了便于描述，在各个区域上具有基本均匀厚度的层，可以在本文中使用术语“共形”。栅极间隔件层426可以是单层或多层。栅极间隔件层426中的至少一层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。可以使用诸如CVD工艺、低于大气压的CVD(SACVD)工艺、ALD工艺或其他合适的工艺将栅极间隔件层426沉积在伪栅极堆叠件420上方。
参考图20和图26，方法300包括框310，其中各向异性地凹进鳍形结构412的源极/漏极区412SD以形成源极/漏极沟槽428。各向异性蚀刻可以包括干蚀刻或蚀刻源极/漏极区412SD和源极/漏极区412SD下方的外延层402的部分的合适的蚀刻工艺。所得的源极/漏极沟槽428垂直延伸穿过堆叠件404的深度并且部分地延伸到外延层402中。在图26所示的一些实施例中，所得的源极/漏极沟槽428垂直延伸到外延层402中，但是不延伸到衬底401中。衬底401的非暴露防止了裸露的衬底401的硅(Si)表面成为任何上覆的硅锗(SiGe)外延层的生长表面。然而，在如图35所示的一些替代实施例中，源极/漏极沟槽428被允许延伸到衬底401中。在那些替代实施例中，扩散停止层形成为更大的厚度以确保令人满意的器件性能。框310的示例干蚀刻工艺可以实施含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体、和/或它们的组合。如图26所示，凹进鳍形结构412的源极/漏极区412SD以暴露牺牲层406和沟道层408的侧壁。因为源极/漏极沟槽428在堆叠件404下方延伸到在外延层402中，所以源极/漏极沟槽428包括限定在外延层402中的底面和下部侧壁。
参考图20、图27和图28，方法300包括框312，其中形成内部间隔件部件434。尽管在图中未完全示出，但框312处的操作可以包括选择性地和部分地去除牺牲层406以形成内部间隔件凹槽430(如图27所示)，在工件400上方沉积内部间隔件材料，以及回蚀刻内部间隔件材料以在内部间隔件凹槽430中形成内部间隔件部件434(如图28所示)。参考图27，暴露在源极/漏极沟槽428中的牺牲层406被选择性地和部分地凹进以形成内部间隔件凹槽430，而栅极间隔件层426、外延层402的暴露部分和沟道层408基本上未蚀刻。在沟道层408基本上由硅(Si)组成并且牺牲层406基本上由硅锗(SiGe)组成的实施例中，可以使用选择性湿蚀刻工艺或选择性干蚀刻来执行牺牲层406的选择性凹进工艺。示例选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
在形成内部间隔件凹槽430之后，内部间隔件材料沉积在工件400上方，包括在内部间隔件凹槽430上方。内部间隔件材料可以包括金属氧化物、氧化硅、氮碳氧化硅、氮化硅、氮氧化硅、富碳碳氮化硅或低k介电材料。金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他合适的金属氧化物。虽然未明确显示，但内部间隔件材料可以是单层或多层。在一些实施例中，可以使用CVD、PECVD、SACVD、ALD或其他合适的方法来沉积内部间隔件材料。内部间隔件材料被沉积到内部间隔件凹槽430中以及在源极/漏极沟槽428中暴露的沟道层408的侧壁上方。参考图28，然后蚀刻沉积的内部间隔件材料以从沟道层408的侧壁去除内部间隔件材料，以在内部间隔件凹槽430中形成内部间隔件部件434。在框312处，还可以从栅极顶部硬掩模层422和栅极间隔件层426的顶面和/或侧壁去除内部间隔件材料。在一些实施例中，在框312处执行的回蚀刻操作可以包括使用氟化氢(HF)、氟气(F2)、氢气(H2)、氨气(NH3)、三氟化氮(NF3)或其他氟基蚀刻剂。如图28所示，内部间隔件部件434中的每个与凹进的牺牲层406直接接触并且垂直地(沿着Z方向)设置在两个相邻的沟道层408之间。在形成内部间隔件部件434之后，可以执行湿蚀刻或湿清洁工艺以从沟道层408和外延层402的表面去除碎屑、氧化物或氟化物。该清洁工艺确保后续层的令人满意的外延沉积。
参考图20、图28和图29，方法300包括框314，其中在源极/漏极沟槽428的底面上形成扩散停止层4360。框314的操作可以包括在源极/漏极沟槽428(如图28所示)上方沉积半导体层436，并且选择性回蚀刻沉积的半导体层436以形成扩散停止层4360(如图29所示)。参考图28，半导体层436以共形方式沉积在源极/漏极沟槽428上。可以通过工艺温度和前体的供应来控制半导体层436的沉积方式。当需要半导体层436的共形沉积时，沉积被配置为使得沿着[001]或[110]结晶方向的沉积基本相同。在图28所示的实施例中，
结晶方向沿着Z方向，[110]结晶方向沿着X方向。
在一些实施例中，扩散停止层4360和外延层402都可以包括硅锗(SiGe)，其中扩散停止层4360的锗含量大于外延层402的锗含量。例如，扩散停止层4360中的锗含量可以在约25％和约35％之间，而在外延层402中的锗含量可以在约18％和约25％之间。如下文将更详细描述的，扩散停止层4360的锗含量大于在扩散停止层4360上面的源极/漏极部件中的第一外延层的锗含量。半导体层436可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积。在一些情况下，半导体层436的沉积可以包括使用硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体。沉积的半导体层436与内部间隔件部件434、沟道层408的侧壁、外延层402的侧壁以及源极/漏极沟槽428中的外延层402的顶面直接接触。在MBC晶体管是p型器件并且扩散停止层4360被配置为减缓硼(B)从上覆的源极/漏极结构向外扩散的一些实施例中，可以利用磷(P)或碳(C)原位掺杂半导体层436。这里，因为硼(B)是p型掺杂剂并且磷(P)或碳(C)是n型掺杂剂，所以磷(P)或碳(C)的掺杂可以称为反掺杂。在这些实施例中，磷(P)或碳(C)的反掺杂浓度在5×1018原子/cm3和约5×1020原子/cm3之间。当磷(P)或碳(C)的反掺杂浓度小于5×1018原子/cm3时，扩散停止层4360的扩散停止特性可以类似于没有任何有意掺杂的扩散停止特性。也就是说，如果反掺杂浓度小于5×1018原子/cm3，那么反掺杂浓度将是如此微不足道以至于人们不妨实施未掺杂的半导体层436，并省略所有原位掺杂步骤。当磷(P)或碳(C)的反掺杂浓度大于5×1020原子/cm3时，反掺杂浓度可能导致形成在扩散停止层4360上的外延层出现缺陷，影响所得器件的性能。
注意，虽然在附图中示出了p型MBC晶体管，但是本公开的实施例可以在n型MBC晶体管中实施。因为扩散停止层4360由硅锗(SiGe)形成，所以比硅大的锗原子可以起到减缓n型源极/漏极部件中的n型掺杂剂(诸如磷(P)或砷(As))的向外扩散的作用。此外，扩散停止层4360中的硅锗(SiGe)可操作为提供张应力，以改善n型多栅极器件的沟道中的载流子迁移率。当扩散停止层4360在n型多栅极器件中实施时，可以利用碳(C)原位掺杂扩散停止层4360以进一步减缓磷(P)的向外扩散。当扩散停止层4360掺杂有碳(C)时，扩散停止层4360由SiGe:C形成。当掺杂碳(C)时，扩散停止层4360中的碳掺杂浓度可以在5×1018原子/cm3和约5×1020原子/cm3之间。
如以下将进一步描述的，在扩散停止层4360上面的源极/漏极部件掺杂有p型掺杂剂(诸如硼(B))。虽然扩散停止层4360可以减缓硼(B)从上覆的源极/漏极部件向外扩散，但一些硼(B)可能在扩散停止层4360中扩散。在一些实施例中，除了磷(P)和/或碳(C)之外，扩散停止层4360可以在最终结构中包括硼(B)。在一些情况下，扩散停止层4360中的硼掺杂浓度可以小于2×1020原子/cm3，诸如在约1×1018原子/cm3和约2×1020原子/cm3之间。尽管未明确示出，当扩散停止层4360在n型MBC晶体管中实施时，一些磷(P)可能扩散到扩散停止层4360中。结果，n型MBC晶体管中的扩散停止层4360可以包括小于约1×1020原子/cm3浓度的磷(P)，诸如在约1×1018原子/cm3和约1×1020原子/cm3之间。
在如图28所示的沉积半导体层436之后，回蚀刻半导体层436以形成如图29所示的扩散停止层4360。框314处的回蚀刻可以被认为是选择性的或定向的，因为它被配置成沿着[110]结晶方向比沿着[100]方向更快地蚀刻半导体层436。沉积时，半导体层436具有沿着Z方向的[100]结晶方向(或[001]方向)和沿着X方向或Y方向的[110]结晶方向。也就是说，回蚀刻被配置为横向蚀刻掉设置在内部间隔件部件434和沟道层408的侧壁上的半导体层436，但以较慢的速率蚀刻源极/漏极沟槽428的底面上的半导体层436。这种不均匀的蚀刻可以称为横向蚀刻偏差。在一些情况下，沿着[110]方向的蚀刻速率与沿着[100]方向的蚀刻速率的比率可以在约2和约20之间。横向蚀刻偏差解释了半导体层436如何在选择性回蚀刻中被图案化以形成图29中所示的扩散停止层4360。由于横向蚀刻偏差，内部间隔件部件434和沟道层408的侧壁上的半导体层436基本上全部被去除，并且源极/漏极沟槽428的底面上的半导体层436的部分被留下以形成扩散停止层4360。取决于回蚀刻工艺的横向偏差，扩散停止层4360可以具有浅碟形轮廓或碗形轮廓。在任何情况下，回蚀刻旨在去除沿着源极/漏极沟槽428的侧壁的半导体层436的全部或基本上全部。
在一些情况下，在回蚀刻之后，扩散停止层4360可以具有在约0.5nm和约20nm之间的第四厚度T4。这个厚度范围是关键的。当扩散停止层4360的第四厚度T4小于0.5nm时，扩散停止层4360可能没有足够的厚度来减缓硼(B)的向外扩散。此外，如下文将要描述的，当扩散停止层4360的第四厚度T4小于0.5nm时，两个相邻的源极/漏极部件可能不具有足够高的合并高度以产生寄生电容的降低。当扩散停止层4360的第四厚度T4大于20nm时，扩散停止层4360可能需要深源极/漏极沟槽428以容纳源极/漏极部件。存在与形成深源极/漏极沟槽428相关联的挑战。第一，深源极/漏极沟槽428可以延伸到衬底401的部分中并且暴露出衬底401的部分，该衬底401可以由硅(Si)而不是硅锗(SiGe)形成。因为半导体层436和上面的外延层都是由硅锗(SiGe)形成，所以裸露的硅表面可能会导致不希望的高结晶缺陷。第二，外延层402的厚度是有限制的。由于衬底401中的硅(Si)与外延层402中的硅锗(SiGe)之间的晶格失配随着外延层402的厚度而增加，当外延层402的厚度达到约60nm至约70nm之间时，外延层402的质量将无法维持，并且外延层402中的缺陷密度可能过高。第三，难以形成深的、高纵横比的具有底部轮廓控制良好的源极/漏极沟槽。至少出于这三个原因，在一些实施例中，扩散停止层4360的厚度应小于20nm以避免源极/漏极沟槽428过深或外延层402的结晶质量差。在下文中进一步描述，可以允许源极/漏极沟槽428延伸到衬底401中并且在衬底401的暴露部分上方沉积更厚的扩散停止层4360。在那些替代实施例中，更厚的扩散停止层4360至少用于两个目的。首先，它允许硅(Si)和硅锗(SiGe)之间的晶格失配消散，并为源极/漏极部件中的各种外延层的进一步沉积提供无缺陷的表面。第二，它的厚度使其能够更好地覆盖衬底401的暴露部分，以防止掺杂剂向外扩散和泄漏。
在框314的回蚀刻可以包括诸如氯化氢(HCl)、氯气(Cl2)、溴化氢(HBr)、氟化氢(HF)、三氟化氮(NF3)、胺、氟化碳、氟化硫、氩气或羰基硫(COS)的蚀刻剂气体种类。回蚀刻还可以包括使用一种或多种载气，诸如氢气(H2)、氮气(N2)、氧气(O2)或氦气(He)。在一个实施例中，蚀刻剂气体是氯化氢并且载气是氢气。为了实现上述期望的横向蚀刻偏差，框314处的回蚀刻工艺包括高工艺温度和低工艺压力。在一些实施例中，高工艺温度可以在约500℃和约800℃之间，并且低工艺压力可以在约5托和约350托之间。在一个实施例中，框314处的回蚀刻工艺包括以约30标准立方厘米每分钟(SCCM)和3000SCCM之间的流速使用氯化氢(HCl)。
参考图20和图30，方法300包括框316，其中第一外延层438选择性地沉积在扩散停止层4360的顶面以及沟道层408和内部间隔件部件434的暴露的侧壁上。在一些实施例中，可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第一外延层438。在一些实施例中，可以包括硅锗(SiGe)并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体来沉积第一外延层438。第一外延层438可以利用p型掺杂剂(诸如硼(B))被原位掺杂。在一些实施例中，第一外延层438可以包括在约2×1020原子/cm3和约1×1021原子/cm3之间的硼掺杂浓度。为了使扩散停止层4360用作掺杂剂阻挡层，第一外延层438中的锗含量小于扩散停止层4360中的锗含量。在一些实施例中，扩散停止层4360中的锗含量约在25％和35％之间，而第一外延层438中的锗含量在约20％和30％之间。在一些实施例中，第一外延层438中的锗含量从扩散停止层4360和第一外延层438之间的界面逐渐增加。至少在该界面处，扩散停止层4360和第一外延层438之间的锗含量差异大于5％，诸如在约5％和10％之间。沿着垂直方向(Z方向)，扩散阻挡层4360直接设置在下面的外延层402和上覆的第一外延层438之间。由于扩散阻挡层4360的锗含量大于外延层402或第一外延层438中的锗含量。扩散停止层4360在外延层402和第一外延层438之间产生局部锗含量尖峰。实验结果表明，这种局部锗含量尖峰有助于减缓如硼(B)的掺杂剂进入外延层402或衬底401。
参考图20和图30，方法300包括框318，其中在第一外延层438的表面上沉积第二外延层440。如图30所示，因为第一外延层438与扩散停止层4360直接接触而第二外延层440与扩散停止层4360间隔开，所以第一外延层438也可称为外部层438或外部外延层438，而第二外延层440也可称为内部层440或内部外延层440。在一些实施例中，可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第二外延层440。第二外延层440可以包括硅锗(SiGe)并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲基氨基锗或其他含硅或锗的前体来沉积。与第一外延层438不同，第二外延层440为重掺杂半导体层，以降低寄生电阻。当打算使用p型FinFET时，第二外延层440可以掺杂有硼(B)，掺杂剂浓度在约5×1020和约1.5×1021原子/cm3之间。第二外延层440的锗含量大于扩散停止层4360的锗含量。在一些实施例中，第二外延层440的锗含量在约32％和约55％之间。第二外延层440中的高锗含量起到使沟道区应变以改善载流子迁移率的作用。
参考图20和图30，方法300包括框320，其中第三外延层442沉积在第二外延层440的顶面上方。在一些实施例中，第三外延层442可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积。第三外延层442可以包括硅锗(SiGe)并且可以使用诸如硅烷、二氯化硅烷、锗烷、异丁基锗烷、三氯化烷基锗、三氯化二甲氨基锗或其他含硅或锗的前体来沉积。第三外延层442用作覆盖外延层以防止第二外延层440中的掺杂剂在形成源极/漏极接触之前扩散到相邻结构中。为了适当地用作覆盖外延层，第三外延层442可以掺杂硼(B)，尽管掺杂浓度小于第二外延层440中的掺杂浓度。在一些情况下，第三外延层442可以具有在约1×1020和约4.5×1020原子/cm3之间的掺杂剂浓度。
参考图30，扩散停止层4360上方的第一外延层438、第二外延层440和第三外延层442可以统称为源极/漏极部件444。源极/漏极部件444通过第一外延层438与沟道区412C中的沟道层408的侧壁、内部间隔件部件434的侧壁和扩散停止层4360的顶面交界。第二外延层440通过第一外延层438与沟道区412C中的沟道层408的侧壁、内部间隔件部件434的侧壁和扩散停止层4360的顶面间隔开。
参考图20和图31至图33，方法300包括框322，其中用栅极结构450替换伪栅极堆叠件420。框322可以包括在第三外延层442上方沉积层间介电(ILD)层446(如图31所示)，去除伪栅极堆叠件420(如图32所示)，选择性去除沟道区412C中的牺牲层406以释放沟道层408作为沟道构件4080(如图32所示)，以及形成栅极结构450以环绕包裹每个沟道构件4080(如图33所示)。参考图31，ILD层446沉积在工件400上方，包括在第三外延层442上方。在一些实施例中，ILD层446包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅(诸如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、掺杂硅玻璃(BSG))和/或其他合适介电材料的材料。ILD层446可以使用CVD、FCVD、旋涂或合适的沉积技术来沉积。在图31中未明确示出的一些替代实施例中，可以在沉积ILD层446之前在第三外延层442上沉积接触蚀刻停止层(CESL)。CESL可以包括氮化硅。在沉积ILD层446之后，可以通过平坦化工艺平坦化工件400以暴露伪栅极堆叠件420。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件420的暴露允许去除伪栅极堆叠件420。
参考图32，去除伪栅极堆叠件420。伪栅极堆叠件420的去除可以包括对伪栅极堆叠件420的材料具有选择性的一种或多种蚀刻工艺。例如，可以使用对伪栅极堆叠件420具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合去除伪栅极堆叠件420。在去除伪栅极堆叠件420之后，沟道区412C中的沟道层408和牺牲层406的侧壁被暴露。仍然参考图32，在去除伪栅极堆叠件420之后，选择性去除沟道区412C中的沟道层408之间的牺牲层406。牺牲层406的选择性去除释放沟道层408(图31所示)，以形成图32所示的沟道构件4080。牺牲层406的选择性去除形成栅极沟槽448，栅极沟槽448包括相邻沟道构件4080之间的空间。可以通过选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工艺来实施牺牲层406的选择性去除。示例性选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图33，在释放沟道构件4080之后，形成栅极结构450以环绕包裹每个沟道构件4080。虽然未明确示出，但栅极结构450包括与沟道区412C中的沟道构件4080和外延层402交界的界面层、在界面层上方的栅极介电层和在栅极介电层上方的栅电极层。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。栅极介电层可以包括高k介电材料，诸如氧化铪。可选地，栅极介电层可以包括其他高K介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。
栅极结构450的栅电极层可以包括单层或多层结构，诸如具有所选功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘着层、金属合金或金属硅化物的各种组合。作为示例，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、钽碳化铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或它们的组合。在各种实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。在各种实施例中，可以执行CMP工艺以去除过量的金属，从而提供栅极结构的基本平坦的顶面。栅极结构包括插入在沟道区412C中的沟道构件4080之间的部分。
虽然方法300是结合图21至图33所示的工件400的截面图来描述的，但也可以使用方法300形成与图33中所示的结构不同的结构。根据一些替代实施例的示例结构在图34和图35中示出。当需要低水平的泄漏或非常低的关态电流时，扩散停止层4360可以具有如图34所示的碗状截面轮廓。为了形成图34所示的碗状扩散停止层4360，在框314处的回蚀刻执行更短的时间或更小的程度，使得更多的半导体层436留在源极/漏极沟槽428的底面上。由于源极/漏极沟槽428可以是弯曲的，所以较厚的扩散停止层4360可以具有更向上弯曲的边缘，这降低了以角度进入衬底401的泄漏。如图34所示，在这些示例性替代实施例中，垂直较厚的扩散停止层降低了沿着垂直方向的泄漏，并且向上弯曲的边缘提供了附加的横向扩散停止。与图33中的扩散停止层4360相比，较厚的碗状扩散停止层4360具有大于第四厚度T4的第五厚度T5。在一些情况下，第五厚度T5可以在约2nm和25nm之间。
图35示出了替代实施例，其中允许源极/漏极沟槽428延伸到衬底401中且暴露衬底401的部分并且扩散停止层4360的部分延伸到衬底401中。如上关于框310处的操作所描述的，在一些实施例中，源极/漏极沟槽428不延伸穿过外延层402，因为这样做可能会降低源极/漏极部件444的质量并且可能增加通过衬底401的泄漏。在图35所示的替代实施例中，源极/漏极沟槽428被有意地形成得更深以部分地延伸到衬底401中。这样的深源极/漏极沟槽428允许足够体积的导电性更强的第二外延层230而不牺牲扩散停止层4360的厚度。在一些情况下，这样的深源极/漏极沟槽428能够使扩散停止层4360更厚以降低漏电流。在图35所示的一些实施例中，较厚的扩散停止层4360具有第六厚度T6，第六厚度T6大于第五厚度T5或第四厚度T4。在一些情况下，第六厚度T6在约15nm和约30nm之间。当第六厚度T6小于15nm时，无法消散扩散停止层4360与衬底401的界面处的晶格应变，源极/漏极部件444的质量可能会受到影响。当第六厚度T6大于30nm时，难以形成具有如此高纵横比的深源极/漏极沟槽428，并且源极/漏极部件444可能部分延伸到衬底201的顶面下方，这可能会增加泄漏风险。如图35所示，在这些替代实施例中，扩散停止层4360的部分可以在衬底401的顶面下方延伸第二深度D2。在一些情况下，第二深度D2在约5nm和约20nm之间。
在一个示例性方面，本公开涉及一种方法。该方法包括：在衬底上方沉积顶部外延层；由顶部外延层和衬底的部分形成鳍结构；凹进鳍结构的源极/漏极区以形成延伸进入并终止于顶部外延层的源极/漏极凹槽；在源极/漏极凹槽的表面上方共形沉积半导体层；回蚀刻半导体层以在源极/漏极凹槽的底面上方形成扩散停止层，在扩散停止层和侧壁源极/漏极凹槽上方沉积第一外延层；在第一外延层上方沉积第二外延层；以及在第二外延层上方沉积第三外延层。顶部外延层包括第一锗浓度，扩散停止层包括第二锗浓度，并且第一外延层包括第三锗浓度。第二锗浓度大于第一锗浓度或第三锗浓度。
在一些实施例中，第二外延层的沉积包括将第二外延层直接沉积在源极/漏极凹槽的侧壁和扩散停止层上。在一些实施例中，第二锗浓度在约25％和约35％之间。在一些情况下，第二锗浓度与第三锗浓度的差异大于5％。在一些实施例中，第一外延层的沉积包括用p型掺杂剂原位掺杂第一外延层，第二外延层的沉积包括用p型掺杂剂原位掺杂第二外延层，第三外延层的沉积包括用p型掺杂剂原位掺杂第三外延层。在一些情况下，p型掺杂剂包括硼(B)。在一些实施例中，半导体层的沉积包括用磷(P)或碳(C)原位掺杂半导体层。在一些实施例中，半导体层中磷(P)或碳(C)的掺杂浓度在5×1018原子/cm3和约5×1020原子/cm3之间。
在另一个示例性方面，本公开涉及一种方法。该方法包括：接收包括设置在衬底上的顶部外延层的工件；由顶部外延层和衬底的部分形成鳍结构；凹进鳍形结构的源极/漏极区以形成源极/漏极凹槽；在源极/漏极凹槽的侧壁和底面上方沉积半导体层；回蚀刻半导体层以在源极/漏极凹槽的底面上方形成扩散停止层，在扩散停止层和源极/漏极凹槽的侧壁上方沉积第一外延层；以及在第一外延层上方沉积第二外延层。回蚀刻包括以第一速率蚀刻半导体层的[110]结晶方向并且以小于第一速率的第二速率蚀刻半导体层的[100]结晶方向。
在一些实施例中，回蚀刻包括使用氢和氯化氢。在一些实施例中，回蚀刻包括蚀刻源极/漏极凹槽的侧壁上的半导体层比蚀刻源极/漏极凹槽的底面上的半导体层更快。在一些情况下，回蚀刻包括工艺温度在约500℃和约800℃之间并且回蚀刻包括工艺压力在约5托和约350托之间。在一些实施例中，源极/漏极凹槽延伸到顶部外延层中但不延伸到衬底中。在一些情况下，第一外延层的沉积包括用p型掺杂剂原位掺杂第一外延层。第二外延层的沉积包括用p型掺杂剂原位掺杂第二外延层，并且半导体层的沉积包括用磷(P)或碳(C)原位掺杂半导体层。在一些实施例中，p型掺杂剂包括硼(B)，并且半导体层中磷(P)或碳(C)的掺杂浓度小于5×1020原子/cm3。
在又一个示例性方面，本公开涉及一种半导体结构。半导体结构包括鳍结构，鳍结构包括底部部分和设置在底部部分上的顶部部分。鳍结构包括源极/漏极区和邻近源极/漏极区的沟道区。半导体结构还包括设置在源极/漏极区上方并且延伸到源极/漏极区中的源极/漏极部件，以及垂直地夹在第一外延层和源极/漏极区之间的扩散停止层。源极/漏极部件包括第一外延层和设置在第一外延层上方的第二外延层。扩散停止层不延伸到鳍结构的底部部分中。顶部部分包括第一锗浓度，扩散停止层包括第二锗浓度，并且第一外延层包括第三锗浓度。第二锗浓度不同于第一锗浓度或第三锗浓度。在一些实施例中，底部部分包括硅并且顶部部分包括硅锗。在一些实施例中，第二锗浓度在约25％和约35％之间。在一些实施例中，第二锗浓度与第三锗浓度的差异大于5％。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上方沉积顶部外延层；
由所述顶部外延层和所述衬底的部分形成鳍结构；
凹进所述鳍结构的源极/漏极区以形成延伸进入所述顶部外延层并且终止于所述顶部外延层的源极/漏极凹槽；
在所述源极/漏极凹槽的表面上方共形沉积半导体层；
回蚀刻所述半导体层以在所述源极/漏极凹槽的底面上方形成扩散停止层，
在所述扩散停止层和源极/漏极凹槽的侧壁上方沉积第一外延层；
在所述第一外延层上方沉积第二外延层；以及
在所述第二外延层上方沉积第三外延层，
其中，所述顶部外延层包括第一锗浓度，所述扩散停止层包括第二锗浓度，并且所述第一外延层包括第三锗浓度，
其中，所述第二锗浓度大于所述第一锗浓度或所述第三锗浓度。
2.根据权利要求1所述的方法，其中，所述第二外延层的所述沉积包括将所述第二外延层直接沉积在所述源极/漏极凹槽的侧壁和所述扩散停止层上。
3.根据权利要求1所述的方法，其中，所述第二锗浓度在约25％和约35％之间。
4.根据权利要求3所述的方法，其中，所述第二锗浓度与所述第三锗浓度的差异大于5％。
5.根据权利要求1所述的方法，
其中，所述第一外延层的所述沉积包括用p型掺杂剂原位掺杂所述第一外延层，
其中，所述第二外延层的所述沉积包括用所述p型掺杂剂原位掺杂所述第二外延层，
其中，所述第三外延层的所述沉积包括用所述p型掺杂剂原位掺杂所述第三外延层。
6.根据权利要求5所述的方法，其中，所述p型掺杂剂包括硼(B)。
7.根据权利要求5所述的方法，其中，所述半导体层的所述沉积包括用磷(P)或碳(C)原位掺杂所述半导体层。
8.根据权利要求7所述的方法，其中，在所述半导体层中磷(P)或碳(C)的掺杂浓度在5×1018原子/cm3和约5×1020原子/cm3之间。
9.一种形成半导体结构的方法，包括：
接收包括设置在衬底上的顶部外延层的工件；
由所述顶部外延层和所述衬底的部分形成鳍结构；
凹进所述鳍形结构的源极/漏极区以形成源极/漏极凹槽；
在所述源极/漏极凹槽的侧壁和底面上方沉积半导体层；
回蚀刻所述半导体层以在所述源极/漏极凹槽的所述底面上方形成扩散停止层，
在所述扩散停止层和所述源极/漏极凹槽的侧壁上方沉积第一外延层；以及
在所述第一外延层上方沉积第二外延层，
其中，所述回蚀刻包括以第一速率蚀刻所述半导体层的[110]结晶方向并且以小于所述第一速率的第二速率蚀刻所述半导体层的[100]结晶方向。
10.一种半导体结构，包括：
鳍结构，包括底部部分和设置在所述底部部分上的顶部部分，所述鳍结构包括源极/漏极区和邻近所述源极/漏极区的沟道区；
源极/漏极部件，设置在所述源极/漏极区上方并且延伸到所述源极/漏极区中，所述源极/漏极部件包括第一外延层和设置在所述第一外延层上方的第二外延层；以及
扩散停止层，垂直地夹在所述第一外延层和所述源极/漏极区之间，
其中，所述扩散停止层不延伸到所述鳍结构的所述底部部分中，
其中，所述顶部部分包括第一锗浓度，所述扩散停止层包括第二锗浓度，并且所述第一外延层包括第三锗浓度，
其中，所述第二锗浓度不同于所述第一锗浓度或所述第三锗浓度。
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