CN116682730A - 半导体结构及其形成方法 - Google Patents

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Abstract

提供了多栅极晶体管结构及其形成方法。根据本发明的形成半导体结构的方法包括在衬底上方形成鳍状结构并包括由牺牲层交错的沟道层，使鳍状结构凹进以形成源极/漏极凹槽，使牺牲层的侧壁凹进以形成内部间隔件凹槽，在衬底和内部间隔件凹槽上方沉积介电层，在介电层上方沉积聚合物层，回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成北部间隔件部件并且在衬底的部分上方形成内部间隔件层，以及从多个沟道层的侧壁外延沉积多于一个外延层，以在源极/漏极凹槽中形成源极/漏极部件。源极/漏极部件和内部间隔件层限定间隙。本发明实施例还提供了半导体结构。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了加工和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)以通过以下方式改进栅极控制：增加栅极-沟道耦接，减小断态电流，以及减小短沟道效应(SCE)。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。多桥沟道(MBC)晶体管是多栅极器件的实例，多栅极器件已成为高性能和低泄漏应用的流行和有希望的候选者。MBC晶体管具有可以在沟道区域周围部分或完全地延伸的栅极结构，以在两侧或多侧上提供对沟道区域的访问。由于其栅极结构围绕沟道区域，因此MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
MBC晶体管的沟道区域包括垂直堆叠的纳米结构，该纳米结构设置在从衬底延伸的台面上方。MBC晶体管的源极/漏极部件形成在与台面相邻的源极/漏极凹槽中。虽然MBC晶体管的栅极结构环绕每个纳米结构，但它可能仅接合台面的顶表面。这种有限的接合提供了很小或没有对台面的栅极控制。当允许源极/漏极部件接触台面时，可能会创建泄漏路径。虽然现有的晶体管结构通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
发明内容
本发明的一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成鳍状结构，鳍状结构包括由多个牺牲层交错的多个沟道层；使鳍状结构的源极/漏极区域凹进，以形成暴露衬底的部分、多个牺牲层的侧壁和多个沟道层的侧壁的源极/漏极凹槽；使多个牺牲层的侧壁选择性且部分地凹进以形成内部间隔件凹槽；在衬底和内部间隔件凹槽上方共形地沉积介电层；在介电层上方沉积聚合物层，从而使得聚合物层的顶表面低于鳍状结构的顶表面；回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成内部间隔部件并且在衬底的部分上方形成内部间隔件层；以及从多个沟道层的侧壁外延沉积多于一个外延层以在源极/漏极凹槽中形成源极/漏极部件，其中，源极/漏极部件和内部间隔件层限定间隙。
本发明的另一些实施例提供了一种形成半导体结构的方法，包括：接收工件，工件包括：衬底，以及鳍状结构，位于衬底上方，鳍状结构包括基鳍和位于基鳍上方的半导体堆叠件，半导体堆叠件包括由第二半导体层交错的第一半导体层；在鳍状结构的沟道区域上方形成伪栅极堆叠件；在工件上方沉积顶部间隔件层；在沉积顶部间隔件层之后，使工件凹进以在鳍状结构的源极/漏极区域上方形成源极/漏极凹槽，源极/漏极凹槽延伸到衬底中并且暴露第一半导体层和第二半导体层的侧壁；使第二半导体层的侧壁选择性且部分地凹进以形成内部间隔件凹槽；在衬底和内部间隔件凹槽上方共形地沉积介电层；在介电层上方沉积聚合物层，从而使得聚合物层的顶表面低于鳍状结构的顶表面；回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成内部间隔件部件并且在衬底上方形成内部间隔件层；在回蚀刻之后，去除聚合物层；在第一半导体层的侧壁上选择性地沉积第一外延层；以及在第一外延层的表面上选择性地沉积第二外延层，其中，内部间隔件层包括设置在衬底的面向顶部的部分上的底部部分和设置在衬底的侧壁上的侧壁部分，其中，底部部分的厚度大于侧壁部分的厚度。
本发明的又一些实施例提供了一种半导体结构，包括：衬底；基鳍，从衬底延伸；纳米结构的垂直堆叠件，设置在基鳍正上方；源极/漏极部件，与纳米结构的垂直堆叠件的端部表面接触；以及底部介电层，包括设置在衬底上的底部部分和设置在基鳍的侧壁上的侧壁部分，其中，源极/漏极部件的底表面与底部部分通过间隙间隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1图示了根据本发明的一个或多个方面的用于形成半导体器件的方法的流程图。
图2至图21示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图或俯视图。
图22是根据本发明的一个或多个方面的栅极结构的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“近似”等来描述数值或数值范围时，该术语考虑到了本领域普通技术人员默认的在制造过程中所产生的固有偏差，旨在涵盖处于合理范围内的数值。例如，数值或数值范围，涵盖包括所描述数值的合理范围，如所描述数值的+/-10％之内，基于与制造具有该数值相关特性的部件有关的已知制造公差。例如，厚度为“约5nm”的材料层，可以涵盖从4.25nm到5.75nm的尺寸范围，其中本领域普通技术人员已知的与沉积该材料层有关的制造公差为+/-15％。更进一步，本发明可能会在各种实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本公开总体上涉及多栅极晶体管和制造方法，并且更具体地涉及多栅极晶体管的泄漏防止。如上所述，MBC晶体管是多栅极晶体管的类型，其中纳米结构的垂直堆叠悬置在两个源极/漏极部件之间，并且栅极结构环绕纳米结构的垂直堆叠件中的每个。纳米结构可以有不同的形状并且可以包括纳米线、纳米棒、纳米片或其他类型的纳米结构。纳米结构的垂直堆叠件设置在由半导体衬底图案化的台面或基鳍上方。为了形成与纳米结构耦接的源极/漏极部件，源极/漏极沟槽与台面相邻。虽然栅极结构环绕每个纳米结构，但栅极结构仅接合台面的顶表面。因此，栅极结构对台面施加有限的控制。当源极/漏极部件与台面接触时，可以在源极/漏极部件和块状衬底之间产生泄漏路径。此外，源极/漏极部件的配置可能会影响MBC晶体管的性能。例如，当源极/漏极部件的体积较大时，可以减小源极/漏极电阻。当第二源极/漏极部件的体积较小时，可以减小源极-栅极电容。需要方法和结构来防止穿过台面泄漏，同时保持电阻电容(RC)延迟受到控制。
本发明提供了方法和结构，以通过最小化源极/漏极部件与下面的衬底和与其连接的台面之间的接触来减小MBC晶体管的泄漏电流。根据本发明的方法包括在衬底上方形成鳍状结构。鳍状结构包括由牺牲层交错的沟道层。该方法还包括使鳍状结构凹进以形成源极/漏极凹槽、使牺牲层的侧壁凹进以形成内部间隔件凹槽、在衬底和内部间隔件凹槽上方沉积介电层、在介电层上方沉积聚合物层，回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成内部间隔件部件并且在衬底的部分上方形成内部间隔件层，以及从多个沟道层的侧壁外延沉积多于一个外延层以在源极/漏极凹槽中形成源极/漏极部件。因为聚合物层保护介电层的下部部分，回蚀刻形成覆盖衬底的内部间隔件层。由于外延生长对半导体表面具有选择性，因此源极/漏极部件与内部间隔件层垂直间隔开。源极/漏极部件可以形成得较大以降低接触电阻或形成得较大以降低寄生电容。较大的源极/漏极部件可能伴随着较小的间隙，而较小的源极/漏极部件可能伴随着较大的间隙。
现在将参考附图更详细地描述本发明的各个方面。在这方面，图1是说明根据本发明的实施例的从工件形成半导体结构的方法100的流程图。方法100仅仅是示例，并不旨在将本发明限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供附加步骤，并且对于该方法的附加实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文未详细描述所有步骤。下面结合图2至图22描述方法100，图2至图22是根据图1中方法100的实施例在不同制造阶段的工件200的局部截面图或俯视图。因为工件200将被制造成半导体结构或半导体器件，所以根据上下文需要，本文中工件200可以被称为半导体结构200或半导体器件200。为避免疑义，图2至图22中的X、Y和Z方向相互垂直，并一致地使用。贯穿本发明，相同的参考标号表示相同的部件，除非另有说明。
参考图1和图2，方法100包括框102，其中在工件200上方形成交替半导体层的堆叠件204。如图2中所示，工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各种掺杂配置，取决于本领域已知的设计要求。在半导体器件是p型的实施例中，可以在衬底202上形成n型掺杂分布(即，n型阱或n阱)。在一些实施方式中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在半导体器件是n型的实施例中，可以在衬底202上形成p型掺杂分布(即，p型阱或p阱)。在一些实施方式中，用于形成p型阱的p型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202也可以包括其它半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、锗锡(GeSn)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延的层(外延层)，可以被应变用于性能增强，可以包括绝缘体上硅(SOI)或绝缘体上锗(GeOI)结构和/或可以具有其它合适的增强部件。
在一些实施例中，堆叠件204包括与第二半导体组分的沟道层208交错的第一半导体组分的牺牲层206。也可以说沟道层208由牺牲层206交错。第一半导体组分和第二半导体组分可以是不同的。在一些实施例中，牺牲层206包括硅锗(SiGe)或锗锡(GeSn)，并且沟道层208包括硅(Si)。应注意，牺牲层206的四(4)层和沟道层208的三(3)层交替布置，如图2中所示，这仅用于说明目的，并不旨在限制超出权利要求中具体叙述的内容。可以理解，可以在堆叠件204中形成任何数量的外延层。层的数量取决于用于半导体器件200的沟道构件的期望数量。在一些实施例中，沟道层208的数量在2和10之间。在图2所示的实施例中，堆叠件204包括最底部牺牲层206和最顶部牺牲层206。在实施例中，最顶部牺牲层206起到保护最顶部沟道层的作用，并且可以在后续工艺中被完全消耗掉。
在一些实施例中，所有牺牲层206可以具有基本均匀的第一厚度，并且所有沟道层208可以具有基本均匀的第二厚度。第一厚度和第二厚度可以相同或不同。如以下更详细描述的，沟道层208或其部分可以成为用于后续形成的多栅极器件的沟道构件，并且基于器件性能考虑来选择沟道层208的每个的厚度。沟道区域中的牺牲层206可以最终被去除，并且用以为后续形成的多栅极器件限定相邻沟道构件之间的垂直距离，该沟道构件由沟道层208形成，并且基于器件性能考虑来选择牺牲层206的每个的厚度。在一些可选实施例中，最顶部牺牲层206可以具有大于其他牺牲层206的厚度，以更好地发挥其保护下面沟道层208的作为。
可以使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其它合适的外延生长工艺来沉积堆叠件204中的牺牲层206和沟道层208。如上所述，在至少一些实例中，牺牲层206包括外延生长的硅锗(SiGe)层，并且沟道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206和沟道层208基本没有掺杂剂(即，具有约0原子/cm-3至约1x1017原子/cm-3的外来掺杂剂浓度)，其中例如，在堆叠件204的外延生长工艺期间不执行故意掺杂。在一些可选实施例中，牺牲层206可以包括硅锗(SiGe)并且沟道层208包括硅(Si)。
仍然参考图1、图2和图3，方法100包括框104，其中鳍状结构212由堆叠件204和衬底202形成。为了图案化堆叠件204，可以在堆叠件204上方沉积硬掩模层210(图2中所示)以形成蚀刻掩模。硬掩模层210可以是单层或多层。例如，硬掩模层210可以包括垫氧化物层和垫氧化物层上方的垫氮化物层。可以使用光刻工艺和蚀刻工艺来从堆叠件204和衬底202图案化鳍状结构212。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。如图3中所示，框104中的蚀刻工艺形成垂直延伸穿过堆叠件204和衬底202的部分的沟槽。沟槽限定鳍状结构212。在一些实施方式中，双重图案化或多重图案化工艺可以用于限定具有例如比使用单个、直接光刻工艺可获得的间距更小的间距的鳍状结构。例如，在一个实施例中，在衬底上方形成材料层并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后剩余的间隔件或芯轴可以用于通过蚀刻堆叠件204来图案化鳍状结构212。如图3中所示，包括牺牲层206和沟道层208的鳍状结构212沿着Z方向从衬底202垂直延伸并且沿着X方向纵向延伸。如图3所示，鳍状结构212包括从衬底202图案化的基鳍结构212B。包括牺牲层206和沟道层208的图案化的堆叠件204设置在基鳍结构212B正上方。也可以将基鳍结构212B称为台面212B或台面结构212B。
形成与鳍状结构212相邻的隔离部件214。在图3所示的一些实施例中，隔离部件214设置在基鳍结构212B的侧壁上。在一些实施例中，隔离部件214可以形成在沟槽中以将鳍状结构212与邻近的鳍状结构隔离。也可以将隔离部件214称为浅沟槽隔离(STI)部件214。在形成隔离部件214的示例工艺中，首先在衬底202上方沉积介电层，用介电层填充沟槽。介电层可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。在各个实例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、旋涂工艺和/或其它合适的工艺来沉积介电层。然后例如通过化学机械抛光(CMP)工艺减薄并平坦化所沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合进一步使平坦化的介电层凹进或回拉以形成图3中所示的隔离部件214。在凹进之后，鳍状结构212上升至隔离部件214之上，而基鳍结构212B基本上嵌入或埋入隔离部件214中。
参考图1、图4和图5，方法100包括框106，其中在鳍状结构212的沟道区域212C上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(图4和图5中所示)用作占位符以经历各个工艺，并且将被去除并且由功能栅极结构替换。其它工艺和配置是可能的。在图5中所示的一些实施例中，伪栅极堆叠件220形成在鳍状结构212上方并且可以将鳍状结构212分为位于伪栅极堆叠件220下面的沟道区域212C和不位于伪栅极堆叠件220下面的源极/漏极区域212SD。沟道区域212C与源极/漏极区域212SD相邻。如图5中所示，沟道区域212C沿着X方向设置在两个源极/漏极区域212SD之间。
形成伪栅极堆叠件220可以包括沉积伪栅极堆叠件220中的层以及图案化这些层。参考图4，可以在工件200上方毯式沉积伪介电层216、伪电极层218和栅极顶部硬掩模层222。在一些实施例中，可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其它合适的工艺在鳍状结构212上形成伪介电层216。在一些情况下，伪介电层216可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪介电层216上方沉积伪电极层218。在一些情况下，伪电极层218可以包括多晶硅。为了图案化的目的，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪电极层218上沉积栅极顶部硬掩模层222。然后可以图案化栅极顶部硬掩模层222、伪电极层218和伪介电层216以形成伪栅极堆叠件220，如图5中所示。例如，图案化工艺可以包括光刻工艺(例如，微影制程或电子束光刻)，其可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可以包括氧化硅层223和氧化硅层223上方的氮化硅层224。如图5中所示，图案化伪栅极堆叠件220，从而使得它仅设置在沟道区域212C上方，而不设置在源极/漏极区域212SD上方。类似于鳍形结构212，可以使用双重图案化工艺或多重图案化工艺来图案化伪栅极堆叠件。
参考图1和图6，方法100包括框108，其中栅极间隔件层226沉积在工件200上方，包括伪栅极堆叠件220上方。在一些实施例中，栅极间隔件层226共形地沉积在工件200上方，包括伪栅极堆叠件220的顶表面和侧壁上方。术语“共形”在本文中可以用于易于描述位于各个区域上方具有基本均匀厚度的层。栅极间隔件层226可以是单层或多层。栅极间隔件层226中的至少一层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。可以使用诸如CVD工艺、次大气压CVD(SACVD)工艺、ALD工艺或其它合适工艺的工艺在伪栅极堆叠件220上方沉积栅极间隔件层226。
参考图1和图7，方法100包括框110，其中使鳍状结构212的源极/漏极区域212SD各向异性地凹进以形成源极/漏极沟槽228。各向异性蚀刻可以包括干蚀刻或合适的蚀刻工艺，其蚀刻源极/漏极区域212SD和源极/漏极区域212SD之下的衬底202的部分。产生的源极/漏极沟槽228垂直延伸穿过堆叠件204的深度并且部分地进入到衬底202中。用于框110的示例干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。如图7所示，使鳍状结构212的源极/漏极区域212SD凹进暴露了牺牲层206的侧壁、沟道层208的侧壁和基鳍结构212B的侧壁。因为源极/漏极沟槽228在堆叠件204之下延伸进入到衬底202中，所以源极/漏极沟槽228包括限定在基鳍结构212B中的底表面和下部侧壁。源极/漏极沟槽228可以具有在约10nm至约30nm之间的深度D。
参考图1和图8，方法100包括框112，其中，选择性地且部分地使牺牲层206凹进以形成内部间隔件凹槽230。如图8所示，选择性和部分使在源极/漏极沟槽228中暴露的牺牲层206(图7中所示，但在图8中被去除)凹进以形成内部间隔件凹槽230，而栅极间隔件层226、基鳍结构212B的暴露部分和沟道层208基本上未被蚀刻。在沟道层208基本上由硅(Si)组成并且牺牲层206基本上由硅锗(SiGe)组成的实施例中，可以使用选择性湿蚀刻工艺或选择性干蚀刻工艺来执行牺牲层206的选择性凹进。示例选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，例如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图1和图9，方法100包括框114，其中，内部间隔件材料层232共形地沉积在工件200上方。在形成内部间隔件凹槽230之后，内部间隔件材料层232沉积在工件200上方，包括在栅极间隔件层226、内部间隔件凹槽230、基鳍结构212B的侧壁和面向顶部的表面上。内部间隔件材料层232可以由包括硅、氧、碳和/或氮的介电材料形成。在一些实施例中，内部间隔件材料层232可以包括氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富碳碳氮化硅或合适的低k介电材料。在一个实例中，内部间隔件材料层232包括碳氮氧化硅。虽然图9中描绘的内部间隔件材料层232是单层，但内部间隔件材料层232可以是多层的。在一些实施方式中，可以使用CVD、PECVD、SACVD、ALD或其他合适的方法来沉积内部间隔件材料层232。如图9所示，内部间隔件材料层232可以沉积到内部间隔件凹槽230中以及沟道层208的侧壁、基鳍结构212B的侧壁和基鳍结构212B的暴露在源极/漏极沟槽228中的表面上方。
参考图1和图10，方法100包括框116，其中，聚合物保护层236沉积在内部间隔件材料层232上方。聚合物保护层236由含氟聚合物形成，并且其分子结构包括硅(Si)、碳(C)、氮(N)或氟(F)。在一个实例中，聚合物保护层236包括氟化硅硅酮(silicone)或氟化聚硅烷。可以使用CVD、可流动CVD(FCVD)或旋涂来沉积聚合物保护层236。在一些实施例中，然后可以通过退火或紫外(UV)光固化所沉积的聚合物保护层236。在沉积和/或固化聚合物保护层236之后，聚合物保护层236所具有的顶表面低于鳍状结构212的顶表面。换言之，聚合物保护层236的顶表面低于最顶部沟道层208的顶表面。聚合物保护层236起到保护位于基鳍结构212B(基鳍结构212B是衬底202的延伸部)上的内部间隔件材料层232的作用，以便使基鳍结构212B在后续回蚀刻操作之后保持由内部间隔件材料层232覆盖。就此而言，聚合物保护层236应沿着Z方向具有足够的厚度用以保护下面的内部间隔件材料层232。在一些实施例中，虽然聚合物保护层236的顶表面低于最顶部沟道层208的顶表面，但聚合物保护层236的顶表面高于第二最顶部沟道层208。在一些可选实施例中，在聚合物保护层236的沉积/固化之后，聚合物保护层236的顶表面可以仍高于最顶部沟道层208。在这些可选实施例中，选择性回蚀刻所沉积的聚合物保护层236直到其顶表面低于最顶部沟道层208并且高于第二最顶部沟道层208。
参考图1和图11，方法100包括框118，其中，聚合物保护层236和内部间隔件材料层232被回蚀刻以形成内部间隔部件234。参考图11，内部间隔件材料层232和沉积在其上的聚合物保护层236然后被各向异性地回蚀刻以从沟道层208的侧壁去除内部间隔件材料层232，从而在内部间隔件凹槽230中形成内部间隔部件234。在框118处，还可以从栅极顶部硬掩模层222和栅极间隔件层226的顶表面和/或侧壁去除内部间隔件材料层232。在一些实施方式中，在框118处执行的回蚀刻操作可以包括使用氟化氢(HF)、氟气(F2)、氢(H2)、氨(NH3)、三氟化氮(NF3)或其他基于氟的蚀刻剂。如图11所示，每个内部间隔部件234与凹进的牺牲层206直接接触并且垂直地(沿着Z方向)设置在两个邻近的沟道层208之间。根据本发明，聚合物保护层236被蚀刻地比内部间隔件材料层232慢，从而使得聚合物保护层236可以保护内部间隔件材料层232的位于基鳍结构212B正上方的底部部分2340。结果，如图11中典型地示出，并非所有聚合物保护层236都从源极/漏极区域212SD中被蚀刻掉。就此而言，框118处的操作还在基鳍结构212B的面向顶部的表面和侧壁上方形成底部内间隔件层2340。
参考图1和图12，方法100包括框120，其中去除聚合物保护层236。在形成任何外延层之前，方法100可以包括清洁工艺以清洁工件200的表面。清洁工艺可以包括干清洁、湿清洁或它们的组合。在一些实例中，湿清洁可以包括使用标准清洁1(RCASC-1、去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCASC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫混合物)和/或用于氧化物去除的氢氟酸。干清洁工艺可以包括使用氮(N2)等离子体和氢(H2)处理。氢处理可以将表面上的硅转化为硅烷(SiH4)，硅烷可以被泵出以去除。在一些实施例中，清洁工艺可以去除残留的聚合物保护层236。
参考图12，直接设置在基鳍结构212B的面向顶部的表面和侧壁上的底部内间隔件层2340不具有均匀的厚度。如上所述，在框118处的回蚀刻蚀刻内部间隔件材料层232比其蚀刻聚合物保护层236快。底部内间隔件层2340包括位于基鳍结构212B的面向顶部的表面上的下部部分和位于基鳍结构212B的侧壁上的侧壁部分。因为聚合物保护层236减慢了回蚀刻，所以该下部部分比该侧壁部分厚。如图12所示，下部部分具有第一厚度T1，并且侧壁部分具有第二厚度T2。在一些情况下，第一厚度T1在约1nm至约4nm之间并且第二厚度T2在约2nm至约5nm之间。可以观察到，由于聚合物保护层236的使用，第二厚度T2与第一厚度T1的比率可以在1.2至2之间。
参考图1、图13和图14，方法100包括框122，其中从沟道层208的表面形成源极/漏极部件246。在所描绘的实施例中，源极/漏极部件246包括第一外延层238、第二外延层240和第三外延层244。框122处的操作包括从沟道层208的侧壁外延沉积第一外延层238(如图13所示)，外延沉积第二外延层240(如图13所示)，以及外延沉积第三外延层244(如图14所示)。根据本发明，第一外延层238选择性地沉积在沟道层208的侧壁上。为了确保第一外延层238的选择性沉积，可以使用生长蚀刻沉积工艺或循环沉积工艺来沉积第一外延层238。顾名思义，生长蚀刻沉积工艺包括生长成分(或生长循环)和蚀刻成分(或蚀刻循环)。生长成分(或生长循环)选择性地将第一外延层238主要沉积在半导体表面(即，沟道层208的表面)上，并且蚀刻成分(或蚀刻循环)去除沉积在非半导体表面(例如，内部间隔部件234、栅极间隔件层226和底部内间隔件层2340)上的第一外延层238。
第一外延层238可以是n型或p型。当第一外延层238为n型时，它可以包括磷掺杂的硅(Si:P)或砷掺杂的硅(Si:As)。当第一外延层238是p型时，它可以包括硼掺杂的硅锗(SiGe:B)。在一些实施例中，第一外延层238可以是原位掺杂的。当第一外延层238中的掺杂剂是磷(P)时，生长蚀刻沉积工艺包括生长循环，该生长循环包括使用磷化氢(PH3)。当第一外延层238中的掺杂剂是砷(As)时，生长蚀刻沉积工艺包括生长循环，该生长循环包括使用砷化三氢(AsH3)。当第一外延层238中的掺杂剂是硼(B)时，生长蚀刻沉积工艺包括生长循环，该生长循环包括使用三氟化硼(BF3)。第一外延层238用作减少掺杂剂从第二外延层扩散到沟道层208中屏蔽外延层。为了适当地用作屏蔽外延层，第一外延层238形成为使其完全覆盖沟道层208的所有暴露表面。在一些情况下，生长蚀刻沉积工艺可以包括约2至约5个之间的生长循环以及约2至约5个之间的蚀刻循环。在一个实施例中，生长蚀刻沉积工艺可以包括约2至约3个之间的生长循环和约2至约3个之间的蚀刻循环，以实现第一外延层238在沟道层208上方的令人满意的覆盖范围。
可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第二外延层240。第二外延层240为重掺杂的半导体层以降低寄生电阻。因此，当第二外延层240的体积增加时，电阻减小。与第一外延层相似，第二外延层240可以是n型或p型并且可以是原位掺杂的。当第二外延层240为n型时，它可以包括磷掺杂的硅(Si:P)或砷掺杂的硅(Si:As)。当第二外延层240为p型时，它可以包括硼掺杂的硅锗(SiGe:B)。应注意，无论第一外延层238中的掺杂剂是磷(P)、砷(As)或硼(B)，第二外延层240中的掺杂剂浓度都大于第一外延层238中的掺杂剂浓度。当第一外延层238和第二外延层240为p型时，第一外延层238中的锗含量小于第二外延层240中的锗含量，以减少晶格失配缺陷。如图13所示，允许第二外延层240从第一外延层238的两侧壁生长到在源极/漏极凹槽228的中部处合并。因为第一外延层238和第二外延层240是外延形成的，所以第二外延层240的沉积形成间隙242，每个间隙242由第二外延层240的底表面和底部内间隔件层2340限定。在图13所示的一些实施例中，每个间隙242可以暴露出最底部的内部间隔部件234的部分。
参考图14，框122在第二外延层240的顶表面上方沉积第三外延层244。在一些实施例中，可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺来沉积第三外延层244。第三外延层244作为覆盖外延层以防止第二外延层240中的掺杂剂在形成源极/漏极接触件之前扩散到相邻结构中。为了适当地作为覆盖外延层，可以掺杂第三外延层244，即使掺杂剂浓度小于第二外延层240中的掺杂剂浓度。与第一外延层238和第二外延层240相似，第三外延层244可以是n型或p型。当第三外延层244为n型时，其可以包括磷掺杂的硅(Si:P)或砷掺杂的硅(Si:As)。当第三外延层244为p型时，它可以包括硼掺杂的硅锗(SiGe:B)。
仍然参考图14，可以将一个源极/漏极区域212SD上方的第一外延层238、第二外延层240和第三外延层244统称为源极/漏极部件246。源极/漏极部件246通过第一外延层238与沟道层208的侧壁相接。第二外延层240占据源极/漏极部件246的总体积的大部分。第二外延层240通过第一外延层238与沟道层208的侧壁间隔开。可以使第二外延层240与内部间隔部件234的侧壁直接接触。第三外延层244防止掺杂剂从重掺杂的第二外延层240扩散。图14示出了间隙242和底部内间隔件层2340将源极/漏极部件246与衬底和基鳍结构212B绝缘。
参考图1和图15至图22，方法100包括框124，其中用栅极结构260替换伪栅极堆叠件220。框124可以包括在第三外延层244上方沉积层间介电(ILD)层248(如图15所示)、去除伪栅极堆叠件220(如图16所示)、选择性去除沟道区域212C中的牺牲层206以释放沟道层208作为沟道构件2080(如图17所示)、以及形成栅极结构260以环绕每个沟道构件2080(如图18所示)。参考图15，ILD层248沉积在工件200上方，包括在第三外延层244上方。ILD层248包括材料，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。可以使用CVD、FCVD、旋涂或合适的沉积技术来沉积ILD层248。在图15中未明确示出的一些可选施例中，可以在沉积ILD层248之前在第三外延层244上方沉积接触蚀刻停止层(CESL)。CESL可以包括氮化硅。在沉积ILD层248之后，可以通过平坦化工艺平坦化工件200以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件220的暴露允许去除伪栅极堆叠件220。
参考图16，去除伪栅极堆叠件220。去除伪栅极堆叠件220可以包括对伪栅极堆叠件220的材料有选择性的一种或多种蚀刻工艺。例如，可以使用对伪栅极堆叠件220具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合来执行伪栅极堆叠件220的去除。在去除伪栅极堆叠件220之后，沟道区域212C中的牺牲层206和沟道层208的侧壁被暴露。参考图17，在去除伪栅极堆叠件220之后，选择性地去除沟道区域212C中沟道层208之间的牺牲层206。牺牲层206的选择性去除释放沟道层208(图16中所示)以形成图17中所示的沟道构件2080。牺牲层206的选择性去除形成栅极沟槽250，栅极沟槽250包括位于相邻沟道构件2080之间的间隔。可以通过选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工艺来实施牺牲层206的选择性去除。示例选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，例如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图18，在沟道构件2080的释放之后，栅极结构260被沉积在栅极沟槽250中以环绕每个沟道构件2080。尽管未明确示出，但栅极结构260包括在沟道区域212C中与沟道构件2080和基鳍结构212B相接的界面层、位于界面层上方的栅极介电层和位于栅极介电层上方的栅电极层。界面层可以包括介电材料，例如氧化硅、硅酸铪或氮氧化硅。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成界面层。栅极介电层可以包括高k介电材料，例如氧化铪。可选地，栅极介电层可以包括其他高K介电材料，例如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化硅铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成栅极介电层。
栅极结构260的栅电极层可以包括单层或可选的多层结构，例如具有选定功函数以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各种组合。作为示例，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化硅钽(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成栅电极层。在各个实施例中，可以执行CMP工艺以去除过量金属，从而提供栅极结构的基本平坦的顶表面。栅极结构包括插入在沟道区域212C中的沟道构件2080之间的部分。
现在参考图18和图19。第二外延层240的沉积可以被配置为改变源极/漏极部件246的体积。当在框122处使第二外延层240的沉积更具选择性时，第二外延层240具有较小的体积并且第二外延层240的底表面可以高于基鳍结构212B的顶表面，如图18所示。当在框122处使第二外延层240的沉积选择性较低时，第二外延层240具有较大的体积并且第二外延层240的底表面可以低于基鳍结构212B的顶表面，如图19所示。因为第二外延层240是最重掺杂层，所以第二外延层240的体积影响源极/漏极部件246的接触电阻。当第二外延层240的体积较大时，源极/漏极部件246的接触电阻较低。当第二外延层240的体积较小时，源极/漏极部件246的接触电阻较大。在一些实施例中，可以通过具有较高的工艺温度来使第二外延层240的沉积更具选择性，并且可以通过具有较低的工艺温度来使第二外延层240的沉积选择性较低。图18或图19中的间隙242具有高度H并且高度H可以在约2nm至约20nm之间。
图20示出了工件200的局部俯视图。图20有助于说明图2至图19和图21至图22的横截面线。图20示出了工件200的部分。图20中所示的工件200的部分包括沿着X方向纵向延伸的两个鳍状结构212或两个鳍状有源区域202。栅极结构260沿着Y方向延伸以跨越两个鳍状结构212的沟道区域。栅极结构260环绕两个鳍状有源区域212中的每个沟道构件2080。每个鳍状结构212的沟道区域沿着X方向夹在两个源极/漏极区域之间。源极/漏极部件246设置在源极/漏极区域上方。栅极结构260的侧壁由栅极间隔件层226加衬。图20包括三个横截面线-线A-A’、线B-B’和线C-C’。线A-A’沿着X方向延伸并穿过鳍状有源区域212、源极/漏极部件246、栅极间隔件层226、沟道构件2080和栅极结构260。线B-B’沿着Y方向延伸以经过两个源极/漏极部件246。线C-C’沿着X方向延伸并穿过栅极间隔件层226和栅极结构260。图2至图19包括沿着线A-A’的局部截面图
图21示出了沿着线B-B’工件200的局部截面图。图21示出了从衬底202延伸的两个基鳍结构212B。两个基鳍结构212B沿着Y方向通过隔离部件214彼此间隔开。栅极间隔件层226设置在隔离部件214上并且沿着基鳍结构212B的侧壁延伸。沿着基鳍结构212B的侧壁设置的栅极间隔件层226可以被称为鳍侧壁226。工件200包括设置在基鳍结构212B的顶表面上的底部内间隔件层2340。沿着Y方向，底部内间隔件层2340夹在两个鳍侧壁226之间。每个间隙242垂直夹在底部内间隔件层2340和源极/漏极部件246之间。每个间隙242沿着Y方向限定在两个鳍侧壁226之间。在一些实施例中，每个源极/漏极部件246与鳍侧壁226直接接触。ILD层248设置在隔离部件214、鳍侧壁226和源极/漏极部件246上方。在图中未明确示出的一些实施例中，ILD层248通过接触蚀刻停止层与源极/漏极部件246、鳍侧壁226和隔离部件214间隔开。
隔离部件214包括在鳍侧壁226正下方的顶部部分214A和在主体隔离部件214和顶部部分214A之间延伸的颈部部分214B。在图21所示的一些实施例中，框118处的内部间隔件材料层232和聚合物保护层236的回蚀刻也蚀刻了隔离部件214。回蚀刻可能引起鳍侧壁226之下的底切，从而使顶部部分214A悬置在颈部部分214B上。换言之，ILD层248的部分可以在顶部部分214A之下部分地延伸。
图22示出了沿着图20中所示的线C-C’的工件200的局部截面图。因为线C-C’穿过栅极结构260而不经过任何源极/漏极部件246，所以图22示出了设置在隔离部件214上的栅极结构260的部分。如上文关于图21所描述的，隔离部件214包括与栅极间隔件层226和栅极结构260接触的顶部部分214A以及位于顶部部分214A下面的颈部部分214B。框118处的蚀刻底切隔离部件214，从而使得顶部部分214A悬置在颈部部分214B上。换言之，ILD层248在隔离部件214的顶部部分214A的部分之下部分地延伸。
在一个示例性方面，本发明涉及一种方法。该方法包括在衬底上方形成鳍状结构，该鳍状结构包括由多个牺牲层交错的多个沟道层，使鳍状结构的源极/漏极区域凹进以形成暴露衬底的部分、多个牺牲层的侧壁和多个沟道层的侧壁的源极/漏极凹槽，使多个牺牲层的侧壁选择性且部分地凹进以形成内部间隔件凹槽，在衬底和内部间隔件凹槽上方共形地沉积介电层，在介电层上方沉积聚合物层，从而使得聚合物层的顶表面低于鳍状结构的顶表面，回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成内部间隔部件并且在衬底的部分上方形成内部间隔件层，以及从多个沟道层的侧壁外延地沉积多于一个外延层，以在源极/漏极凹槽中形成源极/漏极部件。源极/漏极部件和内部间隔件层限定间隙。
在一些实施例中，介电层包括硅、氧、碳和氮。在一些实施方式中，聚合物层包括碳、氢、氧和氟。在一些情况下，聚合物层不含硅。在一些实施例中，内部间隔件层的表面基本上不含该多于一个外延层。在一些实施方式中，在回蚀刻期间，聚合物层的蚀刻速率小于介电层的蚀刻速率。在一些实施例中，该方法还包括在回蚀刻之后，选择性地去除聚合物层。在一些实施例中，在回蚀刻之后，衬底基本上由内部间隔件层覆盖。
在另一个示例性方面，本发明涉及一种方法。该方法包括接收包括衬底和位于衬底上方的鳍状结构的工件，该鳍状结构包括基鳍和位于基鳍上方的半导体堆叠件，该半导体堆叠件包括由第二半导体层交错的第一半导体层，在鳍状结构的沟道区域上方形成伪栅极堆叠件，在工件上方沉积顶部间隔件层，在沉积顶部间隔件层之后，使工件凹进以在鳍状结构的源极/漏极区域上方形成源极/漏极凹槽，源极/漏极凹槽延伸到衬底中并且暴露第一半导体层和第二半导体层的侧壁，使第二半导体层的侧壁选择性且部分地凹进以形成内部间隔件凹槽，在衬底和内部间隔件凹槽上方共形地沉积介电层，在介电层上方沉积聚合物层，从而使得聚合物层的顶表面低于鳍状结构的顶表面，回蚀刻聚合物层和介电层以在内部间隔件凹槽中形成内部间隔部件并且在衬底上方形成内部间隔件层，在回蚀刻之后，去除聚合物层，在第一半导体层的侧壁上选择性地沉积第一外延层，以及在第一外延层的表面上选择性地沉积第二外延层。内部间隔件层包括设置在衬底的面向顶部的部分上的底部部分和设置在衬底的侧壁上的侧壁部分。底部部分的厚度大于侧壁部分的厚度。
在一些实施例中，第一外延层和第二外延层包括半导体材料和掺杂剂。第一外延层中掺杂剂的第一浓度小于第二外延层中掺杂剂的第二浓度。在一些实施方式中，第二外延层的底表面比基鳍的顶表面低约1nm和约15nm之间。在一些实施例中，第二外延层的底表面比基鳍的顶表面高约1nm至约5nm。在一些情况下，底部部分的顶表面与第二外延层通过间隙间隔开。在一些实施例中，沉积顶部间隔件层形成沿着基鳍的侧壁延伸的第一间隔件侧壁和第二间隔件侧壁。在一些情况下，间隙设置在第一间隔件侧壁和第二间隔件侧壁之间。
在又一个示例性方面，本发明涉及一种半导体结构。该半导体结构包括衬底、从衬底延伸的基鳍、设置在基鳍正上方的纳米结构的垂直堆叠件、与纳米结构的垂直堆叠件的端部表面接触的源极/漏极部件、以及底部介电层，包括设置在衬底上的底部部分和设置在基鳍的侧壁上的侧壁部分。源极/漏极部件的底表面与底部部分通过间隙间隔开。
在一些实施例中，底部部分的厚度大于侧壁部分的厚度。在一些实施方式中，半导体结构还包括栅极结构，环绕纳米结构的垂直堆叠件中的每个并且与基鳍的顶表面接触。在一些情况下，栅极结构与源极/漏极部件通过交错纳米结构的垂直堆叠件的多个内部间隔部件间隔开。在一些实施例中，多个内部间隔部件中的最底部内部间隔部件与侧壁部分邻接。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上方形成鳍状结构，所述鳍状结构包括由多个牺牲层交错的多个沟道层；
使所述鳍状结构的源极/漏极区域凹进，以形成暴露所述衬底的部分、所述多个牺牲层的侧壁和所述多个沟道层的侧壁的源极/漏极凹槽；
使所述多个牺牲层的所述侧壁选择性且部分地凹进以形成内部间隔件凹槽；
在所述衬底和所述内部间隔件凹槽上方共形地沉积介电层；
在所述介电层上方沉积聚合物层，从而使得所述聚合物层的顶表面低于所述鳍状结构的顶表面；
回蚀刻所述聚合物层和所述介电层以在所述内部间隔件凹槽中形成内部间隔部件并且在所述衬底的所述部分上方形成内部间隔件层；以及
从所述多个沟道层的所述侧壁外延沉积多于一个外延层以在所述源极/漏极凹槽中形成源极/漏极部件，
其中，所述源极/漏极部件和所述内部间隔件层限定间隙。
2.根据权利要求1所述的方法，其中，所述介电层包括硅、氧、碳和氮。
3.根据权利要求1所述的方法，其中，所述聚合物层包括碳、氢、氧和氟。
4.根据权利要求1所述的方法，其中，所述聚合物层不含硅。
5.根据权利要求1所述的方法，其中，所述内部间隔件层的表面基本上不含所述多于一个外延层。
6.根据权利要求1所述的方法，其中，在所述回蚀刻期间，所述聚合物层的蚀刻速率小于所述介电层的蚀刻速率。
7.根据权利要求1所述的方法，还包括：
在所述回蚀刻之后，选择性地去除所述聚合物层。
8.根据权利要求1所述的方法，其中，在所述回蚀刻之后，所述衬底基本上由所述内部间隔件层覆盖。
9.一种形成半导体结构的方法，包括：
接收工件，所述工件包括：
衬底，以及
鳍状结构，位于所述衬底上方，所述鳍状结构包括基鳍和位于所述基鳍上方的半导体堆叠件，所述半导体堆叠件包括由第二半导体层交错的第一半导体层；
在所述鳍状结构的沟道区域上方形成伪栅极堆叠件；
在所述工件上方沉积顶部间隔件层；
在沉积所述顶部间隔件层之后，使所述工件凹进以在所述鳍状结构的源极/漏极区域上方形成源极/漏极凹槽，所述源极/漏极凹槽延伸到所述衬底中并且暴露所述第一半导体层和第二半导体层的侧壁；
使所述第二半导体层的所述侧壁选择性且部分地凹进以形成内部间隔件凹槽；
在所述衬底和所述内部间隔件凹槽上方共形地沉积介电层；
在所述介电层上方沉积聚合物层，从而使得所述聚合物层的顶表面低于所述鳍状结构的顶表面；
回蚀刻所述聚合物层和所述介电层以在所述内部间隔件凹槽中形成内部间隔件部件并且在所述衬底上方形成内部间隔件层；
在所述回蚀刻之后，去除所述聚合物层；
在所述第一半导体层的所述侧壁上选择性地沉积第一外延层；以及
在所述第一外延层的表面上选择性地沉积第二外延层，
其中，所述内部间隔件层包括设置在所述衬底的面向顶部的部分上的底部部分和设置在所述衬底的侧壁上的侧壁部分，
其中，所述底部部分的厚度大于所述侧壁部分的厚度。
10.一种半导体结构，包括：
衬底；
基鳍，从所述衬底延伸；
纳米结构的垂直堆叠件，设置在所述基鳍正上方；
源极/漏极部件，与所述纳米结构的垂直堆叠件的端部表面接触；以及
底部介电层，包括设置在所述衬底上的底部部分和设置在所述基鳍的侧壁上的侧壁部分，
其中，所述源极/漏极部件的底表面与所述底部部分通过间隙间隔开。
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