TWI832404B - 半導體結構及其形成方法 - Google Patents

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Abstract

提供方法和形成的半導體結構。本揭露的一種方法包括在一基底的上方形成一鰭狀結構，此鰭狀結構包括以多個犧牲層交錯的多個通道層，下凹此鰭狀結構的一源極/汲極區域以形成延伸到基底中並暴露出基底的一部分的一源極/汲極凹槽，選擇性地和部分地下凹犧牲層的側壁以形成內部間隔物凹槽，在此些內部間隔物凹槽中形成內部間隔物，在基底的暴露部分上選擇性的形成一緩衝半導體層，在通道層的側壁上和緩衝半導體層上選擇性的沉積第一磊晶層以使緩衝半導體層的頂表面被第一磊晶層完全覆蓋，以及在第一磊晶層和內部間隔物的上方沉積第二磊晶層。

Description

半導體結構及其形成方法
本發明實施例內容是有關於一種半導體結構及其形成方法，特別是有關於一種可以降低接觸阻值的半導體結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。在積體電路演進的歷程中，功能密度(例如單位晶片面積的互連裝置的數量)已普遍地增加，同時伴隨著幾何尺寸(是指可以使用製程形成的最小部件(或線)的尺寸)的縮小。這樣的尺寸縮減的過程普遍地帶來了提升生產效率與降低相關成本的益處。但這樣的尺寸縮減也增加了積體電路的加工和製造的複雜性。
例如，隨著積體電路(IC)技術朝向更小的技術節點發展，已經發展出多閘極金屬氧化物半導體場效電晶體(多閘極金屬氧化物鰭式場效電晶體(multi-gate MOSFET)，或是多閘極裝置)，通過增加閘極-通道耦合，減少關閉狀態電流，並且減少短通道效應(short-channel effects；SCEs)的方式以改善閘極控制。一多閘極裝置通常是指具有一閘極結構或閘極結構的一部分設置在通道區 的超過一側上的一種裝置。多橋通道(Multi-bridge-channel；MBC)電晶體是多閘極裝置的示例，並且他們已經在高性能和低漏電的應用方面成為受歡迎並且可信賴的候選者。多橋通道(MBC)電晶體具有可以部分的或完全的圍繞通道區而延伸的一閘極結構，以提供對於通道區的兩側或是更多側的接觸。由於其閘極結構圍繞通道區，多橋通道(MBC)電晶體也可以稱為環繞式閘極電晶體(surrounding gate transistor；SGT)或是全繞式閘極(gate-all-around；GAA)電晶體。
為了提高多橋通道(MBC)的性能，投入努力以開發可以減少漏電流、降低電容和電阻的磊晶部件(epitaxial features)。雖然傳統的磊晶部件通常足以滿足其預期的目的，但是它們並非在所有方面都是令人滿意的。
本揭露的一些實施例提供一種半導體結構的形成方法，此方法包括在一基底的上方形成一鰭狀結構(fin-shaped structure)，前述的鰭狀結構包括以複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；下凹(recessing)前述鰭狀結構的一源極/汲極區域(source/drain region)以形成一源極/汲極凹槽(source/drain recess)，且前述源極/汲極凹槽延伸到前述基底中並暴露出前述基底的一部分；選擇性的和部分的下凹(recessing)前述犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在前述內部間隔物凹槽中形成內部間隔物(inner spacers)；在前述基底的前述暴露部分上選擇性的形成一緩衝半導體層(buffer semiconductor layer)；在前述通道層的側壁上和前述緩衝半導體層上選擇性的沉積一第一磊晶層(first epitaxial layer)，使得前述緩衝半導體層的一頂表面被前述第一磊晶層完全覆蓋；以及在前述第一磊晶層和前述內部間隔物的上方 沉積一第二磊晶層(second epitaxial layer)。
本揭露的一些實施例再提供一種半導體結構的形成方法，包括在一基底上方形成一堆疊(stack)，前述堆疊包括由複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；圖案化前述堆疊和前述基底而形成一鰭狀結構(fin-shaped structure)；在前述鰭狀結構的一通道區域的上方形成一虛置閘極堆疊(dummy gate stack)；下凹前述鰭狀結構的一源極/汲極區域(source/drain region)以暴露出前述基底的一部分，前述源極/汲極區域與前述通道區相鄰；在下凹前述源極/汲極區域後，選擇性的和部分的凹陷前述犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在前述內部間隔物凹槽中形成內部間隔物(inner spacers)；在前述基底的前述暴露部分的上方選擇性的形成一未摻雜的半導體層；在前述通道層的側壁和前述未摻雜的半導體層的表面上選擇的地沉積一遮蔽磊晶層(shielding epitaxial layer)；在前述遮蔽磊晶層和前述內部間隔物的上方沉積一重摻雜的磊晶層(heavily doped epitaxial layer)，使得前述重摻雜的磊晶層與前述未摻雜的半導體層通過前述遮蔽磊晶層而相隔開來；以及在前述重摻雜的磊晶層上沉積一覆蓋磊晶層(capping epitaxial layer)。
本揭露的一些實施例提供一種半導體結構，此半導體結構包括位於一基底上方的一第一未摻雜半導體部件(first undoped semiconductor feature)和一第二未摻雜半導體部件(second undoped semiconductor feature)；從前述基底上升的一鰭狀結構(fin structure)，並且前述鰭狀結構係沿著一第一方向夾置在前述第一未摻雜半導體部件和前述第二未摻雜半導體部件之間；設置在前述鰭狀結構上方的複數個奈米結構(nanostructures)；設置在前述第一未摻雜半導體部件上的一第一源極/汲極部件(first source/drain feature)；以及設置在前述第二未摻雜半 導體部件上的一第二源極/汲極部件(second source/drain feature)，其中前述奈米結構沿著前述第一方向而在前述第一源極/汲極部件和前述第二源極/汲極部件之間延伸；其中前述第一源極/汲極部件包括一第一磊晶層(first epitaxial layer)和一第二磊晶層(second epitaxial layer)，第一磊晶層是覆蓋前述第一源極/汲極部件的一頂表面以及前述奈米結構的側壁，而第二磊晶層則是與前述第一未摻雜半導體部件和前述奈米結構的前述側壁相隔開來。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124:步驟
200:工件(半導體結構/半導體裝置)
202:基底
204:堆疊
206:犧牲層
208:通道層
2080:通道構件
210:硬質遮罩層
212:鰭狀結構
212C:通道區域
212SD:源極/汲極區域
212B:基底鰭部結構
214:隔離部件(淺溝槽隔離部件)
216:虛置介電層
218:虛置電極層
220:虛置閘極堆疊
222:閘極頂部硬質遮罩層
223:氧化矽層
224:氮化矽層
226:閘極間隔物層
228:源極/汲極溝槽
230:內部間隔物凹槽
234:內部間隔物部件
236:緩衝半導體層(緩衝半導體部件)
238:第一磊晶層
238B:底部部分
238S:側壁部分
240:第二磊晶層
242:第三磊晶層
244:層間介電層
246:閘極溝槽
250:閘極結構
252:矽化物層
254:源極/汲極接觸件
D:凹槽深度
H:邊緣高度
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
T6:第六厚度
T7:第七厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據本揭露的一個或多個方面示出了一半導體裝置的形成方法的流程圖。
第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24圖是根據本揭露的一個或多個方面，依照如第1圖所示的方法的一製造過程中的一工件(workpiece)的局部剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含上述第一部件和第二部 件直接接觸的實施例，也可能包含額外的部件形成於上述第一部件和上述第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，文中可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」及其他類似的用語，以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
更進一步，當使用「約」、「大約」、或類似的用語來描述一個數值或一個數值範圍時，除非有另外指明，否則可根據本領域技術人員的知識以及參照本文公開的具體技術，此用語是用於涵蓋在該數值的某些變化(例如+/-10%或其他變化)範圍內的數值。例如，基於與製造具有與該數值相關聯的特性的部件相關的已知製造公差，數值或數值範圍涵蓋包括所描述的數值的合理範圍，例如在所描述的數值的+/-10%內。例如，具有“約5奈米(nm)”厚度的一材料層可以涵蓋從4.25奈米(nm)到5.75奈米(nm)的尺寸範圍，其中根據本領域技術人員所已知的與沈積此材料層相關的製造公差為+/-15%。更進一步，本揭露可以在各種示例中重複參考數字以及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例以及/或配置之間的關係。
本揭露大致上是關於多閘極電晶體(multi-gate transistors)及其製造方法，更具體地是關於多橋通道(MBC)電晶體的源極/汲極部件。多橋通道 (MBC)電晶體的通道區域可以設置在奈米線通道構件(nanowire channel members)、條形通道構件(bar-shaped channel members)、奈米片通道構件、奈米結構通道構件、管狀通道部件、柱狀通道部件以及/或其他合適的通道配置中。根據通道構件的形狀，多橋通道(MBC)電晶體也可以稱為奈米線電晶體(nanowire transistors)或奈米片電晶體(nanosheet transistors)。不管形狀如何，多橋通道(MBC)電晶體的每個通道構件在兩個源極/汲極部件(source/drain features)之間延伸，並且耦合至此兩個源極/汲極部件。根據本揭露的實施例，每個源極/汲極部件是設置在一源極/汲極凹槽(source/drain recess)中的未摻雜半導體部件(undoped semiconductor feature)上。每個源極/汲極部件包括一遮蔽磊晶層(shielding epitaxial layer)，此遮蔽磊晶層完全的覆蓋未摻雜半導體部件和覆蓋通道構件的側壁，並且在遮蔽磊晶層的上方設置一重摻雜磊晶層(heavily doped epitaxial layer)。重摻雜磊晶層是通過遮蔽磊晶層而與未摻雜半導體部件間隔開來。可以在重摻雜磊晶層的上方形成一覆蓋磊晶層(capping epitaxial layer)以保護重摻雜磊晶層。遮蔽磊晶層可以包括一錐形頂表面(cone-like top surface)或一大致上平坦的頂表面。本揭露的實施例減少了源極/汲極部件中的空隙形成(void formation)和降低接觸阻值。
現在將參考附圖更詳細地描述本揭露的各個方面。就此而言，第1圖是說明根據本揭露的實施例中用於自一工件(workpiece)形成一半導體結構的方法100的流程圖。方法100僅是一示例，而並非旨在將本揭露限制在方法100中所明確示出的內容。對於此方法的其他實施例，可以在方法100之前、期間和之後提供一些額外的步驟，並且可以替換、消除或者移動所描述的某些步驟。為了簡化起見，本揭露並沒有詳細描述所有步驟。以下結合第2圖至第24圖描述方 法100，其為根據方法100之實施例的處於不同製造階段的一工件(workpiece)200的局部剖面示意圖。由於工件200會被製造成一半導體結構或一半導體裝置，所以可以根據上下文的需要，將工件200稱為一半導體結構或一半導體裝置200。為了避免疑問，第2圖至第24圖中的X、Y和Z方向可以相互垂直。此外，在整個揭露內容中，除非另有說明，否則相似的部件標號係用以表示相似的部件。
參照第1圖和第2圖，方法100包括步驟102，其中在工件200的上方形成具有交替半導體層的一堆疊(stack)204。如第2圖所示，工件200包括一基底(substrate)202。在一些實施例中，基底202可以是一半導體基底，例如是一矽(Si)基底。基底202可以根據本領域已知的設計要求而包括各種摻雜配置。在半導體裝置為p型的實施例中，可以在基底202上形成一n型摻雜分佈(n-type doping profile)(即，n型井或n-井)。在一些實施方式中，用於形成n型井的n型摻雜物(n-type dopant)可以包括磷(P)或砷(As)。在半導體裝置為n型的實施例中，可在基底202上形成一p型摻雜分佈(p-type doping profile)(即p型井或p-井)。在一些實施方式中，用於形成p型井的p型摻雜物(p-type dopant)可以包括硼(B)或鎵(Ga)。合適的摻雜可以包括摻雜物的離子佈植以及/或擴散製程。基底202還可以包括其他半導體，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鍺錫(GeSn)、或金剛石。或者，基底202可以包括一化合物半導體(compound semiconductor)以及/或一合金半導體(alloy semiconductor)。此外，基底202可以選擇性的包括一磊晶層(epi-layer)，可以被應變以增強性能，基底202可以包括絕緣體上覆矽(silicon-on-insulator，SOI)或是絕緣體上覆鍺(germanium-on-insulator，GeOI)結構，以及/或可能具有其他合適的增強部件。
在一些實施例中，堆疊204包括由犧牲層206與通道層208交替設 置而成，犧牲層206具有第一半導體組成，通道層208具有第二半導體組成。也可以說是通道層208與犧牲層206交錯。第一半導體組成和第二半導體組成可以不同。在一些實施例中，犧牲層206包括矽鍺(SiGe)或鍺錫(GeSn)，而通道層208包括矽(Si)。應注意的是，如第2圖所示的四(4)層犧牲層206和三(3)層通道層208的交替設置，這僅是出於示例說明的目的，並非用來限制超出權利要求內容中所特別提及的範圍。可以理解的是，可以在堆疊204中形成任意數量的磊晶層。層的數量取決於半導體裝置200的通道部件的期望數量。在一些實施例中，通道層208的層數是在2層到10層之間。在第2圖所示的實施例中，堆疊204包括一最底層的犧牲層(bottommost sacrificial layer)206和一最頂層的犧牲層(topmost sacrificial layer)206。在一些實施例中，最頂層的犧牲層206具有可保護最頂層的通道層(topmost channel layer)的作用，並且可以在後續製程中完全地被消耗掉。
在一些實施例中，所有的犧牲層206可以具有基本上一致的第一厚度(uniform first thickness)，並且所有的通道層208可以具有基本上一致的第二厚度(uniform second thickness)。前述之第一厚度和第二厚度可以相同或是不同。如以下更詳細描述的，通道層208或部分的通道層208可以做為一後續形成的多閘極裝置的通道構件，並且基於裝置性能的考量來選擇各個通道層208的厚度。在一後續形成的多閘極裝置中，最終的通道區域中的犧牲層206可以被去除，並且犧牲層206可以用來定義相鄰的通道構件之間的一垂直距離(vertical distance)，前述之通道構件是由通道層208所形成，並且可基於裝置性能的考量而選擇每個犧牲層206的厚度。
可以使用分子束磊晶(molecular beam epitaxy，MBE)製程、氣相磊晶(vapor-phase epitaxy，VPE)製程、以及/或其他合適的磊晶生長製程，來沉積 堆疊204中的犧牲層206和通道層208。如上所述，在至少一些示例中，犧牲層206包括磊晶生長的矽鍺(SiGe)層，並且通道層208包括磊晶生長的矽(Si)層。在一些實施例中，犧牲層206和通道層208基本上不含摻雜物(亦即，犧牲層206和通道層208具有從大約0原子/立方公分(atoms/cm3)到大約1×1017原子/立方公分(atoms/cm3)的外質的摻雜物濃度)，其中例如在磊晶生長堆疊204的期間沒有進行有意的摻雜。在一些替代性的實施例中，犧牲層206可以包括矽鍺(SiGe)，並且通道層208包括矽(Si)。
仍參照第1圖、第2圖和第3圖，方法100包括步驟104，其中自堆疊204和基底202形成一鰭狀結構(fin-shaped structure)212。為了對堆疊204進行圖案化，可以在堆疊204上方沉積一硬質遮罩層210(如第2圖所示)，以形成一蝕刻遮罩。硬質遮罩層210可以是單層或是多層的材料層。例如，硬質遮罩層210可以包括一襯墊氧化物層(pad oxide layer)以及設置在襯墊氧化物層上方的一襯墊氮化物層(pad nitride layer)。可以使用一微影製程和一蝕刻製程以從堆疊204和基底202進行圖案化而形成鰭狀結構212。此微影製程可以包括光阻塗佈(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋轉乾燥以及/或硬烘烤)、其他合適的微影技術、以及/或前述方法之組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如，反應性離子蝕刻(RIE))、濕式蝕刻、以及/或其他蝕刻方法。如第3圖所示，在步驟104中的蝕刻製程係形成溝槽(trenches)，此些溝槽垂直地延伸穿過堆疊204和一部分的基底202。此些溝槽定義鰭狀結構212。在一些實施方式中，利用雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程可用來定義鰭狀結構，例如，此些鰭狀結構的節距(pitch)可小於使用單一、直接的光學微影製程所能得到的節距。例如，在一個 實施例中，在一基底的上方形成一材料層，並使用一光學微影製程將此材料層圖案化。使用自對準製程在上述已圖案化的材料層旁邊形成間隔物(spacers)。然後去除材料層，利用留下的間隔物或芯軸(mandrels)以對堆疊204進行蝕刻，而形成鰭狀結構212。如第3圖所示，包括犧牲層206和通道層208的鰭狀結構212是沿著Z方向垂直地延伸，並且沿著X方向縱向地延伸。如第3圖所示，鰭狀結構212包括了從基底202圖案化的一基底鰭部結構(base fin structure)212B。圖案化的堆疊204是包括犧牲層206和通道層208，且直接設置在基底鰭部結構212B的上方。
隔離部件214是形成在鄰近於鰭狀結構212處。在如第3圖所示的一些實施例中，隔離部件214設置在基底鰭部結構212B的側壁上。在一些實施例中，隔離部件214可以形成在溝槽中，以將鰭狀結構212與相鄰的鰭狀結構隔絕開來。隔離部件214也可以稱為淺溝槽隔離(shallow trench isolation；STI)部件214。舉例來說，在一些實施例中，首先在基底202上沉積一介電層，且此介電層填充溝槽。在一些實施例中，此介電層可以包括氧化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數之介電質(low-k dielectric)、前述材料的組合、以及/或其他合適的材料。在各種示例中，可以通過一化學氣相沉積(CVD)製程、一次大氣壓化學氣相沉積(subatmospheric CVD，SACVD)製程、一流動式化學氣相沉積(flowable CVD)製程、一旋轉塗佈製程、以及/或其他合適的製程，來沉積此介電層。然後，例如通過一化學機械研磨(chemical mechanical polishing，CMP)製程，以將沉積的介電材料減薄和平坦化。通過一乾式蝕刻製程、一濕式蝕刻製程、以及/或前述製程之組合以進一步使平坦化的介電層凹陷或回蝕，而形成第3圖所示的淺溝槽隔離部件214。在前述的凹陷步驟後，鰭狀結構212上升到淺溝槽隔離部件214的上方，而基底鰭部結構 212B則嵌入(embedded)或埋置在隔離部件214中。
參照第1圖、第4圖和第5圖，方法100包括步驟106，其中在鰭狀結構212的一通道區域212C的上方形成一虛置閘極堆疊(dummy gate stack)220。在一些實施例中，採用一閘極替換製程(gate replacement process)(或稱閘極後製製程)，其中虛置閘極堆疊220(如第4圖和第5圖所示)是作為進行各種製程的佔位件(placeholder)，並且之後將會被去除並且被一功能性的閘極結構所替代。再者，其他的製程和配置方式也是可能的。在如第5圖所示的一些實施例中，虛置閘極堆疊220是形成在鰭狀結構212的上方，並且鰭狀結構212可以被劃分為在虛置閘極堆疊220下方的通道區域212C以及不在虛置閘極堆疊220正下方的源極/汲極區域212SD。通道區域212C是與源極/汲極區域212SD相鄰。如第5圖所示，通道區域212C沿著X方向設置在兩個源極/汲極區域212SD之間。
虛置閘極堆疊220的形成可以包括在虛置閘極堆疊220中的層的沉積以及這些層的圖案化。參照第4圖，一虛置介電層216、一虛置電極層218以及一閘極頂部硬質遮罩層222可以毯覆式地沉積在工件200的上方。在一些實施例中，通過使用一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程、一氧電漿氧化(oxygen plasma oxidation)製程、或是其他合適的製程，可以在鰭狀結構212上形成虛置介電層216。在一些情況下，虛置介電層216可以包括氧化矽。之後，可以使用一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程、或是其他合適的製程將虛置電極層218沉積在虛置介電層216的上方。在一些情況下，虛置電極層218可以包括多晶矽。出於圖案化的目的，可以使用一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程、或是其他合適的製程將閘極頂部硬質遮罩層222沉積在虛置電極層218上。然後，可以對閘極頂部硬質遮罩層222、虛置電極層 218和虛置介電層216進行圖案化，以形成虛置閘極堆疊220，如第5圖所示。例如，圖案化製程可以包括微影製程(例如，光學微影或是電子束微影)，圖案化製程還可以包括光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如，旋轉乾燥以及/或硬烘烤)、其他合適的微影技術、以及/或前述步驟的組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如，反應性離子蝕刻(RIE))、濕式蝕刻、以及/或其他蝕刻方法。在一些實施例中，閘極頂部硬質遮罩層222可以包括一氧化矽層223和在氧化矽層223上方的一氮化矽層224。如第5圖所示，虛置閘極堆疊220被圖案化，使得圖案化後的虛置閘極堆疊220是僅設置在通道區域212C的上方，而不設置在源極/汲極區域212SD的上方。
參照第1圖和第6圖，方法100包括步驟108，其中在工件200的上方，包括在虛置閘極堆疊220的上方，沉積一閘極間隔物層(gate spacer layer)226。在一些實施例中，閘極間隔物層226是順應性的沉積(deposited conformally)在工件200的上方，包括沉積在虛置閘極堆疊220的頂表面和側壁上。為了便於描述在各個區域上具有大致上均勻厚度的層，可以在本文中使用詞語「順應性的」。閘極間隔物層226可以是單層或多層。閘極間隔物層226中的至少一層可以包括碳氮化矽、碳氧化矽、碳氮氧化矽、或氮化矽。可以使用例如一化學氣相沉積(CVD)製程、一次大氣壓化學氣相沉積(SACVD)製程、原子層沉積(ALD)製程、或是其他合適的製程，以將閘極間隔物層226沉積在虛置閘極堆疊220的上方。
參照第1圖和第7圖，方法100包括步驟110，其中使鰭狀結構212的一源極/汲極區域212SD非等向性的下凹(anisotropically recessed)，以形成一源極/汲極溝槽(source/drain trench)228。非等向性蝕刻可以包括一乾式蝕刻或一合 適的蝕刻製程，而蝕刻源極/汲極區域212SD以及在源極/汲極區域212SD下方的基底202的一部分。所製得的源極/汲極溝槽228係垂直地延伸穿過堆疊204的深度，並且部分的進入基底202中。在步驟110中的一示例性的乾式蝕刻製程可以實施一含氧氣體、一含氟氣體(例如CF4、SF6、CH2F2、CHF3以及/或C2F6)、一含氯氣體(例如Cl2、CHCl3、CCl4以及/或BCl3)、一含溴氣體(例如HBr以及/或CHBr3)、一含碘氣體、其他合適的氣體以及/或電漿，以及/或前述的組合。如第7圖所示，鰭狀結構212的源極/汲極區域212SD被下凹而暴露出犧牲層206和通道層208的側壁。由於源極/汲極溝槽228延伸到低於堆疊204而進入基底202中，此些源極/汲極溝槽228包括定義於基底202中的底表面(bottom surfaces)和較低的側壁(lower sidewalls)。在一些情況下，源極/汲極溝槽228具有延伸到基底202中的一凹槽深度(recess depth)D，且此凹槽深度D是在大約25奈米(nm)至大約55奈米(nm)之間。
參照第1圖、第8圖和第9圖，方法100包括步驟112，其中形成內部間隔物部件(inner spacer features)234。雖然未明確的示出，但步驟112處的操作可包括選擇性地和部分地去除犧牲層206，以形成內部間隔物凹槽230(inner spacer recesses)(如第8圖所示)、在工件200的上方沉積內部間隔物材料、以及回蝕(etch back)內部間隔物材料以在內部間隔物凹槽230中形成內部間隔物部件234(如第9圖所示)。參照第8圖，在源極/汲極溝槽228中暴露出來的犧牲層206是被選擇性地和部分地下凹以形成內部間隔物凹槽230，而閘極間隔物層226、基底202的暴露部分和通道層208則是大致上未被蝕刻。在通道層208大致上由矽(Si)組成並且犧牲層206大致上由矽鍺(SiGe)組成的一實施例中，可以使用一選擇性濕式蝕刻製程或是一選擇性乾式蝕刻製程，來進行犧牲層206的選擇性凹陷 (selective recess)。一種示例性的選擇性乾式蝕刻製程可以包括使用一種或是多種的氟基蝕刻劑(fluorine-based etchants)，例如氟氣或是氫氟烴。一種示例性的選擇性濕式蝕刻製程可以包括一APM蝕刻(例如，氫氧化氨-過氧化氫-水的混合物)。
在內部間隔物凹槽230形成之後，在工件200的上方，包括在內部間隔物凹槽230的上方，沉積一內部間隔物材料(inner spacer material)。此內部間隔物材料可以包括金屬氧化物、氧化矽、碳氮氧化矽、氮化矽、氮氧化矽、富碳的碳氮化矽、或是一種低介電常數的介電材料。前述的金屬氧化物可包括氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、或是其他合適的金屬氧化物。雖然沒有明確的示出，但是此內部間隔材料可以是單層或是多層。在一些實施方式中，可以使用化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)製程、次大氣壓化學氣相沉積(SACVD)、原子層沉積(ALD)、以及/或其他合適的方法來沉積內部間隔材料。此內部間隔材料被沉積到內部間隔物凹槽230中，以及沉積在源極/汲極溝槽228中暴露的通道層208的側壁之上。參照第9圖，然後對沉積的內部間隔物材料進行回蝕，以從通道層208的側壁去除內部間隔物材料，從而在內部間隔物凹槽230中形成內部間隔物部件234。在步驟112中，還可以從閘極頂部硬質遮罩層222和閘極間隔物層226的頂表面以及/或側壁去除內部間隔物材料。在一些實施方式中，在步驟112進行的回蝕操作(etch back operations)可以包括使用氟化氫(HF)、氟氣(F2)、氫氣(H2)、氨氣(NH3)、三氟化氮(NF3)、或其他的氟基蝕刻劑(fluorine-based etchants)。如第9圖所示，每個內部間隔物部件234是與凹陷的犧牲層206直接接觸，並且垂直地(沿著Z方向)設置在兩個相鄰的通道層208之間。
雖然沒有明確的示出，但在形成任何磊晶層之前，方法100可以包括一清洗製程(cleaning process)，以清洗工件200的表面。清洗製程可以包括一乾式清洗、濕式清洗、或前述的組合。在一些示例中，濕式清洗可以包括使用標準清洗1(RCA SC-1，一種去離子(DI)水、氫氧化銨和過氧化氫的混合物)、標準清洗2(RCA SC-2，一種去離子(DI)水、鹽酸和過氧化氫的混合物)、SPM(一種硫酸和過氧化氫的混合物)以及/或氫氟酸，以去除氧化物。乾式清洗製程可以包括氦氣(He)和氫氣(H2)處理。氫氣處理可以將表面上的矽轉化為矽烷(SiH4)，可以將矽烷抽出而去除。
參照第1圖和第10圖，方法100包括步驟114，其中一緩衝半導體層(buffer semiconductor layer)236選擇性的沉積在基底202的暴露於源極/汲極溝槽228中的表面上。此緩衝半導體層236可以用來避免通過基底202的漏電流。為了降低緩衝半導體層236的導電性，緩衝半導體層236是未摻雜的或是未有意摻雜的(intentionally doped)。在一些實施例中，緩衝半導體層236可以是包括未摻雜的矽(Si)、未摻雜的鍺(Ge)、未摻雜的矽鍺(SiGe)或未摻雜的鍺錫(GeSn)。在步驟114中，為了在基底202上選擇性的沉積緩衝半導體層236，可以使用矽前驅物例如矽烷(SiH4)、二氯矽烷(SiH2CL2)，以及鍺前驅物例如鍺烷(GeH4)，以及載流氣體例如氮氣(N2)或氫氣(H2)，以將緩衝半導體層236磊晶地沉積在源極/汲極溝槽228上。並且，還可以引入氯化氫(HCl)，以提高沉積的選擇性(deposition selectivity)，使得緩衝半導體層236可以很少的甚至不會沉積在內部間隔物部件234的側壁、通道層208的側壁、閘極間隔物層226的側壁、或是閘極頂部硬質遮罩層222的頂表面。在其形成後，緩衝半導體部件(buffer semiconductor features)236與暴露在源極/汲極溝槽228中的基底202的表面是直接接觸。在一些 情況下，緩衝半導體部件236可以具有沿著Z方向的一邊緣高度(fringe height)H，並且邊緣高度H是介於大約1奈米(nm)和大約5奈米(nm)的範圍之間。如本文所例示，邊緣高度H是指緩衝半導體部件236的一中心區域(center region)和緩衝半導體部件236的一邊緣(邊界)區域之間的一垂直厚度差(vertical thickness difference)。從自中心區域量測，緩衝半導體部件236可以具有介於大約20奈米(nm)和大約50奈米(nm)之間的一第一厚度(T1)。雖然並未在第10圖中明確地示出，但是在一些替代性的實施例中，緩衝半導體部件236的頂表面是低於隔離部件214的頂表面。
參照第1圖和第11圖，方法100包括步驟116，其中一第一磊晶層(first epitaxial layer)238選擇性的沉積在緩衝半導體部件236的頂表面上和在通道層208的暴露側壁上。在一些實施例中，在步驟114中的緩衝半導體部件236的沉積以及在步驟116中的第一磊晶層238的沉積是在個別的製程腔室(separate process chambers)中進行，以確保緩衝半導體部件236不會被任何摻雜物所污染。亦即，在一第一處理腔室(first process chamber)中形成緩衝半導體部件236之後，將工件200從第一處理腔室中移出，並且傳送到不同於第一處理腔室的一第二處理腔室(second process chamber)以進行步驟116之操作。為了確保第一磊晶層238的選擇性沉積，可以使用一生長-蝕刻沉積製程(growth-etch deposition process)或是一循環沉積製程(cyclic deposition process)來沉積此第一磊晶層238。顧名思義，生長-蝕刻沉積製程是包括一個生長部分(或生長週期)以及一個蝕刻部分(或蝕刻週期)。生長部分(或生長週期)是選擇性地將第一磊晶層238主要沉積在半導體表面上，並且蝕刻部分(或蝕刻週期)是去除沉積在非半導體表面(non-semiconductor surfaces)上的第一磊晶層238。在一些實施例中，第一磊晶層 238的選擇性沉積包括在大約10托(Torr)和大約300托(Torr)之間的一製程壓力(process pressure)，以及在大約600℃和大約700℃之間的一製程溫度。這個製程溫度範圍並不是毫無意義的。當製程溫度低於600℃時，第一磊晶層238的生長速度可能太慢。當製程溫度高於700℃時，第一磊晶層238沉積的品質可能會下降。
在一些實施例中，第一磊晶層238可以原位摻雜(in-situ doped)磷(P)或砷(As)。當第一磊晶層238中的摻雜物是磷(P)時，前述生長-蝕刻沉積製程包括了使用矽烷(SiH4)、二氯矽烷(SiH2Cl2)、磷化氫(PH3)或是氯化氫(HCl)的生長週期(growth cycles)，以及包括了使用氯化氫(HCl)作為一蝕刻劑和氫氣(H2)作為一載流氣體的蝕刻週期(etch cycles)。磷摻雜物的濃度可以在大約1x1020原子/立方公分(atoms/cm3)和大約8x1020原子/立方公分(atoms/cm3)的範圍之間。當第一磊晶層238中的摻雜物是砷(As)時，生長-蝕刻沉積製程包括了使用矽烷(SiH4)、二氯矽烷(SiH2Cl2)、砷化氫(AsH3)或是氯化氫(HCl)的生長週期(growth cycles)，以及包括了使用氯化氫(HCl)作為一蝕刻劑和氫氣(H2)作為一載流氣體的蝕刻週期(etch cycles)。砷摻雜物的濃度可以在大約5x1020原子/立方公分(atoms/cm3)和大約2x1021原子/立方公分(atoms/cm3)之間。第一磊晶層238是作為一遮蔽磊晶層(shielding epitaxial layer)，以保護緩衝半導體層236免於受到來自於一第二介電層(將在下文中描述)的摻雜物的擴散的影響。為了適當地作為遮蔽磊晶層，第一磊晶層238被形成為使得它可以完全覆蓋緩衝半導體部件236的所有暴露表面。在一些情況下，生長-蝕刻沉積製程可以包括在大約2個至大約5個範圍之間的生長週期，以及在大約2個至大約5個範圍之間的蝕刻週期。在一個實施例中，生長-蝕刻沉積製程可以包括在大約2至大約3個範圍之間的生長週期，以及在大約2至 大約3個範圍之間的蝕刻週期，以使得沉積在緩衝半導體部件236上方的第一磊晶層238可以達到令人滿意的覆蓋情形。
如第11圖所示，當第一磊晶層238完全的覆蓋住緩衝半導體部件236的暴露表面，並且填充如第10圖所示的邊緣高度H時，第一磊晶層238包括一底部部分(bottom portion)238B以及包括側壁部分(sidewall portions)238S，其中底部部分238B是直接設置在緩衝半導體層236上，而側壁部分238S則直接設置在通道層208的側壁上。如第11圖所示，自緩衝半導體層236開始量測，第一磊晶層238的底部部分238B包括沿著Z方向的一第二厚度(second thickness)T2，此第二厚度T2是在大約5奈米(nm)和大約20奈米(nm)的範圍之間。如果自通道層208的側壁開始量測，則第一磊晶層238的各個側壁部分238S是包括一第三厚度T3(third thickness)，且此第三厚度T3是在大約2奈米(nm)和大約5奈米(nm)的範圍之間。如第11圖所示，當沿著Y方向觀察此結構時，底部部分238B可包括一錐形輪廓(cone-like profile)。在一些情況下，底部部分238B的頂表面可以高於最底部的通道層208的底表面。底部部分238B是沿著Y方向縱向延伸一長度，且此長度在大約20奈米(nm)和大約60奈米(nm)的範圍之間。因此，底部部分238B是沿著Y方向延伸。注意的是，底部部分238B並不與基底202直接接觸。
參照第1圖和第12圖，方法100包括步驟118，其中沉積一第二磊晶層240在第一磊晶層238和內部間隔物部件234的表面上。在一些實施例中，在步驟116中的沉積第一磊晶層238以及在步驟118中的沉積第二磊晶層240是在相同的製程腔室中原位(in situ)進行，因為存在較少的摻雜物污染的問題。在一些實施例中，可以使用氣相磊晶(VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD)、分子束磊晶(MBE)、以及/或其他合適的製程來沉積此第二 磊晶層240。此第二磊晶層240為一重摻雜(heavily doped)半導體層，以降低寄生電阻(parasitic resistance)。鑒于此，第二磊晶層240的體積被最大化。在一些情況下，第二磊晶層240包括沿著Z方向的一第四厚度(fourth thickness)T4，此第四厚度T4在大約40奈米(nm)和大約100奈米(nm)的範圍之間。雖然在第12圖中並未明確示出，但是第二磊晶層240可以沿著Y方向縱向延伸大約20奈米(nm)至大約60奈米(nm)範圍之間的長度。第二磊晶層240可以摻雜有磷(P)，摻雜物濃度是在大約8×1020原子/立方公分(atoms/cm3)至大約4×1022原子/立方公分(atoms/cm3)範圍之間。就百分比而言，第二磊晶層240可以包括在大約1%至大約10%的範圍之間的磷(P)。值得注意的是，無論第一磊晶層238中的摻雜物是磷(P)或砷(As)，第二磊晶層240中的摻雜物濃度是大於第一磊晶層238中的摻雜物濃度。
在一實施例中，緩衝半導體部件236包括未摻雜的矽，第一磊晶層238包括摻雜有砷的矽(Si：As)，並且第二磊晶層240包括摻雜有磷的矽(Si：P)。緩衝半導體部件236是藉由第一磊晶層238而與第二磊晶層240分隔開來。第一磊晶層238是做為一遮蔽磊晶層，以防止摻雜物從第二磊晶層240擴散到緩衝半導體部件236之中。而未摻雜的緩衝半導體部件236則做為一減少漏電流的部件(leakage reduction feature)，以減少通過基底202的漏電流。當在第二磊晶層240中的過多的摻雜物擴散到緩衝半導體部件236之中時，緩衝半導體部件236可能無法達到適當的功能，亦即無法減少漏電流。
在步驟116中，選擇性的沉積第一磊晶層238是有助於在步驟118中令人滿意地沉積上述之第二磊晶層240。雖然理論上，第一磊晶層238可以共形地沉積(conformally deposited)在通道層208的側壁上以及在內部間隔物部件234的側壁上，但是第一磊晶層238在內部間隔物部件234上的沉積速率比起在通 道層208的側壁上的沉積速率要慢得多。因為第二磊晶層240的沉積比起第一磊晶層238的沉積要更快，所以由於第一磊晶層238的不均勻生長(uneven growth)，將使得第二磊晶層240的沉積趨向於在內部間隔物部件234的側壁附近產生空隙(voids)。而第二磊晶層240中的空隙會減少重摻雜的第二磊晶層240的體積，導致阻值增加。此些空隙還可能在第二磊晶層240中引起其他的缺陷，這也可能導致阻值增加。根據本揭露的一些實施例，第一磊晶層238是選擇性的沉積在通道層208的側壁上，並且可以均勻地維持在內部間隔物部件234上方的間隙(gaps)。錐形的第一磊晶層238是沿著內部間隔物部件234的側壁誘導(111)晶面(crystalline facet)。由於第二磊晶層240的沉積傾向於在(100)晶面上更快速的沿著Z方向生長，因此第二磊晶層240更有可能在內部間隔物部件234的上方直接合併(merge)，以橋接此些間隙，導致鄰近於內部間隔物部件234的側壁的空隙更小甚至是沒有空隙。在此方面上，已經觀察到第二磊晶層240的沉積沿著(100)晶面比起沿著(110)晶面或(111)晶面發生得更快。
參照第1圖和第13圖，方法100包括步驟120，其中在第二磊晶層240的頂表面上沉積一第三磊晶層(third epitaxial layer)242。在一些實施例中，因為存在較少的摻雜物污染的問題，在步驟120中第三磊晶層242的沉積和在步驟118中第二磊晶層240的沈積是在相同的製程腔室中原位執行(performed in situ)。在一些實施例中，可以使用氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)、以及/或其他合適的製程來沉積第三磊晶層242。第三磊晶層242是作為一覆蓋磊晶層(capping epitaxial layer)，以避免第二磊晶層240中的摻雜物在形成源極/汲極接觸件之前擴散到相鄰的結構中。在一些實施例中，為了適當地作為一覆蓋磊晶層，第三磊晶層242可以摻雜有磷(P)，但是 第三磊晶層242中的摻雜濃度是小於第二磊晶層240中的摻雜濃度。在一些情況下，第三磊晶層242可以具有在大約5×1020原子/立方公分(atoms/cm3)至大約2×1022原子/立方公分(atoms/cm3)範圍之間的摻雜物濃度。就百分比而言，第三磊晶層242可包括大約1%至大約5%範圍之間的磷(P)。為了使第二磊晶層240的體積最大化，第三磊晶層242具有一第五厚度(fifth thickness)T5，且此第五厚度T5比起第二磊晶層240的第四厚度T4小得多。在一些情況下，第五厚度T5可以是在沿著Z方向大約2奈米(nm)到大約10奈米(nm)的範圍之間。雖然在第13圖中未明確地示出，但是第三磊晶層242可以沿著Y方向縱向地延伸大約20奈米(nm)至大約60奈米(nm)的範圍之間。
參照第13圖，在一個源極/汲極區域212SD上方的第一磊晶層238、第二磊晶層240以及第三磊晶層242可以統稱為一源極/汲極部件(source/drain feature)248。源極/汲極部件248是通過第一磊晶層238而與通道層208的側壁以及緩衝半導體特徵236的頂表面形成界面(interfaces)。第二磊晶層240是佔源極/汲極部件248的總體積的大部分。第二磊晶層240是通過第一磊晶層238而與通道層208的側壁以及緩衝半導體部件236的頂表面相分隔開來。第二磊晶層240可以與內部間隔物部件234的側壁直接接觸。第三磊晶層242可避免自重摻雜的第二磊晶層擴散而來的摻雜物。
參照第1圖和第14-16圖，方法100包括步驟122，其中以一閘極結構(gate structure)250替換虛置閘極堆疊220。步驟122可以包括在第三磊晶層242的上方沉積一層間介電(interlayer dielectric；ILD)層244(如第14圖所示)、去除虛置閘極堆疊220(如第15圖所示)、選擇性的去除在通道區域212C中的犧牲層206，以釋放作為通道構件2080的通道層208(如第15圖所示)，以及形成閘極結構250以 環繞各個通道構件2080(如第16圖所示)。參照第14圖，層間介電層244沉積在工件200的上方，包括在第三磊晶層242的上方。在一些實施例中，層間介電層244包括例如四乙氧基矽烷(Tetra Ethyl Ortho Silicate；TEOS)氧化物、未摻雜矽酸鹽玻璃、或是例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(phosphosilicate Glass；PSG)、硼矽酸鹽玻璃(boron doped silicon glass；BSG)之類的摻雜矽氧化物的材料、以及/或其他合適的介電材料。層間介電層244可以使用化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、旋轉塗佈、或是合適的沉積技術來沉積。在第14圖中未明確示出的一些替代性的實施例中，可以在沉積層間介電層244之前，在第三磊晶層242上沉積一接觸蝕刻停止層(contact etch stop layer；CESL)。此接觸蝕刻停止層(CESL)可以包括氮化矽。在沉積層間介電層244之後，工件200可以通過一平坦化製程而被平坦化，以暴露出虛置閘極堆疊220。例如，此平坦化製程可以包括一化學機械平坦化(chemical mechanical planarization；CMP)製程。而虛置閘極堆疊220的暴露可以使虛置閘極堆疊220得以被去除。
參照第15圖，去除虛置閘極堆疊220。虛置閘極堆疊220的去除可以包括對於虛置閘極堆疊220的材料具有選擇性的一個或多個蝕刻製程。例如，可以使用選擇性濕式蝕刻(selective wet etch)、對虛置閘極堆疊220具有選擇性的選擇性乾式蝕刻(selective dry etch)、或是前述蝕刻的組合，以進行虛置閘極堆疊220的去除。在去除虛置閘極堆疊220之後，通道區域212C中的通道層208的側壁和犧牲層206的側壁被暴露出來。仍然參照第15圖，在去除虛置閘極堆疊220之後，選擇性的去除通道區域212C中位於通道層208之間的犧牲層206。犧牲層206的選擇性去除(selective removal)可以釋放通道層208(如第14圖所示)，而形成在第 15圖中所示出的通道構件2080。犧牲層206的選擇性去除則形成一閘極溝槽(gate trench)246，其包括位於相鄰的通道構件2080之間的空間(spaces)。犧牲層206的選擇性去除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻、或其他選擇性的蝕刻製程來實現。示例性的選擇性乾式蝕刻製程可以包括使用一種或多種的氟基蝕刻劑(fluorine-based etchants)，例如氟氣或氫氟烴。一種示例性的選擇性濕式蝕刻製程可以包括APM蝕刻(例如，氨水-過氧化氫-水的混合物)。
參照第16圖，在釋放通道構件2080之後，係形成閘極結構250以環繞各個通道構件2080。雖然未明確地示出，但閘極結構250包括在通道區域212C中與通道構件2080和基底202連接的一界面層(interfacial layer)、在界面層上方的一閘極介電層(gate dielectric layer)、以及在閘極介電層上方的一閘極電極層(gate electrode layer)。前述之界面層可以包括一介電材料，例如氧化矽、矽酸鉿或是氮氧化矽。界面層可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、以及/或其他合適的方法而形成。前述之閘極介電層可以包括一高介電常數之介電材料(high-k dielectric material)，例如氧化鉿。或者，前述之閘極介電層可以包括其他高介電常數之介電材料，例如氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O5)、氧化矽鉿(HfSiO4)、二氧化鋯(ZrO2)、氧化矽鋯(ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鋯(ZrO)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、鋯鋇氧化物(BaZrO)、鉿鑭鉿氧化物(HfLaO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鈦酸鍶鉭((Ba，Sr)TiO3；BST)、氮化矽(SiN)、氮氧化矽(SiON)、前述之組合、或其他合適的材料。前述之閘極介電層可以通過原子層沉積(ALD)、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(CVD)、氧化、以及 /或其他合適的方法而形成。
閘極結構250的閘極電極層可以包括一單層或是一多層結構，例如包括具有選定的功函數(selected work function)的金屬層(功函數金屬層)的各種組合以增強裝置的性能、一襯裡層(liner layer)、一潤濕層(wetting layer)、一附著層、一金屬合金或是一金屬矽化物。作為示例，閘極電極層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氮碳化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、銅(Cu)、其他難熔金屬、或是其他合適的金屬材料或前述的組合。在各種實施例中，閘極電極層可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸發、或是其他合適的製程而形成。在各種實施例中，可以進行一化學機械研磨(CMP)製程以去除過量的金屬，從而提供閘極結構的大致上平坦的頂表面。此閘極結構包括設置在位於通道區域212C中的通道構件2080之間的部分。
參照第1圖和第17圖，方法100包括步驟124，在步驟124中繼續進行後續其他的製程。這些進一步的後續製程可以包括例如形成源極/汲極接觸件(source/drain contacts)254。參照第17圖，形成源極/汲極接觸開口(source/drain contact openings)以穿過層間介電層244和第三磊晶層242，並且暴露出第二磊晶層240的一部分。然後，在第二磊晶層240和第三磊晶層242的暴露表面上形成一矽化物層(silicide layer)252。為了形成此矽化物層252，在源極/汲極接觸開口上沉積一金屬前驅物層(metal precursor layer)，例如一鈦層或一過渡金屬層。然後，將工件200退火(annealed)，以引起金屬前驅物層與第二磊晶層240之間和與第三磊晶層242之間的矽化反應(silicidation reaction)。在一些實施例中，矽化物層252 包括矽化鈦(TiSi)或一過渡金屬矽化物。可以去除沒有變成矽化物的過量的金屬前驅物層。在形成矽化物層252之後，在源極/汲極接觸開口中形成源極/汲極接觸件254。源極/汲極接觸件254可以包括鈷(Co)、鎳(Ni)、鈦(Ti)、或鎢(W)，並且可以使用物理氣相沉積(PVD)或一合適的沉積方法來進行沉積，以形成源極/汲極接觸件254。
第18圖-第24圖示出了本揭露的替代性實施例。為了便於參考，即使在這些替代性實施例中第一磊晶層和第二磊晶層的形狀可能不同，第一磊晶層、第二磊晶層和第三磊晶層仍使用相同的參考標號。首先，參照第18圖。在一些實施例中，方法100的步驟116處的第一磊晶層238的沉積被配置為持續更長的沉積時間，使得第一磊晶層238的底部部分238B在最底部的內部間隔物部件234的上方合併(merges)，並且底部部分238B完全覆蓋最底部的內部間隔物部件234的側壁以及完全覆蓋最底部的通道層208(其將形成最底部的通道構件2080)的側壁。也就是說，第一磊晶層238保持與基底202分隔開來。如第18圖所示，在此替代性實施例中，第一磊晶層238的底部部分238B可以具有大致上平坦的頂表面，且此頂表面是與最底部的通道層208的頂表面大致上共平面(coplanar)。由於第一磊晶層238的導電性低於第二磊晶層240的導電性，因此第18圖中所示的替代性實施例可以具有通過基底鰭部結構212B的較少漏電流。同時，由於第二磊晶層240的體積減小，最底部的通道層208的阻值可能會增加。在這方面，漏電流改善的同時也可能會以略微增加的電阻作為代價。因此，前述實施例與這些替代性實施例之間的選擇是屬於一種設計選擇。在此替代性實施例中，第一磊晶層238的底部部分238B可具有一第六厚度(sixth thickness)T6，且此第六厚度T6是沿著Z方向並介於大約5奈米(nm)與大約20奈米(nm)的範圍之間，且第一磊 晶層238的側壁部分238S可具有一第七厚度(seventh thickness)T7，且此第七厚度是沿著X方向並介於約大4奈米(nm)與大約8奈米(nm)的範圍之間。值得注意的是，第六厚度T6大於第二厚度T2，且第七厚度T7大於第三厚度T3，因為在此替代性實施例中是允許第一磊晶層238生長到具有一更大的厚度。
然後，參照第19圖，在這些替代性實施例中，在方法100的步驟118中，由於第六厚度T6大於第二厚度T2，因此第二磊晶層240的沉積可以產生具有第八厚度T8的第二磊晶層240，且第八厚度T8小於第四厚度T4(如第12圖所示)。在一些情況下，第八厚度T8可以在大約35奈米(nm)和大約95奈米(nm)的範圍之間。在此替代性實施例中，在方法100的步驟120中的第三磊晶層242的沉積，在很大程度上並不受影響。第20圖中的第三磊晶層242可以具有第五厚度T5，其可以在大約2奈米(nm)和大約10奈米(nm)的範圍之間。
第21圖、第22圖、第23圖和第24圖示出了對第20圖所示的工件200進行步驟122和步驟124。這些步驟和由此些步驟形成的部件並不會受到不同配置的第一磊晶層238的特別影響，因此詳細描述無花果。為簡潔說明起見，在此係省略第21圖、第22圖、第23圖和第24圖的細節描述。
儘管不旨在限制，本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。例如，本揭露的實施例包括選擇性的沉積第一磊晶層，以維持內部間隔物部件上方的間隙(gaps)。然後，沿著第一磊晶層的(100)晶面沉積第二磊晶層，以在內部間隔物部件的上方直接合併(merge directly)。本揭露的方法可以減少源極/汲極部件中的空隙形成(void formation)，增加重摻雜的第二磊晶層的體積，並且降低接觸阻值(contact resistance)。
在一個示例性方面，本揭露是關於一種半導體結構的形成方法。 此方法包括在一基底的上方形成一鰭狀結構(fin-shaped structure)，前述的鰭狀結構包括以複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；下凹(recessing)前述鰭狀結構的一源極/汲極區域(source/drain region)以形成一源極/汲極凹槽(source/drain recess)，且前述源極/汲極凹槽延伸到前述基底中並暴露出前述基底的一部分；選擇性的和部分的下凹(recessing)前述犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在前述內部間隔物凹槽中形成內部間隔物(inner spacers)；在前述基底的前述暴露部分上選擇性的形成一緩衝半導體層(buffer semiconductor layer)；在前述通道層的側壁上和前述緩衝半導體層上選擇性的沉積一第一磊晶層(first epitaxial layer)，使得前述緩衝半導體層的一頂表面被前述第一磊晶層完全覆蓋；以及在前述第一磊晶層和前述內部間隔物的上方沉積一第二磊晶層(second epitaxial layer)。
在一些實施例中，根據半導體結構的形成方法，在選擇性的沉積前述第一磊晶層之後，前述第一磊晶層包括設置在前述緩衝半導體層上的一底部部分(bottom portion)，其中前述底部部分包括一錐形輪廓(cone-like profile)。在一些實施例中，在選擇性的沉積前述第一磊晶層之後，前述第一磊晶層包括一底部部分，前述底部部分完全覆蓋前述內部間隔物的最底部的內部間隔物的側壁，且其中前述底部部分包括基本上平坦的一頂表面。在一些實施例中，根據半導體結構的形成方法，其中前述第一磊晶層包含一第一摻雜物(first dopant)，且前述第二磊晶層包括不同於前述第一摻雜物的一第二摻雜物(second dopant)。在一些實施例中，前述第一摻雜物包括砷(arsenic)，且前述第二摻雜物包括磷(phosphorus)。在一些實施例中，前述緩衝半導體層包括一未摻雜的半導體材料。在一些實施例中，根據半導體結構的形成方法，其中選擇性的沉積前 述第一磊晶層包括一蝕刻部分(etch component)和一沈積部分(deposition component)。在一些實施例中，根據半導體結構的形成方法，其中選擇性的沉積前述第一磊晶層包括在大約10托(Torr)和大約300托的範圍之間的一製程壓力(process pressure)。在一些實施例中，根據半導體結構的形成方法，其中前述第一磊晶層的選擇性沉積係包括在大約600℃和大約700℃的範圍之間的一製程溫度(process temperature)。在一些實施例中，根據半導體結構的形成方法，更包括在沉積前述第二磊晶層之後，在前述第二磊晶層上沉積一第三磊晶層(third epitaxial layer)。
在另一個示例性方面，本揭露是關於一種半導體結構的形成方法。此方法包括在一基底上方形成一堆疊(stack)，前述堆疊包括由複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；圖案化前述堆疊和前述基底而形成一鰭狀結構(fin-shaped structure)；在前述鰭狀結構的一通道區域的上方形成一虛置閘極堆疊(dummy gate stack)；下凹前述鰭狀結構的一源極/汲極區域(source/drain region)以暴露出前述基底的一部分，前述源極/汲極區域與前述通道區相鄰；在下凹前述源極/汲極區域後，選擇性的和部分的凹陷前述犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在前述內部間隔物凹槽中形成內部間隔物(inner spacers)；在前述基底的前述暴露部分的上方選擇性的形成一未摻雜的半導體層；在前述通道層的側壁和前述未摻雜的半導體層的表面上選擇的地沉積一遮蔽磊晶層(shielding epitaxial layer)；在前述遮蔽磊晶層和前述內部間隔物的上方沉積一重摻雜的磊晶層(heavily doped epitaxial layer)，使得前述重摻雜的磊晶層與前述未摻雜的半導體層通過前述遮蔽磊晶層而相隔開來；以及在前述重摻雜的磊晶層上沉積一覆蓋磊晶層(capping epitaxial layer)。
在一些實施例中，前述未摻雜的半導體層包括未摻雜的矽(undoped silicon)、或是未摻雜的矽鍺(undoped silicon germanium)。在一些實施例中，根據半導體結構的形成方法，前述遮蔽磊晶層是摻雜砷，而前述重摻雜的磊晶層是摻雜磷。在一些實施例中，根據半導體結構的形成方法，其中在前述遮蔽磊晶層中砷的濃度在大約5x1020原子/立方公分(atoms/cm3)至大約2x1021原子/立方公分(atoms/cm3)的範圍之間，且在前述重摻雜的磊晶層中磷的濃度在大約1x1021原子/立方公分(atoms/cm3)至大約4x1022原子/立方公分(atoms/cm3)的範圍之間。在一些實施例中，根據半導體結構的形成方法，其中前述遮蔽磊晶層的該選擇性沉積係包括在大約10托(Torr)和大約300托的範圍之間的一製程壓力(process pressure)，且前述遮蔽磊晶層的前述選擇性沉積包括在大約600℃和大約700℃的範圍之間的一製程溫度(process temperature)。
在又一個示例性方面，本揭露是關於一種半導體結構。半導體結構包括位於一基底上方的一第一未摻雜半導體部件(first undoped semiconductor feature)和一第二未摻雜半導體部件(second undoped semiconductor feature)；從前述基底上升的一鰭狀結構(fin structure)，並且前述鰭狀結構係沿著一第一方向夾置在前述第一未摻雜半導體部件和前述第二未摻雜半導體部件之間；設置在前述鰭狀結構上方的複數個奈米結構(nanostructures)；設置在前述第一未摻雜半導體部件上的一第一源極/汲極部件(first source/drain feature)；以及設置在前述第二未摻雜半導體部件上的一第二源極/汲極部件(second source/drain feature)，其中前述奈米結構沿著前述第一方向而在前述第一源極/汲極部件和前述第二源極/汲極部件之間延伸；其中前述第一源極/汲極部件包括一第一磊晶層(first epitaxial layer)和一第二磊晶層(second epitaxial layer)，第一磊晶層是覆蓋前述第一源極/ 汲極部件的一頂表面以及前述奈米結構的側壁，而第二磊晶層則是與前述第一未摻雜半導體部件和前述奈米結構的前述側壁相隔開來。
在一些實施例中，前述第一未摻雜半導體部件和前述第二未摻雜半導體部件包括未摻雜的矽(undoped silicon)或是未摻雜的矽鍺(undoped silicon germanium)。在一些實施例中，前述第一磊晶層包括直接設置在前述第一未摻雜半導體部件上的一底部部分(bottom portion)，其中當沿著垂直於前述第一方向的一第二方向觀察時，前述底部部分包括一錐形輪廓(cone-like profile)。在一些實施例中，半導體結構還包括一閘極結構(gate structure)，環繞前述奈米結構中的每一個；以及複數個內部間隔物(inner spacers)，沿著前述第一方向夾置在前述閘極結構與前述第一源極/汲極部件之間。在一些實施例中，前述第一磊晶層包括直接設置在前述第一未摻雜半導體部件上的一底部部分(bottom portion)，其中前述底部部分完全覆蓋前述內部間隔物中的一最底部的一個(bottommost one)，並且前述底部部分包括一基本上平坦的頂表面。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124:步驟

Claims (15)

  1. 一種半導體結構的形成方法，包括：在一基底的上方形成一鰭狀結構(fin-shaped structure)，該鰭狀結構包括以複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；下凹(recessing)該鰭狀結構的一源極/汲極區域(source/drain region)以形成一源極/汲極凹槽(source/drain recess)，且該源極/汲極凹槽延伸到該基底中並暴露出該基底的一部分；選擇性的和部分的下凹(recessing)該些犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在該些內部間隔物凹槽中形成內部間隔物(inner spacers)；在該基底的該暴露部分上選擇性的形成一緩衝半導體層(buffer semiconductor layer)；在該些通道層的側壁上和該緩衝半導體層上選擇性的沉積一第一磊晶層(first epitaxial layer)，使得該緩衝半導體層的一頂表面被該第一磊晶層完全覆蓋；以及在該第一磊晶層和該些內部間隔物的上方沉積一第二磊晶層(second epitaxial layer)。
  2. 如請求項1所述的半導體結構的形成方法，其中，在選擇性的沉積該第一磊晶層之後，該第一磊晶層包括設置在該緩衝半導體層上的一底部部分(bottom portion)，其中該底部部分包括一錐形輪廓(cone-like profile)。
  3. 如請求項1所述的半導體結構的形成方法， 其中，在選擇性的沉積該第一磊晶層之後，該第一磊晶層包括一底部部分，該底部部分完全覆蓋該些內部間隔物的最底部的內部間隔物的側壁，其中該底部部分包括基本上平坦的一頂表面。
  4. 如請求項1-3任一項所述的半導體結構的形成方法，其中該第一磊晶層包含一第一摻雜物(first dopant)，中該第二磊晶層包括不同於該第一摻雜物的一第二摻雜物(second dopant)。
  5. 如請求項4所述的半導體結構的形成方法，其中該第一摻雜物包括砷(arsenic)，其中該第二摻雜物包括磷(phosphorus)。
  6. 如請求項4所述的半導體結構的形成方法，其中，該緩衝半導體層包括一未摻雜的半導體材料。
  7. 如請求項1-3任一項所述的半導體結構的形成方法，其中選擇性的沉積該第一磊晶層包括一蝕刻部分(etch component)和一沈積部分(deposition component)。
  8. 如請求項1-3任一項所述的半導體結構的形成方法，其中，選擇性的沉積該第一磊晶層包括在大約10托(Torr)和大約300托的範圍之間的一製程壓力(process pressure)；或其中該第一磊晶層的選擇性沉積係包括在大約600℃和大約700℃的範圍之間的一製程溫度(process temperature)。
  9. 如請求項1-3任一項所述的半導體結構的形成方法，更包括：在沉積該第二磊晶層之後，在該第二磊晶層上沉積一第三磊晶層(third epitaxial layer)。
  10. 一種半導體結構的形成方法，包括：在一基底上方形成一堆疊(stack)，該堆疊包括由複數個犧牲層(sacrificial layers)交錯的複數個通道層(channel layers)；圖案化該堆疊和該基底，而形成一鰭狀結構(fin-shaped structure)；在該鰭狀結構的一通道區域的上方形成一虛置閘極堆疊(dummy gate stack)；下凹該鰭狀結構的一源極/汲極區域(source/drain region)以暴露出該基底的一部分，該源極/汲極區域與該通道區相鄰；在下凹該源極/汲極區域後，選擇性的和部分的凹陷該些犧牲層的側壁，以形成內部間隔物凹槽(inner spacer recesses)；在該些內部間隔物凹槽中形成內部間隔物(inner spacers)；在該基底的該暴露部分的上方選擇性的形成一未摻雜的半導體層；在該些通道層的側壁和該未摻雜的半導體層的表面上選擇的地沉積一遮蔽磊晶層(shielding epitaxiallayer)；在該遮蔽磊晶層和該些內部間隔物的上方沉積一重摻雜的磊晶層(heavily doped epitaxial layer)，使得該重摻雜的磊晶層與該未摻雜的半導體層通過該遮蔽磊晶層而相隔開來；以及在該重摻雜的磊晶層上沉積一覆蓋磊晶層(capping epitaxial layer)。
  11. 如請求項10所述的半導體結構的形成方法，其中該未摻雜的半導體層包括未摻雜的矽(undoped silicon)或是未摻雜的矽鍺(undoped silicon germanium)。
  12. 如請求項10或11所述的半導體結構的形成方法，其中該遮蔽磊晶層摻雜有砷， 其中該重摻雜的磊晶層摻雜有磷，其中在該遮蔽磊晶層中砷的濃度在大約5x1020原子/立方公分(atoms/cm3)至大約2x1021原子/立方公分(atoms/cm3)的範圍之間，其中在該重摻雜的磊晶層中磷的濃度在大約1x1021原子/立方公分(atoms/cm3)至大約4x1022原子/立方公分(atoms/cm3)的範圍之間。
  13. 一種半導體結構，包括：位於一基底上方的一第一未摻雜半導體部件(first undoped semiconductor feature)和一第二未摻雜半導體部件(second undoped semiconductor feature)；一鰭狀結構(fin structure)從該基底上升，並且該鰭狀結構係沿著一第一方向夾置在該第一未摻雜半導體部件和該第二未摻雜半導體部件之間；複數個奈米結構(nanostructures)，設置在該鰭狀結構的上方；一第一源極/汲極部件(first source/drain feature)，設置在該第一未摻雜半導體部件上；以及一第二源極/汲極部件(second source/drain feature)，設置在該第二未摻雜半導體部件上，其中，該些奈米結構沿著該第一方向而在該第一源極/汲極部件和該第二源極/汲極部件之間延伸，其中，該第一源極/汲極部件包括覆蓋該第一源極/汲極部件的一頂表面以及該些奈米結構的側壁的一第一磊晶層(first epitaxial layer)，以及與該第一未摻雜半導體部件和該些奈米結構的該些側壁相隔開來的一第二磊晶層(second epitaxial layer)。
  14. 如請求項13所述的半導體結構， 其中該第一磊晶層包括直接設置在該第一未摻雜半導體部件上的一底部部分(bottom portion)，其中當沿著垂直於該第一方向的一第二方向觀察時，該底部部分包括一錐形輪廓(cone-like profile)。
  15. 如請求項13或14所述的半導體結構，還包括：一閘極結構(gate structure)，環繞該些奈米結構中的每一個；以及複數個內部間隔物(inner spacers)，沿著該第一方向夾置在該閘極結構與該第一源極/汲極部件之間，其中該第一磊晶層包括直接設置在該第一未摻雜半導體部件上的一底部部分(bottom portion)，其中該底部部分完全覆蓋該些內部間隔物中的一最底部的一個(bottommost one)，並且該底部部分包括一基本上平坦的頂表面。
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