CN115841948A - 半导体结构及其形成方法 - Google Patents

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Abstract

提供了形成半导体结构的方法和半导体结构。根据本发明的方法包括：在衬底上方形成包括与多个牺牲层交错的多个沟道层的鳍形结构；使鳍形结构的源极/漏极区域凹进，以形成延伸至衬底中并且暴露衬底的部分的源极/漏极凹槽；选择性并且部分使多个牺牲层的侧壁凹进以形成内部间隔件凹槽；在内部间隔件凹槽中形成内部间隔件；在衬底的暴露部分上选择性形成缓冲半导体层；在多个沟道层和缓冲半导体层的侧壁上选择性沉积第一外延层，从而使得缓冲半导体层的顶面完全由第一外延层覆盖；以及在第一外延层和内部间隔件上方沉积第二外延层。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极-沟道耦接、减小截止态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。多桥沟道(MBC)晶体管是已经成为用于高性能和低泄漏应用的流行和有希望的候选者的多栅极器件的实例。MBC晶体管具有可以(部分或完全)在沟道区域周围延伸的栅极结构，以提供对两侧或多侧上的沟道区域的访问。因为它的栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
为了改善MBC晶体管的性能，人们努力开发可减少泄漏、电容和电阻的外延部件。虽然传统的外延部件通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成鳍形结构，所述鳍形结构包括与多个牺牲层交错的多个沟道层；使所述鳍形结构的源极/漏极区域凹进，以形成延伸至所述衬底中并且暴露所述衬底的部分的源极/漏极凹槽；选择性并且部分使所述多个牺牲层的侧壁凹进以形成内部间隔件凹槽；在所述内部间隔件凹槽中形成内部间隔件；在所述衬底的所述暴露部分上选择性形成缓冲半导体层；在所述多个沟道层和所述缓冲半导体层的侧壁上选择性沉积第一外延层，从而使得所述缓冲半导体层的顶面完全由所述第一外延层覆盖；以及在所述第一外延层和所述内部间隔件上方沉积第二外延层。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成堆叠件，所述堆叠件包括与多个牺牲层交错的多个沟道层；将所述堆叠件和所述衬底图案化成鳍形结构；在所述鳍形结构的沟道区域上方形成伪栅极堆叠件；使所述鳍形结构的源极/漏极区域凹进以暴露所述衬底的部分，所述源极/漏极区域与所述沟道区域相邻；在使所述源极/漏极区域凹进之后，选择性并且部分使所述多个牺牲层的侧壁凹进以形成内部间隔件凹槽；在所述内部间隔件凹槽中形成内部间隔件；在所述衬底的所述暴露部分上选择性形成未掺杂的半导体层；在所述多个沟道层的侧壁和所述未掺杂的半导体层的表面上选择性沉积屏蔽外延层；在所述屏蔽外延层和所述内部间隔件上方沉积重掺杂外延层，从而使得所述重掺杂外延层通过所述屏蔽外延层与所述未掺杂的半导体层间隔开；以及在所述重掺杂外延层上方沉积覆盖外延层。
本申请的又一些实施例提供了一种半导体结构，包括：第一未掺杂的半导体部件和第二未掺杂的半导体部件，位于衬底上方；鳍结构，从所述衬底产生并且沿第一方向夹置在所述第一未掺杂的半导体部件和所述第二未掺杂的半导体部件之间；多个纳米结构，设置在所述鳍结构上方；第一源极/漏极部件，设置在所述第一未掺杂的半导体部件上；以及第二源极/漏极部件，设置在所述第二未掺杂的半导体部件上，其中，所述多个纳米结构沿所述第一方向在所述第一源极/漏极部件和所述第二源极/漏极部件之间延伸，其中，所述第一源极/漏极部件包括覆盖所述第一未掺杂的半导体部件的顶面和所述多个纳米结构的侧壁的第一外延层以及与所述第一未掺杂的半导体部件和所述多个纳米结构的侧壁间隔开的第二外延层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成半导体器件的方法的流程图。
图2至图24示出了根据本发明的一个或多个方面在根据图1的方法的制造工艺期间的工件的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有出现的变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明大体上涉及多栅极晶体管及其制造方法，并且更具体地涉及MBC晶体管的源极/漏极部件。MBC晶体管的沟道区域可以设置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米结构沟道构件、柱形沟道构件、杆形沟道构件和/或其它合适的沟道配置中。取决于沟道构件的形状，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。不管形状如何，MBC晶体管的沟道构件的每个在两个源极/漏极部件之间延伸并且耦接至两个源极/漏极部件。根据本发明的实施例，源极/漏极部件的每个设置在源极/漏极凹槽中的未掺杂的半导体部件上。源极/漏极部件的每个包括完全覆盖未掺杂的半导体部件和沟道构件的侧壁的屏蔽外延层以及设置在屏蔽外延层上方的重掺杂外延层。重掺杂外延层通过屏蔽外延层与未掺杂的半导体部件间隔开。可以在重掺杂外延层上方形成覆盖外延层来保护重掺杂外延层。屏蔽外延层可以包括锥形顶面或基本平坦的顶面。本发明的实施例减少了源极/漏极部件中的空隙形成和接触电阻。
现在将参考附图更详细描述本发明的各个方面。在那方面，图1是示出根据本发明的实施例的从工件形成半导体结构的方法100的流程图。方法100仅仅是实例，并不旨在将本发明内容限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为了简单原因，本文并未详细描述所有步骤。下面结合图2至图24描述方法100，图2至图24是根据图1中的方法100的实施例的处于制造的不同阶段的工件200的局部截面图。因为工件200将制造成半导体结构或半导体器件，所以根据上下文需要，工件200在本文中可以称为半导体结构或半导体器件200。为避免起见，图2至图24中的X、Y和Z方向相互垂直。贯穿本发明，除非另有明确说明，相同的参考标号表示相同的部件。
参考图1和图2，方法100包括框102，其中在工件200上方形成交替半导体层的堆叠件204。如图2中所示，工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各种掺杂配置，这取决于本领域已知的设计要求。在半导体器件是p型的实施例中，可以在衬底202上形成n型掺杂分布(即，n型阱或n阱)。在一些实施方式中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在半导体器件是n型的实施例中，可以在衬底202上形成p型掺杂分布(即，p型阱或p阱)。在一些实施方式中，用于形成p型阱的p型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202也可以包括其它半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、锗锡(GeSn)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi-层)、可以应变以用于性能增强、可以包括绝缘体上硅(SOI)或绝缘体上锗(GeOI)结构和/或可以具有其它合适的增强部件。
在一些实施例中，堆叠件204包括与第二半导体组分的沟道层208交错的第一半导体组分的牺牲层206。也可以说沟道层208与牺牲层206交错。第一半导体组分和第二半导体组分可以不同。在一些实施例中，牺牲层206包括硅锗(SiGe)或锗锡(GeSn)，并且沟道层208包括硅(Si)。应该指出，牺牲层206的四(4)层和沟道层208的三(3)层交替布置，如图2中所示，这仅用于说明目的，并不旨在限制超出权利要求中具体陈述的内容。应该理解，可以在堆叠件204中形成任何数量的外延层。层的数量取决于半导体器件200的沟道构件的期望数量。在一些实施例中，沟道层208的数量在2和10之间。在图2中所示的实施例中，堆叠件204包括最底部牺牲层206和最顶部牺牲层206。在本实施例中，最顶部牺牲层206用于保护最顶部沟道层，并且可以在随后工艺中完全消耗。
在一些实施例中，所有牺牲层206可以具有基本均匀的第一厚度并且所有沟道层208可以具有基本均匀的第二厚度。第一厚度和第二厚度可以完全相同或不同。如下文更详细描述，沟道层208或其部分可以用作用于随后形成的多栅极器件的沟道构件，并且沟道层208的每个的厚度基于器件性能考虑来选择。沟道区域中的牺牲层206可以最终去除并且用于限定用于随后形成的多栅极器件的相邻沟道构件(其由沟道层208形成)之间的垂直距离，并且牺牲层206的每个的厚度基于器件性能考虑来选择。
堆叠件204中的牺牲层206和沟道层208可以使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其它合适的外延生长工艺来沉积。如上所指出，在至少一些实例中，牺牲层206包括外延生长的硅锗(SiGe)层并且沟道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206和沟道层208基本不含掺杂剂(即，具有从约0原子/cm3至约1x1017原子/cm3的非固有掺杂剂浓度)，其中例如，在用于堆叠件204的外延生长工艺期间不实施有意掺杂。在一些可选实施例中，牺牲层206可以包括硅锗(SiGe)并且沟道层208包括硅(Si)。
仍然参考图1、图2和图3，方法100包括框104，其中由堆叠件204和衬底202形成鳍形结构212。为了图案化堆叠件204，可以在堆叠件204上方沉积硬掩模层210(图2中所示)以形成蚀刻掩模。硬掩模层210可以是单层或多层。例如，硬掩模层210可以包括垫氧化物层和设置在垫氧化物层上方的垫氮化物层。鳍形结构212可以使用光刻工艺和蚀刻工艺从堆叠件204和衬底202来图案化。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。如图3中所示，框104中的蚀刻工艺形成垂直延伸穿过堆叠件204和衬底202的部分的沟槽。沟槽限定鳍形结构212。在一些实施方式中，可以使用双重图案或多重图案工艺来限定具有例如比使用单个、直接光刻工艺可获得的间距小的间距的鳍形结构。例如，在一个实施例中，在衬底上方形成材料层并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后可以通过蚀刻堆叠件204使用剩余的间隔件或心轴来图案化鳍形结构212。如图3中所示，包括牺牲层206和沟道层208的鳍形结构212沿Z方向垂直延伸并且沿X方向纵向延伸。如图3中所示，鳍形结构212包括从衬底202图案化的基底鳍结构212B。包括牺牲层206和沟道层208的图案化的堆叠件204设置在基底鳍结构212B正上方。
形成与鳍形结构212相邻的隔离部件214。在图3中所示的一些实施例中，隔离部件214设置在基底鳍结构212B的侧壁上。在一些实施例中，隔离部件214可以形成在沟槽中以将鳍形结构212与相邻鳍形结构隔离。隔离部件214也可以称为浅沟槽隔离(STI)部件214。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、次大气压的CVD(SACVD)工艺、可流动的CVD工艺、旋涂工艺和/或其它合适的工艺来沉积。然后例如通过化学机械抛光(CMP)工艺减薄并且平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合使平坦化的介电层进一步凹进或回拉，以形成图3中所示的STI部件214。在凹进之后，鳍形结构212上升至STI部件214之上，而基底鳍结构212B嵌入在或掩埋在隔离部件214中。
参考图1、图4和图5，方法100包括框106，其中在鳍形结构212的沟道区域212C上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(图4和图5中所示)用作占位符以经历各种工艺并且将被去除并且由功能性栅极结构替换。其它工艺和配置是可能的。在图5中所示的一些实施例中，伪栅极堆叠件220形成在鳍形结构212上方，并且鳍形结构212可以分为位于伪栅极堆叠件220下面的沟道区域212C以及不位于伪栅极堆叠件220下面的源极/漏极区域212SD。沟道区域212C与源极/漏极区域212SD相邻。如图5中所示，沟道区域212C沿X方向设置在两个源极/漏极区域212SD之间。
形成伪栅极堆叠件220可以包括在伪栅极堆叠件220中沉积层以及图案化这些层。参考图4，可以在工件200上方毯式沉积伪介电层216、伪电极层218和栅极顶部硬掩模层222。在一些实施例中，可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其它合适的工艺在鳍形结构212上形成伪介电层216。在一些情况下，伪介电层216可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪介电层216上方沉积伪电极层218。在一些情况下，伪电极层218可以包括多晶硅。为了图案化目的，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪电极层218上沉积栅极顶部硬掩模层222。然后可以图案化栅极顶部硬掩模层222、伪电极层218和伪介电层216以形成伪栅极堆叠件220，如图5中所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可以包括氧化硅层223和氧化硅层223上方的氮化硅层224。如图5中所示，图案化伪栅极堆叠件220，从而使得它仅设置在沟道区域212C上方，而不设置在源极/漏极区域212SD上方。
参考图1和图6，方法100包括框108，其中在工件200上方(包括在伪栅极堆叠件220上方)沉积栅极间隔件层226。在一些实施例中，栅极间隔件层226共形沉积在工件200上方，包括伪栅极堆叠件220的顶面和侧壁上方。本文可以使用术语“共形”以便于描述在各个区域上方具有基本均匀厚度的层。栅极间隔件层226可以是单层或多层。栅极间隔件层226中的至少一个层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。可以使用诸如CVD工艺、次大气压的CVD(SACVD)工艺、ALD工艺或其它合适的工艺来在伪栅极堆叠件220上方沉积栅极间隔件层226。
参考图1和图7，方法100包括框110，其中使鳍形结构212的源极/漏极区域212SD各向异性地凹进以形成源极/漏极沟槽228。各向异性蚀刻可以包括干蚀刻或蚀刻源极/漏极区域212SD和衬底202的位于源极/漏极区域212SD下方的部分的合适的蚀刻工艺。所得源极/漏极沟槽228垂直延伸穿过堆叠件204一定深度并且部分延伸至衬底202中。用于框110的示例性干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。如图7中所示，使鳍形结构212的源极/漏极区域212SD凹进以暴露牺牲层206和沟道层208的侧壁。因为源极/漏极沟槽228在堆叠件204下方延伸至衬底202中，所以源极/漏极沟槽228包括限定在衬底202中的底面和下侧壁。在一些情况下，源极/漏极沟槽228延伸至衬底202中的凹槽深度D在约25nm和约55nm之间。
参考图1、图8和图9，方法100包括框112，其中形成内部间隔件部件234。虽然未明确显示，但是框112中的操作可以包括：选择性并且部分去除牺牲层206以形成内部间隔件凹槽230(图8中所示)；在工件200上方沉积内部间隔件材料；以及回蚀内部间隔件材料以在内部间隔件凹槽230中形成内部间隔件部件234(如图9中所示)。参考图8，使暴露在源极/漏极沟槽228中的牺牲层206选择性并且部分凹进以形成内部间隔件凹槽230，而栅极间隔件层226、衬底202的暴露部分和沟道层208基本未蚀刻。在沟道层208基本上由硅(Si)组成并且牺牲层206基本上由硅锗(SiGe)组成的实施例中，可以使用选择性湿蚀刻工艺或选择性干蚀刻工艺来实施牺牲层206的选择性凹进。示例选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
在形成内部间隔件凹槽230之后，在工件200上方(包括在内部间隔件凹槽230上方)沉积内部间隔件材料。内部间隔件材料可以包括金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富碳的碳氮化硅或低k介电材料。金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其它合适的金属氧化物。虽然未明确显示，但是内部间隔件材料可以是单层或多层。在一些实施方式中，内部间隔件材料可以使用CVD、PECVD、SACVD、ALD或其它合适的方法来沉积。内部间隔件材料沉积至内部间隔件凹槽230中以及沟道层208的暴露在源极/漏极沟槽228中的侧壁上方。参考图9，然后回蚀沉积的内部间隔件材料以从沟道层208的侧壁去除内部间隔件材料，以在内部间隔件凹槽230中形成内部间隔件部件234。在框112中，也可以从栅极顶部硬掩模层222和栅极间隔件层226的顶面和/或侧壁去除内部间隔件材料。在一些实施方式中，框112中实施的回蚀刻操作可以包括使用氟化氢(HF)、氟气(F2)、氢(H2)、氨(NH3)、三氟化氮(NF3)或其它基于氟的蚀刻剂。如图9中所示，内部间隔件部件234的每个与凹进的牺牲层206直接接触并且垂直(沿Z方向)设置在两个相邻沟道层208之间。
虽然未明确显示，但是在形成任何外延层之前，方法100可以包括清洁工艺以清洁工件200的表面。清洁工艺可以包括干清洁、湿清洁或它们的组合。在一些实例中，湿清洁可以包括使用标准清洁1(RCASC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCASC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫酸混合物)和/或氢氟酸，以用于氧化物去除。干清洁工艺可以包括氦(He)和氢(H2)处理。氢处理可以将表面上的硅转化为硅烷(SiH4)，其可以被抽出以去除。
参考图1和图10，方法100包括框114，其中在衬底202的暴露在源极/漏极沟槽228中的表面上方选择性沉积缓冲半导体层236。缓冲半导体层236用于防止通过衬底202的泄漏。为了减小缓冲半导体层236的导电率，缓冲半导体层236是未掺杂的或者不是有意掺杂的。在一些实施例中，缓冲半导体层236可以包括未掺杂的硅(Si)、未掺杂的锗(Ge)、未掺杂的硅锗(SiGe)或未掺杂的锗锡(GeSn)。在框114中，为了在衬底202上选择性沉积缓冲半导体层236，可以使用诸如硅烷(SiH4)、二氯硅烷(SiH2Cl2)的硅前体、诸如锗烷(GeH4)的锗前体以及以及诸如氮(N2)或氢(H2)的载气将缓冲半导体层236外延沉积在源极/漏极沟槽228上方。可以引入氯化氢(HCl)以改善沉积选择性，从而使得很少或没有缓冲半导体层236沉积在内部间隔件部件的侧壁、沟道层208的侧壁、栅极间隔件层226的侧壁或栅极顶部硬掩模层222的顶面上。在其形成时，缓冲半导体部件236与衬底202的暴露在源极/漏极沟槽228中的表面直接接触。在一些情况下，缓冲半导体部件236可以沿Z方向具有边缘高度H并且边缘高度H在约1nm和约5nm之间。如本文所用，边缘高度H是指缓冲半导体部件236的中心区域和缓冲半导体部件236的边缘(边界)区域之间的垂直厚度差。如从中心区域测量，缓冲半导体部件236可以具有在约20nm和约50nm之间的第一厚度(T1)。虽然在图10中未明确显示，但是在一些可选实施例中，缓冲半导体部件236的顶面低于隔离部件214的顶面。
参考图1和图11，方法100包括框116，其中在缓冲半导体部件236的顶面和沟道层208的暴露侧壁上方选择性沉积第一外延层238。在一些实施例中，框114中的沉积缓冲半导体部件236和框116中的沉积第一外延层238在不同的工艺室中实施以确保缓冲半导体部件236不被任何掺杂剂污染。即，在第一工艺室中形成缓冲半导体部件236之后，将工件200从第一工艺室去除并且传送至不同的第二工艺室以用于框116中的操作。为了确保第一外延层238的选择性沉积，第一外延层238可以使用生长-蚀刻沉积工艺或循环沉积工艺来沉积。顾名思义，生长-蚀刻沉积工艺包括生长组分(或生长循环)和蚀刻组分(或蚀刻循环)。生长组分(或生长循环)主要在半导体表面上选择性沉积第一外延层238，并且蚀刻组分(或蚀刻循环)去除沉积在非半导体表面上的第一外延层238。在一些实施例中，选择性沉积第一外延层238包括在约10托和约300托之间的工艺压力和在约600℃和约700℃之间的工艺温度。这个工艺温度范围不是微不足道的。当工艺温度低于600℃时，第一外延层的生长速率可能太慢。当工艺温度高于700℃时，沉积的第一外延层的质量可能下降。
在一些实施例中，第一外延层238可以利用磷(P)或砷(As)原位掺杂。当第一外延层238中的掺杂剂是磷(P)时，生长-蚀刻沉积工艺包括：生长循环，其包括使用硅烷(SiH4)、二氯硅烷(SiH2Cl2)、磷化氢(PH3)或氯化氢(HCl)；以及蚀刻循环，其包括使用氯化氢(HCl)作为蚀刻剂和氢(H2)作为载气。磷(P)掺杂剂浓度可以在约1x1020和约8x1020原子/cm3之间。当第一外延层238中的掺杂剂是砷(As)时，生长-蚀刻沉积工艺包括：生长循环，其包括使用硅烷(SiH4)、二氯硅烷(SiH2Cl2)、砷化氢(AsH3)或氯化氢(HCl)；以及蚀刻循环，其包括使用氯化氢(HCl)作为蚀刻剂和氢(H2)作为载气。砷(As)掺杂剂浓度可以在约5x1020和约2x1021原子/cm3之间。第一外延层238用作保护缓冲半导体层236免受来自第二介电层(将在下文描述)的掺杂剂扩散的屏蔽外延层。为了适当用作屏蔽外延层，第一外延层238形成为使得其完全覆盖缓冲半导体部件236的所有暴露表面。在一些情况下，生长-蚀刻沉积工艺可以包括约2和约5个之间的生长循环以及约2和约5个之间的蚀刻循环。在一个实施例中，生长-蚀刻沉积工艺可以包括约2和约3个之间的生长循环以及约2和约3个之间的蚀刻循环，以实现第一外延层238在缓冲半导体部件236上方的令人满意的覆盖。
如图11中所示，当第一外延层238完全覆盖缓冲半导体部件236的暴露表面并且填充图10中所示的边缘高度H时，第一外延层238包括直接设置在缓冲半导体层236上的底部部分238B以及直接设置在沟道层208的侧壁上的侧壁部分238S。如图11中所示，如从缓冲半导体层236测量，第一外延层238的底部部分238B沿Z方向包括在约5nm和约20nm之间的第二厚度T2。如从沟道层208的侧壁测量，侧壁部分238S的每个包括在约2nm和约5nm之间的第三厚度T3。如图11中所示，当沿Y方向观察时，底部部分238B包括锥形轮廓。在一些情况下，底部部分238B的顶面可以高于最底部沟道层208的底面。底部部分238B沿Y方向纵向延伸约20nm和约60nm之间的长度。因此，底部部分238B沿Y方向伸长。应该指出，底部部分238B不与衬底202直接接触。
参考图1和图12，方法100包括框118，其中在第一外延层238和内部间隔件部件234的表面上方沉积第二外延层240。在一些实施例中，框116中的沉积第一外延层238和沉积第二外延层240在相同的工艺室中原位实施，因为存在较少的掺杂剂污染问题。在一些实施例中，第二外延层240可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来沉积。第二外延层240是重掺杂的半导体层以减小寄生电阻。为此，第二外延层240的体积被最大化。在一些情况下，第二外延层240沿Z方向包括在约40nm和约100nm之间的第四厚度T4。虽然在图12中未明确显示，但是第二外延层240可以沿Y方向纵向延伸约20nm至约60nm。第二外延层240可以掺杂有磷(P)，其中，掺杂剂浓度在约8×1020和约4×1022原子/cm3之间。就百分比而言，第二外延层240可以包括约1％和约10％之间的磷(P)。应该指出，第二外延层240中的掺杂剂浓度大于第一外延层238中的掺杂剂浓度，无论第一外延层238中的掺杂剂是磷(P)还是砷(As)。
在一个实施例中，缓冲半导体部件236包括未掺杂的硅，第一外延层238包括掺杂有砷的硅(Si:As)，并且第二外延层240包括掺杂有磷的硅(Si:P)。缓冲半导体部件236通过第一外延层238与第二外延层240间隔开。第一外延层238用作屏蔽外延层以防止掺杂剂从第二外延层240扩散至缓冲半导体部件236中。未掺杂的缓冲半导体部件236用作泄漏减少部件以减少通过衬底202的泄漏电流。当第二外延层240中的过多掺杂剂允许扩散至缓冲半导体部件236中时，缓冲半导体部件236可能无法适当起到减少泄漏的作用。
框116中的选择性沉积第一外延层238有助于框118中的令人满意地沉积第二外延层240。虽然理论上第一外延层238可以共形沉积在沟道层208和内部间隔件部件234的侧壁上，但是内部间隔件部件234上的沉积速率远慢于沟道层208的侧壁上的沉积速率。因为沉积第二外延层240快于沉积第一外延层238，所以由于第一外延层238的不均匀生长，沉积第二外延层240趋向于创建与内部间隔件部件234的侧壁相邻的空隙。第二外延层240中的空隙可以减小高掺杂的第二外延层240的体积，导致增大的电阻。空隙也可能在第二外延层240中引起其它缺陷，这也可能导致增大的电阻。根据本发明，第一外延层238选择性沉积在沟道层208的侧壁上，同时均匀保持内部间隔件部件234上方的间隙。锥形第一外延层238沿内部间隔件部件234的侧壁诱导(111)晶体小平面。因为沉积第二外延层234趋向于沿Z方向在(100)晶体小平面上生长较快，所以第二外延层240更有可能在内部间隔件部件234正上方合并以桥接间隙，导致与内部间隔件部件的侧壁相邻的更小空隙或没有空隙。在这方面，已经观察到沉积第二外延层240沿(100)晶体小平面比沿(110)或(111)晶体小平面发生得更快。
参考图1和图13，方法100包括框120，其中在第二外延层240的顶面上方沉积第三外延层242。在一些实施例中，框120中的沉积第三外延层242和框118中的沉积第二外延层240在相同的工艺室中原位实施，因为存在较少的掺杂剂污染问题。在一些实施例中，第三外延层242可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来沉积。第三外延层242用作覆盖外延层以防止第二外延层240中的掺杂剂在形成源极/漏极接触件之前扩散至相邻结构中。为了适当用作覆盖外延层，第三外延层242可以掺杂有磷(P)，虽然掺杂剂浓度小于第二外延层240中的掺杂剂浓度。在一些情况下，第三外延层242可以具有在约5x1020和约2x1022原子/cm3之间的掺杂剂浓度。就百分比而言，第三外延层242可以包括约1％和约5％之间的磷(P)。为了最大化第二外延层240的体积，第三外延层242具有远小于第二外延层240的第四厚度T4的第五厚度T5。在一些情况下，第五厚度T5可以沿Z方向在约2nm和约10nm之间。虽然在图13中未明确显示，但是第三外延层242可以沿Y方向纵向延伸约20nm至约60nm。
参考图13，一个源极/漏极区域212SD上方的第一外延层238、第二外延层240和第三外延层242可以统称为源极/漏极部件248。源极/漏极部件248通过第一外延层238与沟道层208的侧壁和缓冲半导体部件236的顶面接合。第二外延层240占源极/漏极部件248的总体积的大部分。第二外延层240通过第一外延层238与沟道层208的侧壁和缓冲半导体部件236的顶面间隔开。第二外延层240可以与内部间隔件部件234的侧壁直接接触。第三外延层242防止掺杂剂从重掺杂的第二外延层扩散。
参考图1和图14至图16，方法100包括框122，其中利用栅极结构250替换伪栅极堆叠件220。框122可以包括：在第三外延层242上方沉积层间介电(ILD)层244(图14中所示)；去除伪栅极堆叠件220(图15中所示)；选择性去除沟道区域212C中的牺牲层206以释放沟道层208作为沟道构件2080(图15中所示)；以及形成栅极结构250以包裹沟道构件2080的每个(图16中所示)。参考图14，ILD层244沉积在工件200上方，包括在第三外延层242上方。在一些实施例中，ILD层244包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。ILD层244可以使用CVD、FCVD、旋涂或合适的沉积技术来沉积。在图14中未明确显示的一些可选实施例中，可以在沉积ILD层244之前在第三外延层242上方沉积接触蚀刻停止层(CESL)。CESL可以包括氮化硅。在沉积ILD层244之后，可以通过平坦化工艺平坦化工件200以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件220的暴露允许去除伪栅极堆叠件220。
参考图15，去除伪栅极堆叠件220。去除伪栅极堆叠件220可以包括对伪栅极堆叠件220的材料具有选择性的一种或多种蚀刻工艺。例如，去除伪栅极堆叠件220可以使用对伪栅极堆叠件220具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合来实施。在去除伪栅极堆叠件220之后，沟道区域212C中的沟道层208和牺牲层206的侧壁暴露。仍然参考图15，在去除伪栅极堆叠件220之后，选择性去除沟道区域212C中的沟道层208之间的牺牲层206。选择性去除牺牲层206释放了沟道层208(图14中所示)以形成图15中所示的沟道构件2080。选择性去除牺牲层206形成包括相邻沟道构件2080之间的间隔的栅极沟槽246。选择性去除牺牲层206可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。示例选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图16，在释放沟道构件2080之后，形成栅极结构250以包裹沟道构件2080的每个。虽然未明确显示，栅极结构250包括在沟道区域212C中与沟道构件2080和衬底202接合的界面层、界面层上方的栅极介电层以及栅极介电层上方的栅电极层。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。栅极介电层可以包括高k介电材料，诸如氧化铪。可选地，栅极介电层可以包括其它高K介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。
栅极结构250的栅电极层可以包括单层或可选地多层结构，诸如具有选定功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例说明，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成。在各个实施例中，可以实施CMP工艺以去除过量的金属，从而提供栅极结构的基本平坦的顶面。栅极结构包括介于沟道区域212C中的沟道构件2080之间的部分。
参考图1和图17，方法100包括框124，其中实施进一步工艺。这种进一步工艺可以包括例如形成源极/漏极接触件254。参考图17，穿过ILD层244和第三外延层242形成源极/漏极接触开口以暴露第二外延层240的部分。然后在第二外延层240和第三外延层242的暴露表面上形成硅化物层252。为了形成硅化物层252，在源极/漏极接触开口上方沉积金属前体层，诸如钛层或过渡金属层。然后退火工件200，以在金属前体层和第二外延层240以及第三外延层242之间引起硅化反应。在一些实施例中，硅化物层252包括硅化钛(TiSi)或过渡金属硅化物。可以去除不变成硅化物的过量金属前体层。在形成硅化物层252之后，在源极/漏极接触开口中形成源极/漏极接触件254。源极/漏极接触件254可以包括钴(Co)、镍(Ni)、钛(Ti)或钨(W)，并且可以使用PVD或合适的沉积方法来沉积。
图18至图24示出了本发明的可选实施例。为了方便参考，相同的参考标号用于指代第一外延层、第二外延层和第三外延层，即使这些可选实施例中的第一外延层和第二外延层的形状可以不同。首先参考图18。在一些实施例中，方法100的框116中的沉积第一外延层238配置为持续更长时间，从而使得第一外延层238的底部部分238B在最底部内部间隔件部件234上方合并，并且从而使得底部部分238B完全覆盖最底部内部间隔件部件234的侧壁和最底部沟道层208的侧壁(其将形成最底部沟道构件2080)。也就是说，第一外延层238保持与衬底202间隔开。如图18中所示，在该可选实施例中，底部部分238可以具有与最底部沟道层208的顶面基本共面的基本平坦的顶面。因为第一外延层238比第二外延层240导电性低，所以图18中所示的可选实施例可以具有通过基底鳍结构212B的较少泄漏。同时，最底部沟道层208可能经历增大的电阻，因为第二外延层240的体积减小。在这方面，改善的泄漏可能会以略微增大的电阻为代价。因此，前述实施例和这些可选实施例之间的选择是设计选择。在该可选实施例中，底部部分238B沿Z方向可以具有在约5nm和约20nm之间的第六厚度T6，并且侧壁部分238S沿X方向可以具有在约4nm和约8nm之间的第七厚度T7。应该指出，第六厚度T6大于第二厚度T2并且第七厚度T7大于第三厚度T3，因为在可选实施例中允许第一外延层238生长至更大的厚度。
然后参考图19，在可选实施例中，方法100的框118中的沉积第二外延层240可以产生具有小于第四厚度T4(图12中所示)的第八厚度T8的第二外延层240，因为第六厚度T6大于第二厚度T2。在一些情况下，第八厚度T8可以在约35nm和约95nm之间。在可选实施例中，方法100的框120中的沉积第三外延层242在很大程度上不受影响。图20中的第三外延层242可以具有第五厚度T5，其可以在约2nm和约10nm之间。
图21、图22、图23和图24示出了对图20中所示的工件200实施操作122和124。由于这些操作和由此形成的部件不受第一外延层238的不同配置的特别影响，为了简洁，省略图21、图22、图23和图24的详细描述。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例包括选择性沉积第一外延层以保持内部间隔件部件上方的间隙。然后沿第一外延层的(100)小平面沉积第二外延层，以在内部间隔件部件正上方合并。本发明的方法可以减少源极/漏极部件中的空隙形成、增加高掺杂的第二外延层的体积以及减小接触电阻。
在一个示例性方面，本发明涉及方法。方法包括：在衬底上方形成包括与多个牺牲层交错的多个沟道层的鳍形结构；使鳍形结构的源极/漏极区域凹进，以形成延伸至衬底中并且暴露衬底的部分的源极/漏极凹槽；选择性并且部分使多个牺牲层的侧壁凹进以形成内部间隔件凹槽；在内部间隔件凹槽中形成内部间隔件；在衬底的暴露部分上选择性形成缓冲半导体层；在多个沟道层和缓冲半导体层的侧壁上选择性沉积第一外延层，从而使得缓冲半导体层的顶面完全由第一外延层覆盖；以及在第一外延层和内部间隔件上方沉积第二外延层。
在一些实施例中，在选择性沉积第一外延层之后，第一外延层包括设置在缓冲半导体层上的底部部分，并且底部部分包括锥形轮廓。在一些实施方式中，在选择性沉积第一外延层之后，第一外延层包括完全覆盖最底部内部间隔件的侧壁的底部部分，并且底部部分包括基本平坦的顶面。在一些实施例中，第一外延层包括第一掺杂剂并且第二外延层包括与第一掺杂剂不同的第二掺杂剂。在一些情况下，第一掺杂剂包括砷并且第二掺杂剂包括磷。在一些实施例中，缓冲半导体层包括未掺杂的半导体材料。在一些情况下，选择性沉积第一外延层包括蚀刻组分和沉积组分。在一些实施例中，选择性沉积第一外延层包括在约10托和约300托之间的工艺压力。在一些实施方式中，选择性沉积第一外延层包括在约600℃和约700℃之间的工艺温度。在一些实施例中，方法还可以包括在沉积第二外延层之后，在第二外延层上沉积第三外延层。
在另一示例性方面，本发明涉及方法。在衬底上方形成包括与多个牺牲层交错的多个沟道层的堆叠件，将堆叠件和衬底图案化成鳍形结构，在鳍形结构的沟道区域上方形成伪栅极堆叠件，使鳍形结构的源极/漏极区域凹进以暴露衬底的部分，源极/漏极区域与沟道区域相邻，在使源极/漏极区域凹进之后，选择性并且部分使多个牺牲层的侧壁凹进以形成内部间隔件凹槽，在内部间隔件凹槽中形成内部间隔件，在衬底的暴露部分上选择性形成未掺杂的半导体层，在多个沟道层的侧壁和未掺杂的半导体层的表面上选择性沉积屏蔽外延层，在屏蔽外延层和内部间隔件上方沉积重掺杂外延层，从而使得重掺杂外延层通过屏蔽外延层与未掺杂的半导体层间隔开，以及在重掺杂外延层上方沉积覆盖外延层。
在一些实施例中，未掺杂的半导体层包括未掺杂的硅或未掺杂的硅锗。在一些实施方式中，屏蔽外延层掺杂有砷并且重掺杂外延层掺杂有磷。在一些实施方式中，屏蔽外延层中的砷的浓度在约5x1020原子/cm3和约2x1021原子/cm3之间，并且重掺杂外延层中的磷的浓度在约1×1021原子/cm3和约4×1022原子/cm3之间。在一些实施方式中，选择性沉积屏蔽外延层包括在约10托和约300托之间的工艺压力，并且选择性沉积屏蔽外延层包括在约600℃和约700℃之间的工艺温度。
在又一个示例性方面，本发明涉及半导体结构。半导体结构包括：第一未掺杂的半导体部件和第二未掺杂的半导体部件，位于衬底上方；鳍结构，从衬底产生并且沿第一方向夹置在第一未掺杂的半导体部件和第二未掺杂的半导体部件之间；多个纳米结构，设置在鳍结构上方；第一源极/漏极部件，设置在第一未掺杂的半导体部件上；以及第二源极/漏极部件，设置在第二未掺杂的半导体部件上。多个纳米结构沿第一方向在第一源极/漏极部件和第二源极/漏极部件之间延伸。第一源极/漏极部件包括覆盖第一未掺杂的半导体部件的顶面和多个纳米结构的侧壁的第一外延层以及与第一未掺杂的半导体部件和多个纳米结构的侧壁间隔开的第二外延层。
在一些实施例中，第一未掺杂的半导体部件和第二未掺杂的半导体部件包括未掺杂的硅或未掺杂的硅锗。在一些实施方式中，第一外延层包括直接设置在第一未掺杂的半导体部件上的底部部分，并且当沿垂直于第一方向的第二方向观察时，底部部分包括锥形轮廓。在一些实施例中，半导体结构还可以包括：栅极结构，包裹多个纳米结构的每个；以及多个内部间隔件，沿第一方向夹置在栅极结构和第一源极/漏极极部件之间。在一些实施方式中，第一外延层包括直接设置在第一未掺杂的半导体部件上的底部部分，并且底部部分完全覆盖多个内部间隔件中的最底部一个并且包括基本平坦的顶面。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上方形成鳍形结构，所述鳍形结构包括与多个牺牲层交错的多个沟道层；
使所述鳍形结构的源极/漏极区域凹进，以形成延伸至所述衬底中并且暴露所述衬底的部分的源极/漏极凹槽；
选择性并且部分使所述多个牺牲层的侧壁凹进以形成内部间隔件凹槽；
在所述内部间隔件凹槽中形成内部间隔件；
在所述衬底的所述暴露部分上选择性形成缓冲半导体层；
在所述多个沟道层和所述缓冲半导体层的侧壁上选择性沉积第一外延层，从而使得所述缓冲半导体层的顶面完全由所述第一外延层覆盖；以及
在所述第一外延层和所述内部间隔件上方沉积第二外延层。
2.根据权利要求1所述的方法，
其中，在选择性沉积所述第一外延层之后，所述第一外延层包括设置在所述缓冲半导体层上的底部部分，
其中，所述底部部分包括锥形轮廓。
3.根据权利要求1所述的方法，
其中，在选择性沉积所述第一外延层之后，所述第一外延层包括完全覆盖最底部的所述内部间隔件的侧壁的底部部分，
其中，所述底部部分包括基本平坦的顶面。
4.根据权利要求1所述的方法，
其中，所述第一外延层包括第一掺杂剂，
其中，所述第二外延层包括与所述第一掺杂剂不同的第二掺杂剂。
5.根据权利要求4所述的方法，
其中，所述第一掺杂剂包括砷，
其中，所述第二掺杂剂包括磷。
6.根据权利要求4所述的方法，其中，所述缓冲半导体层包括未掺杂的半导体材料。
7.根据权利要求1所述的方法，其中，选择性沉积所述第一外延层包括蚀刻组分和沉积组分。
8.根据权利要求1所述的方法，其中，选择性沉积所述第一外延层包括在约10托和约300托之间的工艺压力。
9.一种形成半导体结构的方法，包括：
在衬底上方形成堆叠件，所述堆叠件包括与多个牺牲层交错的多个沟道层；
将所述堆叠件和所述衬底图案化成鳍形结构；
在所述鳍形结构的沟道区域上方形成伪栅极堆叠件；
使所述鳍形结构的源极/漏极区域凹进以暴露所述衬底的部分，所述源极/漏极区域与所述沟道区域相邻；
在使所述源极/漏极区域凹进之后，选择性并且部分使所述多个牺牲层的侧壁凹进以形成内部间隔件凹槽；
在所述内部间隔件凹槽中形成内部间隔件；
在所述衬底的所述暴露部分上选择性形成未掺杂的半导体层；
在所述多个沟道层的侧壁和所述未掺杂的半导体层的表面上选择性沉积屏蔽外延层；
在所述屏蔽外延层和所述内部间隔件上方沉积重掺杂外延层，从而使得所述重掺杂外延层通过所述屏蔽外延层与所述未掺杂的半导体层间隔开；以及
在所述重掺杂外延层上方沉积覆盖外延层。
10.一种半导体结构，包括：
第一未掺杂的半导体部件和第二未掺杂的半导体部件，位于衬底上方；
鳍结构，从所述衬底产生并且沿第一方向夹置在所述第一未掺杂的半导体部件和所述第二未掺杂的半导体部件之间；
多个纳米结构，设置在所述鳍结构上方；
第一源极/漏极部件，设置在所述第一未掺杂的半导体部件上；以及
第二源极/漏极部件，设置在所述第二未掺杂的半导体部件上，
其中，所述多个纳米结构沿所述第一方向在所述第一源极/漏极部件和所述第二源极/漏极部件之间延伸，
其中，所述第一源极/漏极部件包括覆盖所述第一未掺杂的半导体部件的顶面和所述多个纳米结构的侧壁的第一外延层以及与所述第一未掺杂的半导体部件和所述多个纳米结构的侧壁间隔开的第二外延层。
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