CN114122135A - 半导体结构 - Google Patents

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CN114122135A
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CN
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layer
channel
silicon
drain
source
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赖韦仁
吕伟元
尤志豪
林家彬
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体结构。根据本发明实施例的半导体结构包含第一通道构件和设置在第一通道构件上的第二通道构件，耦接至第一通道构件的第一通道延伸部件，耦接至第二通道构件的第二通道延伸部件，以及设置在第一通道延伸部件与第二通道延伸部件之间的内部间隙物部件。

Description

半导体结构
技术领域
本发明实施例涉及一种半导体结构、半导体装置及其形成方法，尤其涉及具有通道延伸部件的半导体装置及其形成方法。
背景技术
半导体集成电路(integrated circuit；IC)产业已历经了指数式成长。集成电路材料及设计的技术的进步造成集成电路世代的产生，每一世代的电路比前一世代更小且更复杂。在集成电路的发展过程中，通常增加了功能密度(即每芯片面积中互连的装置数量)，而降低了几何尺寸(也就是说，使用工艺所能创造的最小组件(或线路))。这种微缩化工艺一般可通过增加生产效率及降低相关成本以提供许多利益。这样的微缩化也增加了集成电路的生产和工艺的复杂度。
举例而言，随着集成电路(IC)技术朝向更小的技术节点发展，开始导入多栅极金属氧化物半导体场效晶体管(多栅极MOSFET或多栅极装置)，通过增加栅极-通道耦合、降低关闭状态(off-state)的电流，以及降低短通道效应(short-channel effect；SCE)来提高栅极控制。通常将多栅极装置视作具有栅极结构或其部分设置于通道区的多侧上的装置。鳍式场效晶体管(fin-like field effect transistor；FinFET)和多桥通道(multi-bridge-channel；MBC)晶体管为多栅极装置的范例，它们已成为在高效能与低漏电的应用中常见且有潜力的候选。鳍式场效晶体管具有由栅极包覆多侧的抬升通道(例如栅极包覆从基底延伸的半导体材料的“鳍片”的顶部和侧壁)。MBC晶体管的栅极能部分或完全地围绕通道区延伸，以从两侧或更多侧提供到通道区的路径。由于MBC晶体管的栅极结构环绕通道区，也可将其称为环绕式栅极晶体管(surrounding gate transistor；SGT)或全绕式栅极(gate-all-around；GAA)晶体管。
在MBC晶体管中，由于各种栅极间隙物层的存在，所以可将源极/漏极部件与通道区隔开。通道部件落在通道区外的部分可能降低MBC晶体管的效能。尽管传统的MBC晶体管对于它们原先预期的目标通常已足够，但它们仍未在各方面都完全令人满意。
发明内容
本公开的目的在于提供一种半导体结构，以解决上述至少一个问题。
在一示范方式中，本发明实施例关于半导体结构。半导体结构包含第一通道构件和设置在第一通道构件上的第二通道构件，耦接至第一通道构件的第一通道延伸部件，耦接至第二通道构件的第二通道延伸部件，以及设置在第一通道延伸部件与第二通道延伸部件之间的内部间隙物部件。
在另一示范方式中，本发明实施例关于半导体装置。半导体装置包含第一源极/漏极部件和第二源极/漏极部件，纵向地延伸于第一源极/漏极部件与第二源极/漏极部件之间的通道构件，夹设于通道构件与第一源极/漏极部件之间的第一通道延伸部件，夹设于通道构件与第二源极/漏极部件之间的第二通道延伸部件，设置在第一通道延伸部件上的顶部间隙物，以及设置在第一通道延伸部件下的内间隙物部件。
在又一示范方式中，本发明实施例关于方法。方法包含在基底上形成堆叠物，其中堆叠物包含由多个硅锗层交错的多个硅层，从堆叠物和基底形成鳍状结构，鳍状结构包含通道区和源极/漏极区，在鳍状结构的通道区上形成虚设栅极堆叠物，在虚设栅极堆叠物上沉积顶部间隙物，将源极/漏极区凹陷以形成源极/漏极沟槽，源极/漏极沟槽暴露出多个硅层和多个硅锗层的侧壁，将多个硅锗层选择性地且部分地凹陷以形成多个内间隙物凹陷，在多个内间隙物凹陷内形成多个内间隙物部件，选择性地修整多个硅层以形成多个末端表面，在前述的末端表面上选择性地沉积半导体层，在源极/漏极沟槽内形成源极/漏极部件，源极/漏极部件接触半导体层和多个内间隙物部件，在形成源极/漏极部件之后，移除虚设栅极堆叠物，露出通道区中的多个硅层作为多个通道构件，以及形成栅极结构围绕多个通道构件中的每一个。
附图说明
从以下的详述配合所附附图可更加理解本发明实施例。要强调的是，根据工业上的标准做法，各个部件并未按照比例绘制，且仅用于说明的目的。事实上，为了能清楚地讨论，可任意地放大或缩小各个部件的尺寸。
图1是根据本发明实施例的一或多个方式，显示半导体装置的形成方法的流程图。
图2-图10、图11A-图19A和图11B-图19B是根据本发明实施例的一或多个方式，显示在依照图1的方法的工艺期间工件的部分剖面示意图。
附图标记如下：
100:方法
102:方框
104:方框
106:方框
108:方框
110:方框
112:方框
114:方框
116:方框
118:方框
120:方框
122:方框
124:方框
126:方框
128:方框
200:工件
202:基底
204:堆叠物
206:牺牲层
208:通道层
208’:第一通道层
208”:第二通道层
210:硬掩模层
212:鳍状结构
212C:通道区
212SD:源极/漏极区
214:隔离部件
216:虚设介电层
218:虚设电极层
220:虚设栅极堆叠物
222:栅极顶部硬掩模层
223:氧化硅层
224:氮化硅层
226:顶部间隙物层
228:源极/漏极沟槽
230:内间隙物凹陷
232:内间隙物材料
234:内间隙物部件
236:半导体层
236B:底部部分
236E:通道延伸部件
238:第一外延层
238B:底部部分
238T:顶部部分
240:第二外延层
242:源极/漏极部件
244:接触蚀刻停止层
246:层间介电层
248:栅极沟槽
250:空间
252:栅极结构
254:栅极介电层
256:栅极电极层
260:MBC晶体管
300:退火工艺
2080:通道构件
2082:通道构件
2260:顶部间隙物
C1:第一通道宽度
C2:第二通道宽度
C3:第三通道宽度
L1:第一LDD接近度
L2:第二LDD接近度
L3:第三LDD接近度
具体实施方式
以下公开提供了许多不同的实施例或范例，用于实施提供的主题的不同部件(feature)。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例的实施形态。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本发明实施例在各种范例中可能重复参考数字及/或字母，此重复是为了简化和清楚的目的，并非在讨论的各种实施例及/或状态之间指定其关系。
在此可使用空间相对用词，例如“在……下方”、“在……下”、“下方的”、“在……上”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词用以涵盖除附图所描绘的方向以外，使用中或操作中的装置的不同方向。设备可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
再者，如本技术领域中技术人员所理解的，考虑到在制造期间固有出现的变化，当用“约”、“大约”及相似的用词来描述一个数字或一个数字范围时，所述用词涵盖在合理范围内的数字。举例而言，当制造具有关于数字的特征的部件时，基于已知的关于前述工艺的制造容许度，数字或数字范围涵盖的合理范围包含所述的数字，例如在所述数字+/-10％的范围内。举例而言，本技术领域中技术人员已知关于沉积一个厚度为“约5nm”的材料层的工艺容许度为+/-15％，则可涵盖4.25nm至5.75nm的尺寸范围。更进一步来说，本发明实施例在各种范例中可能重复参考数字及/或字母。此重复是为了简化和清楚的目的，并非在讨论的各种实施例及/或配置之间指定其关系。
本发明实施例大体上关于MBC晶体管及其制造方法，特别是关于作为轻掺杂漏极(lightly doped drain；LDD)部件的通道延伸部件。MBC晶体管的通道构件在两个源极/漏极部件之间延伸且与这两个源极/漏极部件耦接。由于形成顶部间隙物和内间隙物部件以助于使用功能性栅极结构取代虚设栅极堆叠物的缘故，源极/漏极部件与通道构件之间的接合处至少通过内间隙物部件或顶部间隙物的厚度从通道区隔开。前述的接面处与通道区之间的距离可称为接近度(proximity)。在一些传统的技术中，接近度可实质上等于间隙物的厚度。由于通道构件在通道区与接合处之间的部分未经掺杂，MBC晶体管的寄生电阻因此而增加。
本发明实施例提供MBC晶体管装置结构的实施例，这些实施例在形成内间隙物之后，选择性地修整通道构件以降低通道区的接近度。在修整的通道构件的末端表面上选择性地沉积掺杂的半导体层，以形成作为轻掺杂漏极部件的通道延伸部件。可在内间隙物部件与顶部间隙物之间，或在内间隙物部件之间垂直地设置通道延伸部件。在一实施例中，相较于源极/漏极部件，掺杂的半导体层较耐蚀刻。举例而言，掺杂的半导体层可由掺硼的硅(Si:B)形成，而源极/漏极部件由掺硼的硅锗(SiGe:B)形成。在另一个范例中，掺杂的半导体层可由掺碳和磷的硅(Si:C:P)形成，而源极/漏极部件由掺磷的硅(Si:P)或掺砷的硅(Si:As)形成。掺杂的半导体层的一部分也沉积在源极/漏极沟槽暴露出的基底上。
现在将参考附图以进一步详述本发明实施例的各种方式。在这方面，图1是根据本发明实施例的实施形态，显示从工件形成半导体装置的方法100的流程图。方法100仅为示例，并非用以将本发明实施例限定于方法100明确显示出的内容。可在方法100之前、中、后提供额外的步骤，且方法的额外的实施例可取代、删除或移动一些步骤。为了简化，本文并未详述所有的步骤。以下结合图2-图10、图11A-图19A和图11B-图19B描述方法100，这些图是根据图1的方法100的实施例显示一个工件200在工艺不同阶段的部分剖面示意图。由于工件200将被制造成半导体装置，所以工件200在本文中可称为半导体装置200，视内容而定。为了避免混淆，图2-图10、图11A-图19A和图11B-图19B中的X、Y和Z方向彼此垂直。另外，本发明实施例通篇使用相似的参考数字来表示相似的部件。
请参考图1和图2，方法100包含方框102，在此步骤中，在工件200上形成交替的半导体层的堆叠物204。如图2所示，工件200包含基底202。一些实施例中，基底202可为半导体基底，例如硅(Si)基底。基底202可包含各种掺杂配置，如本技术领域中已知的，视设计需求而定。在半导体装置为P型的实施例中，可在基底202上形成N型的掺杂轮廓(即N型井区或N井区)。在一些实施方式中，形成N型井区的N型掺质可包含磷(P)或砷(As)。在半导体装置为N型的实施例中，可在基底202上形成P型的掺杂轮廓(即P型井区或P井区)。在一些实施方式中，形成P型井区的P型掺质可包含硼(B)或镓(Ga)。合适的掺杂可包含掺质的离子注入及/或扩散工艺。基底202也可包含其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或钻石。或者，半导体基底202可包含化合物半导体及/或合金半导体。再者，半导体202可选地包含外延层(epi-layer)，可使其受到应变以提高效能，可包含绝缘体上覆硅(silicon-on-insulator；SOI)或绝缘体上覆锗(germanium-on-insulator；GeOI)结构，及/或可具有其他合适的辅助部件。
一些实施例中，堆叠物204包含交错的第一半导体组成的牺牲层206和第二半导体组成的通道层208。第一和第二半导体的组成可不同。一些实施例中，牺牲层206包含硅锗(SiGe)，且通道层208包含硅(Si)。要注意的是，图2中显示三(3)层牺牲层206和三(3)层通道层208交错排列，这仅出于说明的目的，并非用以限定权利要求中具体记载的内容。可理解的是，在堆叠物204中可形成任何数量的外延层。层的数量视半导体装置200的通道构件的期望数量而定。一些实施例中，通道层208的数量在2与10之间。
一些实施例中，所有的牺牲层206可具有实质上均匀的第一厚度，且所有的通道层208可具有实质上均匀的第二厚度。第一厚度和第二厚度可相同或不同。如以下更详细描述的，通道层208或其部分可作为随后形成的多栅极装置的通道构件，且基于装置效能的考虑来选择每一个通道层208的厚度。最终可将通道区中的牺牲层206去除，这些牺牲层206用以定义随后形成的多栅极装置的相邻通道区之间的垂直距离(沿Z方向)，且基于装置效能的考虑来选择每一个牺牲层206的厚度。
可使用分子束外延(molecular beam epitaxy；MBE)工艺、气相沉积(vapor phasedeposition；VPE)工艺及/或其他合适的外延成长工艺来沉积堆叠物204中的层。如上所述，至少在一些范例中，牺牲层206包含外延成长的硅锗(SiGe)层，且通道层208包含外延成长的硅(Si)层。一些实施例中，牺牲层206和通道层208实质上无掺质(也就是说，具有约0cm-3至约1x1017 cm-3的外部掺质浓度)，例如在堆叠物204的外延成长工艺期间没有实施刻意的掺杂。
仍请参考图1、图2和图3，方法100包含方框104，在此步骤中，从基底202和堆叠物204形成鳍状结构212。为了将堆叠物204图案化，可在堆叠物204上沉积硬掩模层210(如图2所示)以形成蚀刻掩模。硬掩模层210可为单层或多层。举例而言，硬掩模层210可包含垫氧化层和在垫氧化层上的垫氮化层。可使用光刻工艺和蚀刻工艺从堆叠物204和基底202图案化鳍状结构212。光刻工艺可包含光刻胶涂布(例如旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、清洗、烘干(例如旋转烘干及/或硬烤)、其他合适的光刻技术及/或前述的组合。一些实施例中，蚀刻工艺可包含干式蚀刻(例如反应式离子蚀刻(reactive ionetching，RIE)蚀刻)、湿式蚀刻及/或其他蚀刻方法。如图3所示，蚀刻工艺在方框104形成延伸穿过堆叠物204和基底202的一部分的沟槽。这些沟槽定义鳍状结构212。在一些实施方式中，可使用包含双重图案化或多重图案化的工艺以定义具有间距例如小于使用单一、直接地光刻工艺可获得的间距的鳍状结构。举例而言，在一实施例中，在基底上形成材料层，并使用光刻工艺将材料层图案化。使用自对准工艺在图案化的材料层旁形成间隙物。然后移除材料层，接着使用剩余的间隙物或心轴(mandrel)蚀刻堆叠物204以将鳍状结构图案化。如图3所示，鳍状结构212与其中的牺牲层206和通道层208一起沿着Z方向垂直延伸，且沿着X方向纵向延伸。
形成相邻于鳍状结构212的隔离部件214。一些实施例中，可在沟槽内形成隔离部件214以将鳍状结构212与邻近的有源区隔离。隔离部件214也可称为浅沟槽隔离(shallowtrench isolation，STI)部件214。举例来说，一些实施例中，先在基底202上沉积介电层，以介电层填充沟槽。一些实施例中，介电层可包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数(low-k)的电介质、前述的组合及/或其他合适的材料。在各种范例中，介电层的沉积可通过化学气相沉积(chemical vapordeposition，CVD)工艺、次大气压CVD(subatmospheric CVD，SACVD)工艺、流动式CVD工艺、旋转涂布工艺及/或其他合适的工艺。然后将沉积的介电材料薄化及平坦化，例如通过化学机械研磨(chemical mechanical polishing，CMP)工艺。接着通过干式蚀刻工艺、湿式蚀刻工艺及/或前述的组合进一步凹陷或拉回(pull-back)平坦化的介电层，以形成浅沟槽隔离部件214。在凹陷之后，鳍状结构212抬升至浅沟槽隔离部件214上方。
请参考图1、图4和图5，方法100包含方框106，在此步骤中，在鳍状结构212的通道区212C上形成虚设栅极堆叠物220。一些实施例中，采用栅极取代工艺(或栅极后制(gate-last)工艺)，其中虚设栅极堆叠物220(如图4和图5所示)作为经历各种工艺的占位件(placeholder)，且通过功能性栅极结构予以移除并取代。其他工艺和配置也是可能的。在图5所示的一些实施例中，在鳍状结构212上形成虚设栅极堆叠物220，且可将鳍状结构212分为在虚设栅极堆叠物220下的通道区212C和不在虚设栅极结构220下的源极/漏极区212SD。通道区212C相邻于源极/漏极区212SD。如图5所示，通道区212C沿着X方向设置在两个源极/漏极区212SD之间。
虚设栅极堆叠物220的形成可包含沉积虚设栅极堆叠物220中的层并将这些层图案化。请参考图4，可在工件200上毯覆性地沉积虚设介电层216、虚设电极层218和栅极顶部硬掩模层222。一些实施例中，可使用化学气相沉积(CVD)工艺、原子层沉积(atomic layerdeposition；ALD)工艺、氧等离子体氧化工艺或其他合适的工艺在鳍状结构212上形成虚设介电层216。一些实例中，虚设介电层216可为氧化硅。随后，可使用CVD工艺、ALD工艺或其他合适的工艺在虚设介电层216上沉积虚设电极层218。一些实例中，虚设电极层218可包含多晶硅。为了进行图案化，可使用CVD工艺、ALD工艺或其他合适的工艺在虚设电极层218上沉积栅极顶部硬掩模层222。然后可将栅极顶部硬掩模层222、虚设电极层218和虚设介电层216图案化以形成虚设栅极堆叠物220，如图4和图5所示。举例而言，图案化工艺可包含光刻工艺(例如光刻或电子束光刻)，光刻工艺可进一步包含光刻胶涂布(例如旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、清洗、烘干(例如旋转烘干及/或硬烤)、其他合适的光刻技术及/或前述的组合。一些实施例中，蚀刻工艺可包含干式蚀刻(例如RIE蚀刻)、湿式蚀刻及/或其他蚀刻方法。一些实施例中，栅极顶部硬掩模层222可包含氧化硅层223和氧化硅层223上的氮化硅层224。如图5所示，在鳍状结构212的源极/漏极区212SD上并未设置虚设栅极堆叠物220。
请参考图1和图6，方法100包含方框108，在此步骤中，在虚设栅极堆叠物220上沉积顶部间隙物层226。一些实施例中，顶部间隙物层226共形地(conformally)沉积在工件200上，包含在虚设栅极堆叠物220的顶面和侧壁上。为了便于描述在各区上具有实质上均匀的厚度的层，在此可使用“共形”这个术语。顶部间隙物层226可为单层或多层。顶部间隙物层226可包含碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。在一些实施方式中，可使用像是CVD工艺、次大气压CVD(SACVD)工艺、ALD工艺或其他合适的工艺在虚设栅极堆叠物220上沉积顶部间隙物层226。
请参考图1和图7，方法100包含方框110，在此步骤中将鳍状结构212的源极/漏极区212SD凹陷以形成源极/漏极沟槽228。如图7所示，方框110的凹陷步骤可移除顶部间隙物层226朝上的部分，以形成沿着虚设栅极堆叠物220的侧壁设置的顶部间隙物2260。一些实施例中，通过干式蚀刻或合适的蚀刻工艺来蚀刻源极/漏极区212SD未被虚设栅极堆叠物220覆盖的部分，以形成源极/漏极沟槽228。举例而言，干式蚀刻工艺可实施含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如HBr及/或CHBR3)、含碘气体、其他合适的气体及/或等离子体，及/或前述的组合。在图7所示的一些实施例中，将鳍状结构212的源极/漏极区212SD凹陷以暴露出牺牲层206和通道层208的侧壁。在一些实施方式中，源极/漏极沟槽228延伸至堆叠物204下并进入基底202。如图7所示，在方框110的步骤中，移除源极/漏极区212SD中的牺牲层206和通道层208，暴露出基底202以及牺牲层206和通道层208的侧壁。
请参考图1、图8、图9和图10，方法100包含方框112，在此步骤中形成内间隙物部件234。尽管未明确显示，方框112的操作可包含选择性地和部分地移除牺牲层206以形成内间隙物凹陷230(如图8所示)，在工件200上沉积内间隙物材料232(如图9所示)，以及回蚀刻(etch back)内间隙物材料232以在内间隙物凹陷230内形成内间隙物部件234(图10)。参考图8，在实质上不蚀刻顶部间隙物2260、基底202暴露的部分以及通道层208的情况下，将源极/漏极沟槽228内暴露出的牺牲层206选择性地且部分地凹陷，以形成内间隙物凹陷230。在通道层208本质上由硅(Si)组成且牺牲层206本质上由硅锗(SiGe)组成的实施例中，可使用选择性湿式蚀刻工艺或选择性干式蚀刻工艺来实施牺牲层206的选择性凹陷。牺牲层206的选择性和部分地凹陷可包含SiGe氧化工艺，以及接下来进行的SiGe氧化物移除。在那样的实施例中，SiGe氧化工艺可包含臭氧的使用。在一些其他的实施例中，选择性干式蚀刻工艺可包含一或多个氟类(fluorine-based)的蚀刻剂的使用，例如氟气或氢氟碳化物(hydrofluorocarbons)。选择性湿式蚀刻工艺可包含APM蚀刻(例如氢氧化铵-过氧化氢-水的混合物)。
请参考图9，在形成内间隙物凹陷230之后，在工件200上，包含在内间隙物凹陷230上，沉积内间隙物材料232。内间隙物材料232可包含金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富含碳的碳氮氧化硅或低介电常数的介电材料。金属氧化物可包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他合适的金属氧化物。尽管未明确显示，内间隙物材料232可为单层或多层。在一些实施方式中，内间隙物材料232的沉积可使用CVD、PECVD、SACVD、ALD或其他合适的方法。内间隙物材料232沉积在内间隙物凹陷230内以及源极/漏极沟槽228中暴露的通道层208的侧壁上。请参考图10，然后将沉积的内间隙物材料232回蚀刻，从通道层208的侧壁移除内间隙物材料232，以在内间隙物凹陷230内形成内间隙物部件234。在方框112的步骤中，也从栅极顶部硬掩模层222和顶部间隙物2260的顶面及/或侧壁移除内间隙物材料232。在一些实施方式中，方框112实施的回蚀刻操作可包含使用氟化氢(HF)、氟气(F2)、氢(H2)、氨(NH3)、三氟化氮(NF3)或其他氟类的蚀刻剂。
如图10所示，每一个内间隙物部件234直接接触凹陷的牺牲层206且设置在两个相邻的通道层208之间。也就是说，内间隙物部件234与通道层208交错。一些实例中，每一个内间隙物部件234沿着X方向的厚度测量在约1nm与约8nm之间。在结束方框112的操作后，通道区212C内的通道层208包含沿着X方向的第一通道宽度C1，且通道构件(也就是通道层208)的外侧末端表面与相邻牺牲层206的外侧末端表面之间的距离定义出沿着X方向的第一LDD接近度L1。一些实例中，第一通道宽度C1在约25nm与约50nm之间，且第一LDD接近度L1可在约6nm与约10nm之间。
请参考图1、图11A和图11B，方法100包含方框114，在此步骤中选择性地修整通道层208。图11A和图11B显示两个实施例。在图11A所示的一些实施例中，沿着X方向修整通道层208以形成第一通道层208’，第一通道层208’具有沿着Z方向未与顶部间隙物2260重叠的末端表面。换言之，将每一个通道层208的每一个末端修整约6nm至约10nm以达到第二通道宽度C2。消除第一LDD接近度L1，产生第二LDD接近度L2。一些实例中，第二通道宽度C2可在约10nm与约38nm之间，且第二LDD接近度L2可实质上为0。在图11A所示的一些实施例中，可使用第一LDD接近度L1与第二LDD接近度L2之间的差值(即(L1-L2))除以第一LDD接近度L1来计算接近度的推进百分比。在图11A所示的实施例中，接近度的推进比值为100％(即(L1-L2)/L1)。当接近度的推进比值为100％时，接近度降为0，且下方的MBC晶体管的寄生效应可降为0。
在图11B所示的一些实施例中，沿着X方向修整通道层208以形成第二通道层208”，第二通道层208”具有沿着Z方向与顶部间隙物2260重叠的末端表面。换言之，将每一个通道层208的每一个末端修整约3nm至约5nm以达到第三通道宽度C3。将第一LDD接近度L1切至其原先的数值的一半，结果产生第三LDD接近度L3。一些实例中，第三通道宽度C3可在约16nm与约44nm之间，且第三LDD接近度L3可在约1nm与约5nm之间。在图11B所示的一些实施例中，可使用第一LDD接近度L1与第三LDD接近度L3之间的差值(即(L1-L3))除以第一LDD接近度L1来计算接近度的推进百分比。在图11B所示的实施例中，接近度的推进比值在约20％与约50％之间(即(L1-L3)/L1)。尽管20％-50％的推进比值并未完全消除下方的MBC晶体管的寄生电阻，但当选择性地减少牺牲层206时，不完全的接近度推进提供了额外的工艺容许度。在一些实施方式中，牺牲层206的选择性移除仍可适度地蚀刻通道层208。不完全的接近度推进提供了缓冲以避免栅极-源极/漏极短路。
在一些实施方式中，使用对通道层208的半导体材料具有选择性的各向同性蚀刻来实施方框114的选择性地修整。举例而言，当通道层208由硅形成时，方框114的选择性蚀刻可包含使用四甲基氢氧化铵(tetramethyl ammonium hydroxide；TMAH)、氢氧化钾(potassium hydroxide；KOH)、乙二胺邻苯二酚(ethylene diamine pyrocatechol；EDP)或硝酸和氢氟酸的混合。方框114的步骤中使用的蚀刻剂可各向同性地且选择性地移除通道层208的一部分以对其进行修整。由于方框114的操作的目的将源极/漏极通道构件的接合处推进至更靠近通道区，方框114的操作也可称为接近度推进工艺。
请参考图1、图12A和图12B，方法100包含方框116，在此步骤中形成通道延伸部件236E。在图12A和图12B所示的一些实施例中，将半导体层126选择性地沉积在通道层208(包含图12A显示的第一通道层208’和图12B显示的第二通道层208”)的末端表面上，以形成通道延伸部件236E。可使用气相外延(VPE)、超高真空化学气相沉积(ultra-high vacuumCVD，UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺来外延地沉积半导体层236。方框116的外延沉积工艺可使用气态前驱物，气态前驱物将与图12A显示的第一通道层208’和图12B显示的第二通道层208”的末端表面以及基底202的组成相互作用。在一些实施方式中，选择方框116的外延沉积工艺的参数使得半导体层236的沉积对半导体表面具有选择性，前述的半导体表面包含图12A显示的第一通道层208’和图12B显示的第二通道层208”的末端表面以及基底202的表面。如图12A和图12B所示，根据沉积的位置，半导体层236包含接触第一通道层208’和第二通道层208”的末端表面的通道延伸部件236E，以及接触源极/漏极沟槽228中暴露出的基底202的底部部分236B。
由于每一个通道延伸部件236E作为通道露出(channel release)的蚀刻停止层和轻掺杂漏极(LDD)部件，因此半导体层236可由比源极/漏极部件较耐蚀刻的掺杂半导体材料形成。在期望形成P型MBC装置的实施例中，半导体层236可包含掺杂像是硼(B)的P型杂质的硅(Si)。举例而言，半导体层236可包含掺硼的硅(Si:B)。在期望形成N型MBC装置的实施例中，半导体层236可包含掺杂像是碳(C)、磷(P)或前述两者的N型杂质的硅(Si)。举例而言，半导体层236可包含掺碳和磷的硅(Si:C:P)。要注意的是，半导体层236无锗含量以具有较佳的耐蚀性。虽然半导体层236中的锗含量有助于使通道构件应变以提高空穴迁移率，然而锗的存在可能使通道延伸部件236E蚀刻较快。与锗相反，硼(B)和碳(C)的掺杂可提高半导体层236的耐蚀性。另外，碳(C)的掺杂可避免或减缓磷(P)向外扩散进入通道区。通道延伸部件236E作为轻掺杂漏极(LDD)部件且可称为LDD部件。
当由掺硼的硅(Si:B)形成半导体层236以实施P型MBD晶体管时，半导体层236可包含在约3x1020atoms/cm3与约3x1021atoms/cm3之间的硼掺质浓度。当硼的浓度低于3x1020atoms/cm3时，通道延伸部件236E可能会增加电阻，这是不期望发生的。3x1021atoms/cm3为硼(B)在硅中实质上的溶解度极限。当由掺碳和磷的硅(Si:C:P)形成半导体层236以实施N型MBD晶体管时，半导体层236可包含在约2x1020atoms/cm3与约2x1021atoms/cm3之间的碳掺质浓度，以及在约1x1020atoms/cm3与约5x1021atoms/cm3之间的磷掺质浓度。由于磷掺质可能增加蚀刻速率的缘故，若碳掺质浓度低于2x1020atoms/cm3，结果产生的通道延伸部件236E可能不够耐蚀刻。若磷掺质浓度低于1x1019atoms/cm3，结果产生的通道延伸部件236E可能不够导电。通道延伸部件236E沿着X方向(即沿着栅极长度方向)可具有在约2nm与约6nm之间的厚度。
仍请参考图12A和图12B。通道延伸部件236E可能夹设于两个内间隙物部件234或夹设于内间隙物部件234与顶部间隙物2260之间。如图12A或图12B所示，最顶部的通道延伸部件236E沿着Z方向垂直地夹设于顶部间隙物2260与最顶部的内间隙物部件234之间。其他的通道延伸部件236E沿着Z方向垂直地夹设于两个内间隙物部件234之间。在所示的实施例中，通道延伸部件236E彼此分离且与底部部分236B隔开。
请参考图1、图13A和图13B，方法100包含方框118，在此步骤中沉积第一外延层238。在图13A和图13B所示的一些实施方式中，在牺牲层206的侧壁维持由内间隙物部件234所覆盖的同时，可从底部部分236B和通道延伸部件236E暴露的侧壁以外延方式和选择性地形成第一外延层238。方框118的合适的外延工艺包含气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。方框118的外延成长工艺可使用气态前驱物，气态前驱物将与半导体层236(包含底部部分236B和通道延伸部件236E)相互作用。一些实施例中，选择方框118的外延成长工艺参数，使得第一外延层238并未外延地沉积在内间隙物部件234上。根据本发明实施例，在结束方框118的操作后，至少一些内间隙物部件234维持露出的状态。也就是说，至少一些内间隙物部件234并未完全由第一外延层238所覆盖。在图13A和图13B所示的一些实施例中，第一外延层238包含底部部分238B和顶部部分238T。顶部部分238T接触通道延伸部件236E但并未在内间隙物部件234上成长。第一外延层238的底部部分238B设置在第一半导体层236的底部部分236B上。底部部分238B可与顶部部分238T合并在一起以延伸至内间隙物部件234上，例如图13A或图13B所示的最底部的内间隙物部件234。在此，最底部的内间隙物部件234是指垂直设置在基底202与最底部的通道层208(包含图13A中的第一通道层208’和图13B中的第二通道层208”)之间的内间隙物部件234。虽然未明确显示，但第一外延层238的两个或更多个顶部部分238T可合并在一起以覆盖内间隙物部件234。
在形成P型MBC晶体管的一些实施例中，第一外延层238包含硅锗(SiGe)并经P型掺质(例如硼(B)或镓(Ga))的掺杂。一些实施例中，第一外延层238包含在约20％与30％之间的锗含量，以及在约80％与约70％之间的硅含量。在一实施例中，第一外延层238包含约24％与约28％之间的锗含量。这样的锗含量范围并不是没有价值的。当第一外延层中的锗含量大于约30％时，硅和锗之间的晶格不匹配可能在第一外延层238与通道延伸部件236E之间的界面产生太多缺陷，这可能导致电阻的增加或装置的故障。当锗含量小于约20％时，第一外延层238可能不足以使通道层208应变以提高空穴迁移率。当P型掺质为硼时，第一外延层238中的P型掺质浓度可在约2x1020atoms/cm3与约3x1021atoms/cm3之间。这样的P型掺质浓度范围也不是没有价值的。当第一外延层238内的硼掺质浓度小于约2x1020atoms/cm3时，第一外延层238的电阻可能会无法产生令人满意的驱动电流(即导通状态电流(on-state current))。
在形成N型MBC晶体管的一些实施例中，第一外延层238包含硅(Si)并经N型掺质(例如磷(P)或砷(As))的掺杂。当N型掺质为磷(P)时，第一外延层238中的N型掺质浓度可在约1x1019atoms/cm3与约9x1020atoms/cm3之间。这样的磷掺质浓度范围并不是没有价值的。当第一外延层238内的磷掺质浓度小于约9x1020atoms/cm3时，第一外延层238的电阻可能会无法产生令人满意的驱动电流(即导通状态电流)。当第一外延层238内的磷掺质浓度大于约9x1020atoms/cm3时，可能增加漏极导致势垒降低(drain-induced barrier lowering，DIBL)或漏电流的可能性。当N型掺质为砷(As)时，第一外延层238中的N型掺质浓度可在约1x1019atoms/cm3与约2x1021atoms/cm3之间。这样的砷掺质浓度范围并不是没有价值的。当第一外延层238内的砷掺质浓度小于约1x1019atoms/cm3时，第一外延层238的电阻可能会无法产生令人满意的驱动电流(即导通状态电流)。当第一外延层238内的磷掺质浓度大于约2x1021atoms/cm3时，可能增加漏极导致势垒降低(DIBL)或漏电流的可能性。
请参考图1、图14A和图14B，方法100包含方框120，在此步骤中在第一外延层238上沉积第二外延层240。一些实施例中，可在第一外延层238上外延地且选择性地沉积第二外延层240。方框120的合适的外延工艺包含气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。方框120的外延成长工艺可使用气态前驱物，气态前驱物将与第一外延层238的组成相互作用。得以使第二外延层240在暴露出来的内间隙物部件234上过度成长并合并且实质上填充源极/漏极沟槽228。在图14A和图14B所示的一些实施方式中，第二外延层240通过第一外延层238与半导体层236分离或隔开。当最底部的内间隙物部件234由第一外延层238所覆盖时，第二外延层240与最底部的内间隙物部件234隔开。第二外延层240接触其他的内间隙物部件234。
在期望形成P型MBC晶体管的一些实施例中，第二外延层240包含硅锗(SiGe)并经P型掺质(例如硼(B)或镓(Ga))的掺杂。第二外延层240作为低电阻层且包含与第一外延层238相比较高的掺杂浓度。在这些实施例中，第二外延层240中的硼掺杂浓度可在约5x1020atoms/cm3与约2x1021atoms/cm3之间。当第二外延层240中的硼掺杂浓度小于7x1020atoms/cm3时，第二外延层240可能不够导电，以致于无法达到令人满意的驱动电流(即导通状态电流)。再者，第二外延层240中的硼溶解度可避免硼的掺杂浓度超过1.3x1021atoms/cm3。与第一外延层238相比，第二外延层240包含较大的锗含量以提高对第一通道层208’或第二通道层208”的应变。在一些实施方式中，第二外延层240包含在约37％与约55％之间的锗含量，以及在约45％与约63％之间的硅含量。要注意的是，第二外延层240中锗含量的提高可促进硅化物的形成。
在期望形成N型MBC晶体管的一些实施例中，第二外延层240包含硅(Si)并经N型掺质(例如磷(P)或砷(As))的掺杂。由于第二外延层240作为低电阻层的缘故，第二外延层240包含的掺杂浓度大于第一外延层238的掺杂浓度。当N型掺质为磷时，第二外延层240中的N型掺杂浓度可在约1x1021atoms/cm3与约5x1021atoms/cm3之间。当第二外延层240内的磷掺杂浓度小于约1x1021atoms/cm3时，第二外延层240可能不够导电，以致于无法达到令人满意的驱动电流(即导通状态电流)。再者，第二外延层240中的磷(P)溶解度可避免磷的掺杂浓度超过5x1021atoms/cm3。
虽然未明确示出于附图中，方法100可选地包含在第二外延层240上形成第三外延层的步骤。第三外延层可作为避免对第二外延层240造成不期望的损害的蚀刻停止层。当期望形成P型MBC晶体管时，第三外延层可包含掺杂硼(B)的富含硅的硅锗(SiGe)或硅(Si)。当期望形成N型MBC晶体管时，第三外延层可包含未经掺杂的硅(Si)。
如图14A和图14B所示，第一外延层238、第二外延层240和第三外延层(若有形成的话)可一起称为源极/漏极部件242。
请参考图1、图15A和图15B，方法100包含方框122，在退火工艺300中对工件200进行退火。在一些实施方式中，退火工艺300可包含快速热退火(rapid thermal anneal，RTA)工艺、激光尖峰退火(laser spike anneal)工艺、快闪热退火(flash anneal)工艺或加热炉退火(furnace anneal)工艺。退火工艺300可包含在约900℃与约1000℃之间的尖峰退火温度。在这些实施方式中，可维持持续几秒或几微秒的尖峰退火温度。在整个退火工艺300中，可获得半导体主体(例如为硅(Si)或硅锗(SiGe))内的掺质(例如P型掺质硼(B)或N型掺质磷(P))的期望电子贡献。退火工艺300可产生空位，空位能促进P型掺质从填隙位置移动至替代晶格位置，并减少半导体主体的晶格内的损害或缺陷。
请参考图1、图16A-图17A和图16B-图17B，方法100包含方框124，在此步骤中移除虚设栅极堆叠物220。方框124的操作可包含在工件200上沉积接触蚀刻停止层(contactetch stop layer；CESL)244(如图16A和图16B所示)，在接触蚀刻停止层244上沉积层间介电(interlayer dielectric，ILD)层246(如图16A和图16B所示)，以及移除虚设栅极堆叠物220(如图17A和图17B所示)。现在请参考图16A和图16B，在沉积层间介电层246之前先沉积接触蚀刻停止层244。一些范例中，接触蚀刻停止层244包含氮化硅、氮氧化硅及/或其他本技术领域中已知的材料。接触蚀刻停止层244的形成可通过ALD、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)工艺及/或其他合适的沉积工艺。然后在接触蚀刻停止层244上沉积层间介电层246。一些实施例中，层间介电层246包含的材料例如为四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未经掺杂的硅酸盐玻璃或经掺杂的氧化硅，像是硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融硅石玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、掺硼硅玻璃(boron doped silicon glass；BSG)及/或其他合适的介电材料。层间介电层246的沉积可通过PECVD工艺或其他合适的沉积技术。一些实施例中，在形成层间介电层246之后，可对工件200进行退火以提高层间介电层246的完整性。如图16A和图16B所示，可将接触蚀刻停止层246直接设置在第二外延层240的顶面或第三外延层(若有形成的话)的顶面上。
仍请参考图16A和图16B，在沉积接触蚀刻停止层244和层间介电层246之后，可通过平坦化工艺将工件200平坦化以暴露出虚设栅极堆叠物220。举例而言，平坦化工艺可包含化学机械平坦化(chemical mechanical planarization，CMP)工艺。虚设栅极堆叠物220的暴露可允许虚设栅极堆叠物220的移除，如图17A和图17B所示。一些实施例中，虚设栅极堆叠物220的移除结果在通道区212C上形成栅极沟槽248。虚设栅极堆叠物220的移除可包含对虚设栅极堆叠物220的材料具有选择性的一或多个蚀刻工艺。举例而言，虚设栅极堆叠物220的移除可使用对虚设栅极堆叠物220具有选择性的选择性湿式蚀刻、选择性干性蚀刻或前述组合来实施。在移除虚设栅极堆叠物220之后，通道区212C中的通道层208和牺牲层206的侧壁暴露于栅极沟槽248中。
请参考图1、图18A和图18B，方法100包含方框126，在此步骤中将通道层208(包含图18A显示的第一通道层208’和图18B显示的第二通道层208”)露出(release)以作为通道构件2080。请参考图18A和图18B，在移除虚设栅极堆叠物220以形成栅极沟槽248之后，方法100选择性地移除通道区212C中在通道层208之间的牺牲层206。牺牲层206的选择性移除将图18A中的第一通道层208’露出以形成第一通道构件2080，以及将图18B中的第二通道层208”露出以形成第二通道构件2082。牺牲层206的选择性移除也在第一通道构件2080之间或在第二通道构件2082之间留下空间250。可通过选择性干式蚀刻、选择性湿式蚀刻或其他选择性蚀刻工艺来实施牺牲层206的选择性移除。选择性干式蚀刻工艺的范例可包含使用一或多个氟类的蚀刻剂，例如氟气或氢氟碳化合物。选择性湿式蚀刻工艺的范例可包含APM蚀刻(例如氢氧化铵-过氧化氢-水的混合物)。
请参考图1、图19A和图19B，方法100包含方框128，在此步骤中形成栅极结构252。方法100可包含进一步的工艺以形成栅极结构252，栅极结构252环绕图19A的每一个第一通道构件2080或图19B的每一个第二通道构件2082。一些实施例中，栅极结构252形成在栅极沟槽248内且进入将牺牲层206移除而留下的空间250内。栅极结构252包含栅极介电层254和在栅极介电层254上的栅极电极层256。一些实施例中，尽管未明确显示于图中，栅极介电层254包含设置在第一通道构件2080或第二通道构件2082上的界面层，以及在界面层上的高介电常数栅极介电层。在此使用和描述的高介电常数(high-K)介电材料包含具有高介电常数的介电材料，例如高于热氧化硅的介电常数(～3.9)。界面层可包含像是氧化硅、铪硅酸盐或氮氧化硅的介电材料。界面层的形成可使用化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法。高介电常数栅极介电层可包含氧化铪。或者，高介电常数栅极介电层可包含其他高介电常数的介电材料，例如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、前述的组合或其他合适的材料。可通过ALD、物理气相沉积(physical vapor deposition，PVD)、CVD、氧化及/或其他合适的方法来形成高介电常数栅极介电层。
栅极结构252的栅极电极层256可包含单层或多层结构，例如具有选定功函数以增加装置效能的金属层(功函数金属层)、衬层、润湿层、粘着层、金属合金或金属硅化物的各种组合。举例来说，栅极电极层256可包含氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化铝钽(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化硅钽(TaSiN)、铜(Cu)、其他耐火金属或其他合适的金属材料，或者前述的组合。在各种实施例中，栅极电极层256的形成可通过ALD、PVD、CVD、电子束蒸镀或其他合适的工艺。在各种实施例中，可实施CMP工艺，移除过量的材料以提供栅极结构252实质上平坦的顶面。
请参考图19A和图19B。在结束方框128的操作之后，实质上形成MBC晶体管260。如上所述，MBC晶体管260可为N型或P型。在图19A所示的一些实施例中，MBC晶体管260包含沿着垂直于基底202的Z方向上垂直堆叠物的第一通道构件2080。在图19B所示的一些实施例中，MBC晶体管260包含沿着垂直于基底202的Z方向上垂直堆叠物的第二通道构件2082。每一个第一通道构件2080或第二通道构件2082皆由栅极结构252所环绕。第一通道构件2080和第二通道构件2082在两个源极/漏极部件242之间沿着X方向延伸。每一个源极/漏极部件242包含第一外延层238、第二外延层240和第三外延层(若有形成的话)。图19A中的第一通道构件2080和图19B中的第二通道构件2082通过通道延伸部件236E与源极/漏极部件242接合，且通道延伸部件236E作为LDD部件。第一通道构件2080与第二通道构件2082沿着X方向的长度不同。在图19A所示的一些实施例中，MBC晶体管260包含第二LDD接近度L2，其中第一通道构件2080与通道延伸部件236E之间的接合处重叠栅极结构252的垂直投影。也就是说，第二LDD接近度L2可实质上为0。在图19B所示的一些实施例中，MBC晶体管260包含第三LDD接近度L3，其中第二通道构件2082与通道延伸部件236E之间的接合处掉出栅极结构252的垂直投影外。也就是说，第二通道构件2082与通道延伸部件236E之间的接合处落在顶部栅极间隙物2260的垂直投影内。一些实例中，第三LDD接近度L3可在约1nm与约5nm之间。
尽管并非用以限定本发明实施例，本发明实施例的一或多个实施形态提供半导体装置及其形成方法的许多益处。举例而言，本发明实施例的实施形态提供包含在通道构件与源极/漏极部件之间延伸的通道延伸部件的MBC晶体管。通道延伸部件作为轻掺杂漏极(LDD)部件，并起到降低寄生电阻的作用。
在一示范方式中，本发明实施例关于半导体结构。半导体结构包含第一通道构件和设置在第一通道构件上的第二通道构件，耦接至第一通道构件的第一通道延伸部件，耦接至第二通道构件的第二通道延伸部件，以及设置在第一通道延伸部件与第二通道延伸部件之间的内部间隙物部件。
一些实施例中，第一通道构件和第二通道构件包含硅锗，且第一通道延伸部件和第二通道延伸部件包含硅和P型掺质。一些实施方式中，第一通道构件和第二通道构件包含硅，且第一通道延伸部件和第二通道延伸部件包含硅和N型掺质。一些实例中，半导体结构还包含源极/漏极部件，接触第一通道延伸部件、内间隙物部件和第二通道延伸部件。一些实施例中，第一通道构件和第二通道构件沿着一方向纵向地延伸。第一通道延伸部件沿着前述的方向夹设于第一通道构件与源极/漏极部件之间。第二通道延伸部件沿着前述的方向夹设于第二通道构件与源极/漏极部件之间。一些实施方式中，半导体结构还包含环绕第一通道构件和第二通道构件的栅极结构，以及沿着栅极结构的侧壁延伸的顶部间隙物。第二通道延伸部件夹设于内间隙物部件与顶部间隙物之间。一些实施例中，栅极结构与第一通道延伸部件和第二通道延伸部件隔开。一些实施例中，第二通道构件的一部分夹设于内间隙物部件与顶部间隙物之间。
在另一示范方式中，本发明实施例关于半导体装置。半导体装置包含第一源极/漏极部件和第二源极/漏极部件，纵向地延伸于第一源极/漏极部件与第二源极/漏极部件之间的通道构件，夹设于通道构件与第一源极/漏极部件之间的第一通道延伸部件，夹设于通道构件与第二源极/漏极部件之间的第二通道延伸部件，设置在第一通道延伸部件上的顶部间隙物，以及设置在第一通道延伸部件下的内间隙物部件。
一些实施例中，通道构件包含硅锗，且第一通道延伸部件和第二通道延伸部件包含硅和P型掺质。一些实施方式中，通道构件的一部分在顶部间隙物与内间隙物部件之间延伸。一些实例中，第一源极/漏极部件设置在基底上，第一源极/漏极部件包含底部外延层、底部外延层上的第一外延层，以及第一外延层上的第二外延层，且底部外延层的组成与第一通道延伸部件和第二通道延伸部件的组成相同。一些实施例中，底部外延层包含第一锗含量，第一外延层包含第二锗含量，第二外延层包含第三锗含量。第三锗含量大于第二锗含量，且第二锗含量大于第一锗含量。一些实施例中，第一锗含量实质上为0。一些实施方式中，底部外延层包含第一P型掺质浓度，第一外延层包含第二P型掺质浓度，第二外延层包含第三P型掺质浓度，第一P型掺质浓度大于第二P型掺质浓度，且第三P型掺质浓度大于第一P型掺质浓度。
在又一示范方式中，本发明实施例关于方法。方法包含在基底上形成堆叠物，其中堆叠物包含由多个硅锗层交错的多个硅层，从堆叠物和基底形成鳍状结构，鳍状结构包含通道区和源极/漏极区，在鳍状结构的通道区上形成虚设栅极堆叠物，在虚设栅极堆叠物上沉积顶部间隙物，将源极/漏极区凹陷以形成源极/漏极沟槽，源极/漏极沟槽暴露出多个硅层和多个硅锗层的侧壁，将多个硅锗层选择性地且部分地凹陷以形成多个内间隙物凹陷，在多个内间隙物凹陷内形成多个内间隙物部件，选择性地修整多个硅层以形成多个末端表面，在前述的末端表面上选择性地沉积半导体层，在源极/漏极沟槽内形成源极/漏极部件，源极/漏极部件接触半导体层和多个内间隙物部件，在形成源极/漏极部件之后，移除虚设栅极堆叠物，露出通道区中的多个硅层作为多个通道构件，以及形成栅极结构围绕多个通道构件中的每一个。
一些实施例中，半导体层包含硅和P型掺质。一些实施例中，选择性地沉积半导体层将半导体层沉积在源极/漏极沟槽的多个末端表面和底面上，而非在多个内间隙物部件上。一些实施方式中，在选择性地沉积半导体层之后，半导体层的一部分设置在顶部间隙物与多个内间隙物部件中的一个之间。一些实施例中，在选择性地沉积半导体层之后，半导体层的一部分设置在多个内间隙物部件中的两者之间。
前述内文概述了许多实施例的部件，以使本技术领域中技术人员可以更佳地了解本发明实施例的各种方式。本技术领域中技术人员应可理解他们可使用本发明实施例为基础来设计或修改其他工艺及结构，以达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的架构并未背离本发明实施例的精神与范围。而在不背离本发明实施例的精神与范围的前提下，他们可对本文进行各种改变、替换或变更。

Claims (1)

1.一种半导体结构，包括：
一第一通道构件和一第二通道构件，该第二通道构件设置在该第一通道构件上；
一第一通道延伸部件，耦接至该第一通道构件；
一第二通道延伸部件，耦接至该第二通道构件；以及
一内间隙物部件，设置在该第一通道延伸部件与该第二通道延伸部件之间。
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