CN117457712A

CN117457712A - 半导体结构及其形成方法

Info

Publication number: CN117457712A
Application number: CN202311259016.XA
Authority: CN
Inventors: 林柏劭; 郭俊铭; 彭远清; 林宥霆; 简郁玫
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-10-05
Filing date: 2023-09-26
Publication date: 2024-01-26

Abstract

提供了半导体结构及其形成方法。根据本发明的半导体结构包括：第一有源区域，沿第一方向纵向延伸并且沿垂直于第一方向的第二方向具有第一宽度；第二有源区域，沿第一方向纵向延伸并且沿第二方向具有第二宽度；以及外延部件，沿第一方向夹置在第一有源区域和第二有源区域之间。第一宽度大于第二宽度。

Description

半导体结构及其形成方法

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性。

例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。多桥沟道(MBC)晶体管是多栅极器件的实例，多栅极器件已经成为用于高性能和低泄漏应用的流行和有前途的候选器件。MBC晶体管具有栅极结构，栅极结构可以部分或完全在沟道区域周围延伸，以在两侧或多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅极晶体管(SGT)或全环栅(GAA)晶体管。虽然现有的MBC晶体管结构通常足以满足其预期目的，但是它们并不是在所有方面都令人满意。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：介电栅极结构，沿第一方向纵向延伸并且包括第一侧壁和与所述第一侧壁相对的第二侧壁；C形外延部件，包括邻近所述第一侧壁的第一分支和第二分支以及远离所述第一侧壁的合并部分；以及第一外延部件和第二外延部件，邻近所述第二侧壁设置，其中，当沿所述第一方向观察时，所述合并部分具有岛状形状。

本申请的另一些实施例提供了一种半导体结构，包括：第一纳米结构堆叠件，沿第一方向纵向延伸，所述第一纳米结构堆叠件的每个沿垂直于所述第一方向的第二方向具有第一宽度；第二纳米结构堆叠件，沿所述第一方向纵向延伸，所述第二纳米结构堆叠件的每个沿所述第二方向具有第二宽度；第三纳米结构堆叠件，沿所述第一方向纵向延伸，所述第三纳米结构堆叠件的每个沿所述第二方向具有所述第二宽度；以及外延部件，沿所述第一方向夹置在所述第一纳米结构堆叠件和所述第二纳米结构堆叠件之间以及所述第一纳米结构堆叠件和所述第三纳米结构堆叠件之间，其中，所述第一宽度大于所述第二宽度。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成包括与第二半导体层交错的第一半导体层的堆叠件；以及图案化所述堆叠件和所述衬底的部分以形成沿第一方向纵向延伸的鳍状结构，其中，所述鳍状结构包括沿垂直于所述第一方向的第二方向具有第一宽度的第一区段、沿所述第二方向具有第二宽度的第二区段和沿所述第二方向具有第二宽度的第三区段，其中，所述第一宽度与所述第二宽度不同，其中，所述第一区段连续过渡至所述第二区段和所述第三区段。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一个或多个方面的用于形成半导体器件的方法的流程图。

图2至图29示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部顶视图或截面图。

图30示出了根据本发明的可选实施例的用于MBC晶体管的有源区域的局部顶视图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有出现的变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本发明总体上涉及多栅极晶体管和制造方法，并且更具体地涉及MBC晶体管的有源区域。MBC晶体管的沟道区域可以设置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米结构沟道构件、圆柱形沟道构件、柱形沟道构件和/或其它合适的沟道配置中。取决于沟道构件的形状，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。有源区域的尺寸决定了MBC晶体管的操作特性。通常，较窄或较小的有源区域倾向于提供低泄漏电流和低功耗，而较宽/较大的有源区域倾向于提供高驱动电流和更快的切换速度。前者可能更适合于逻辑电路和存储器电路，而后者可能更适合于高性能或功率电路。在现有方案中，晶圆上方的MBC晶体管有源区域都沿方向延伸，并且具有相同的宽度。这通常意味着，MBC晶体管通常制造在不同的晶圆上，并且封装在不同的管芯中。可能需要大量的电布线来连接小的有源区域MBC晶体管器件和大的有源区域MBC晶体管。这样的电布线可能导致大量的电阻电容延迟(RC延迟)，这可能影响整体性能。

本发明提供了包括由垫衬结构连接的较宽区域和较窄区域的有源区域。用在较宽区域上制造的高性能、高驱动电流或快速切换器件以及在较窄区域上制造的低泄漏器件，可以避免长的电布线和大量的RC延迟。

现在将参考附图更详细地描述本发明的各个方面。在这点上，图1是示出根据本发明的实施例由工件形成半导体结构的方法100的流程图。方法100仅仅是实例，并不旨在将本发明限制于方法100中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、删除或移动所描述的一些步骤。为了简单的原因，不是所有步骤都在本文中详细描述。下面结合图2至图28描述方法100，图2至图28是根据图1中的方法100的实施例工件200在不同制造阶段的局部截面图、顶视图和立体图。因为工件200将制造成半导体结构或半导体器件，所以根据上下文需要，工件200在本文中可以称为半导体结构或半导体器件200。为了避免疑问，图2至图28中的X、Y和Z方向彼此垂直。贯穿本发明，除非另有明确描述，相同的参考标号表示相同的部件。

参考图1和图2，方法100包括框102，其中在衬底202上方形成交替半导体层的堆叠件204。如图2中所示，衬底202和堆叠件204可以统称为工件200。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各种掺杂配置，取决于如本领域已知的设计要求。在半导体器件是p型的实施例中，可以在衬底202上形成n型掺杂分布(即，n型阱或n阱)。在一些实施方式中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在半导体器件是n型的实施例中，可以在衬底202上形成p型掺杂分布(即，p型阱或p阱)。在一些实施方式中，用于形成p型阱的p型掺杂剂可以包括硼(B)或二氟化硼(BF₂)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202也可以包括其它半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、锗锡(GeSn)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，可以应变以用于性能增强，可以包括绝缘体上硅(SOI)或绝缘体上锗(GeOI)结构，和/或可以具有其它合适的增强部件。

在一些实施例中，堆叠件204包括与第二半导体成分的沟道层208交错的第一半导体成分的牺牲层206。第一半导体成分和第二半导体成分可以不同。在一些实施例中，牺牲层206包括硅锗(SiGe)或锗锡(GeSn)，并且沟道层208包括硅(Si)。应该指出，四(4)层牺牲层206和三(3)层沟道层208如图2中所示的那样交替布置，这仅是为了说明的目的，并不旨在限制在权利要求中具体列举的内容之外。可以理解，可以在堆叠件204中形成任何数量的外延层。层的数量取决于用于半导体器件200的期望数量的沟道构件。在一些实施例中，沟道层208的数量在2和10之间。

在一些实施例中，所有牺牲层206可以具有基本上均匀的第一厚度，并且所有沟道层208可以具有基本上均匀的第二厚度。第一厚度和第二厚度可以完全相同或不同。如下面更详细描述的，沟道层208或其部分可以用作用于随后形成的多栅极器件的沟道构件，并且沟道层208的每个的厚度基于器件性能考虑来选择。对于随后形成的多栅极器件，沟道区域中的牺牲层206可以最终去除，并且用于限定由沟道层208形成的相邻沟道构件之间的垂直距离，并且牺牲层206的每个的厚度基于器件性能考虑来选择。

堆叠件204中的牺牲层206和沟道层208可以使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其它合适的外延生长工艺来沉积。如上面所指出，在至少一些实例中，牺牲层206包括外延生长的硅锗(SiGe)层，并且沟道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206和沟道层208基本上不含掺杂剂(即，具有从约0原子/cm3至约1×1017原子/cm3的非固有掺杂剂浓度)，其中例如，在用于堆叠件204的外延生长工艺期间没有实施有意掺杂。在一些可选实施例中，牺牲层206可以包括硅锗(SiGe)，并且沟道层208包括硅(Si)。

仍然参考图1和图3至图8，方法100包括框104，其中由堆叠件204和衬底202的部分形成鳍式结构212。鳍式结构212包括具有不同宽度的第一区段和第二区段。图3是如在计算机辅助设计环境中设计的鳍式结构212的示意性顶视图。换句话说，图3代表GDSII文件格式的鳍式结构212。在图3中，鳍式结构212沿第一方向(即，图3中的X方向)纵向延伸，并且可以包括沿第二方向(即，图3中的Y方向)具有不同宽度的区段。在图3中所示的实施例中，鳍式结构212可以包括第一区段212A、第二区段212B、第三区段212C和第四区段212D。如图3中所示，第一区段212A可以过渡至第二区段212B，反之亦然，并且第三区段212C可以过渡至两个第四区段212D，反之亦然。虽然在图3中没有明确显示，但是第三区段212C可以过渡至两个第二区段212B，反之亦然。第一区段212A、第二区段212B、第三区段212C和第四区段212D可以沿Y方向具有不同的宽度。这些不同的宽度允许设计人员自由地应用用于高速或高电流应用的较宽区段和用于节能的较窄区段。在一些实施例中，不同宽度区段的实施方式可以通过使用电路设计模拟软件来规划和优化。在图3中，第一区段212A具有第一宽度W1，第二区段212B具有第二宽度W2，第三区段212C具有第三宽度W3，并且第四区段212D具有第四宽度W4。在所描绘的实施例中，第三宽度W3大于第一宽度W1，第一宽度W1大于第二宽度W2，并且第二宽度W2大于第四宽度W4。在一些实例中，第一宽度W1可以在约30nm和约50nm之间，并且第三宽度W3可以在约50nm和约90nm之间，并且第二宽度W2和第四宽度W4可以在约10nm和约40nm之间。

图4是如在工件200上制造的鳍式结构212的示意性顶视图。在根据修改的设计制造光刻掩模之前，图3中代表性显示的GDSII设计文件可以经过光学邻近校正(OPC)和次分辨率辅助部件(SRAF)插入。然后，在光刻工艺中应用掩模，以图案化堆叠件204和衬底202的部分。由于鳍式结构212中的区段的不同宽度，多重图案化技术可以用于或可以不用于图案化图4中所示的鳍式结构212。在一些实施例中，图4中所示的鳍式结构212可以使用极紫外(EUV)光刻技术来图案化。图4中的鳍式结构212的不同区段之间的过渡包括逐渐的宽度变化，不包括图3中所示的阶梯式宽度变化。下面将参考图5和图6中所示的放大图更详细地描述不同区段之间的过渡。

图5示出了从第一区段212A至第二区段212B的L形过渡部分50的放大图。如图5中所示，在L形过渡部分50中，第一区段212A连续过渡至第二区段212B。第一区段212A的纵向边缘与第二区段212B的纵向边缘对准。在图5中所示的实施方式中，第一区段212A的底部边缘与第二区段212B的底部边缘对准。第一区段212A的上边缘通过倾斜过渡而过渡至第二区段212B的上边缘，这允许第一区段212A具有第一宽度W1，并且第二区段212B具有第二宽度W2。斜坡过渡由邻近第一区段212A的第一角度α和邻近第二区段212B的第二角度β来表征。为了在随后操作中减少外延部件中的缺陷，第一角度α可以在60°和约75°之间，并且第二角度β是钝角，诸如在约105°和约120°之间。第一角度α和第二角度β的总和为约180°。这些角度范围不是微不足道的。当采用替换栅极工艺(也称为后栅极工艺)时，可以在第一区段212A和第二区段212B之间的界面处沿虚线形成多晶硅伪栅极堆叠件。当第一角度α小于60°时，多晶硅伪栅极堆叠件的图案化可能在锐角拐角中留下残留多晶硅，这阻止了栅极间隔件的令人满意的形成。在去除多晶硅伪栅极堆叠件以为金属栅极结构腾出空间的随后栅极替换工艺中，蚀刻剂可能蚀刻穿过锐角拐角中的多晶硅以损坏源极/漏极部件。当第一角度α大于60°时，不期望的残留多晶硅的可能性基本上减小。应该指出，将去除沿虚线形成的金属栅极结构，并且用介电栅极结构来替换，以隔离第一区段212A和第二区段212B。

图6示出了从第三区段212C至两个第四区段212D的C形过渡部分60的放大图。如图6中所示，第三区段212C连续过渡至两个第四段212D。在图6中所示的一些实施例中，第三区段212C可以从第三宽度W3变宽至第五宽度W5，在第五宽度W5处，第三区段212C连续过渡至两个第四区段212D。第五宽度W5可以等于第四宽度W4的两倍和两个第四区段212D之间的间隔S的总和(即，W5＝2W4+S)。为了防止由两个第四区段212D形成的外延部件的合并，间距S可以大于第四宽度W4，诸如在约第四宽度W4和约第四宽度W4的两倍之间。当采用替换栅极工艺(也称为后栅极工艺)时，可以在垫衬部分(PD)的两个端部处沿虚线形成多晶硅伪栅极堆叠件。在一些实施例中，垫衬部分(PD)的形状对于PD来说太不规则而不能用作有源区域，并且PD将由介电栅极结构电隔离。换句话说，PD将是不提供任何电功能的伪有源区域。从第三区段212C至两个第四区段212D的过渡可以由角度γ来表征。为了防止对源极/漏极部件的损坏，角度γ可以在约60°和约75°之间。这个角度范围不是微不足道的。当角度γ小于60°时，多晶硅伪栅极堆叠件的图案化可能在锐角拐角中留下残留多晶硅，这阻止了栅极间隔件的令人满意的形成。在去除多晶硅伪栅极堆叠件以为金属栅极结构腾出空间的随后栅极替换工艺中，蚀刻剂可能蚀刻穿过锐角拐角中的多晶硅以损坏源极/漏极部件。当角度γ大于60°时，不期望的残留多晶硅的可能性基本上减小。应该指出，将去除沿图6中的两个虚线形成的金属栅极结构，并且用两个介电栅极结构来替换，以将垫衬部分(PD)与第三区段212C和第四区段212D的其余部分隔离。

此外，在一些实施例中，限定两个第四区段212D的镂空部分可以从一个伪栅极堆叠件位置向另一伪栅极堆叠件位置延伸至垫衬部分(PD)中深度D。与伪栅极堆叠件的栅极间距P相比，深度D可以在栅极间距P的约60％和约120％之间。深度D与栅极间距P的该比率不是微不足道的。当采用替换栅极工艺时，可以沿图6中所示的虚线形成多晶硅伪栅极堆叠件。当深度D小于栅极间距P的60％时，多晶硅伪栅极堆叠件的图案化可能在镂空部分中留下残留多晶硅，这阻止了栅极间隔件的令人满意的形成。在随后的栅极替换工艺期间，其中去除多晶硅伪栅极堆叠件以为金属栅极结构腾出空间，蚀刻剂可能蚀刻穿过镂空部分中的多晶硅以损坏源极/漏极部件。当深度D大于栅极间距P的60％时，不期望的残留多晶硅的可能性基本上减小。

为了图案化堆叠件204和衬底202的部分以形成鳍式结构212，可以在堆叠件204上方沉积硬掩模层210(图2中显示)以形成蚀刻掩模。硬掩模层210可以是单层或多层。例如，硬掩模层210可以包括垫氧化物层和设置在垫氧化物层上方的垫氮化物层。可以使用光刻工艺和蚀刻工艺由堆叠件204和衬底202图案化鳍式结构212。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。如图7中所示，蚀刻工艺在框104中形成垂直延伸穿过堆叠件204和衬底202的部分的沟槽。沟槽限定鳍式结构212。如图7中所示，包括牺牲层206和沟道层208的鳍式结构212沿Z方向垂直延伸，并且沿X方向纵向延伸。鳍式结构212包括由衬底202图案化的基底鳍结构212BB。图案化堆叠件204(包括牺牲层206和沟道层208)设置在基底鳍结构212BB正上方。

然后参考图8。邻近鳍式结构212形成隔离部件214。在图8中所示的一些实施例中，隔离部件214设置在基底鳍结构212BB的侧壁上。在一些实施例中，隔离部件214可以形成在沟槽中，以将鳍式结构212与相邻的鳍式结构隔离。隔离部件214也可以称为浅沟槽隔离(STI)部件214。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、旋涂工艺和/或其它合适的工艺来沉积。然后，例如通过化学机械抛光(CMP)工艺，减薄并且平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合进一步使平坦化的介电层凹进或拉回平坦化的介电层，以形成图8中显示的STI部件214。在凹进之后，鳍式结构212上升至STI部件214之上，而基底鳍结构212BB嵌入或掩埋在隔离部件214中。STI部件214的形成也可以去除鳍式结构212上方剩余的硬掩模层210。

参考图1和图9至图11，方法100包括框106，其中在鳍式结构212的沟道区域212CC上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(图9和图10中显示)用作占位物以经过各种工艺，并且将去除并且由功能栅极结构来替换。其它工艺和配置也是可能的。在图10中所示的一些实施例中，伪栅极堆叠件220形成在鳍式结构212上方，并且鳍式结构212可以分成位于伪栅极堆叠件220下面的沟道区域212CC和不位于伪栅极堆叠件220下面的源极/漏极区域212SD。沟道区域212CC邻近源极/漏极区域212SD。如图10中所示，沟道区域212CC沿X方向设置在两个源极/漏极区域212SD之间。如图9和图10中所示，鳍式结构212沿X方向纵向延伸，并且伪栅极堆叠件220沿Y方向纵向延伸。

形成伪栅极堆叠件220可以包括在伪栅极堆叠件220中沉积层以及图案化这些层。参考图9，可以在工件200上方毯式沉积伪介电层216、伪电极层218和栅极顶部硬掩模层222。在一些实施例中，伪介电层216可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其它合适的工艺形成在鳍式结构212上。在一些实例中，伪介电层216可以包括氧化硅。此后，伪电极层218可以使用CVD工艺、ALD工艺或其它合适的工艺沉积在伪介电层216上方。在一些实例中，伪电极层218可以包括多晶硅。为了图案化目的，栅极顶部硬掩模层222可以使用CVD工艺、ALD工艺或其它合适的工艺沉积在伪电极层218上。然后，可以图案化栅极顶部硬掩模层222、伪电极层218和伪介电层216以形成伪栅极堆叠件220，如图10中所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可以包括氧化硅层223和氧化硅层223上方的氮化硅层224。如图10中所示，图案化伪栅极堆叠件220，从而使得它仅设置在沟道区域212CC上方，而不设置在源极/漏极区域212SD上方。

图11示出了形成在鳍式结构212的区段上方的伪栅极堆叠件220。在图11中所示的一些实施例中，虽然鳍式结构212的不同区段沿Y方向具有不同的宽度，但是伪栅极堆叠件220以栅极间距P均匀的倾斜，并且具有均匀的宽度。

参考图1和图12至图17，方法100包括框108，其中在工件200上方(包括在伪栅极堆叠件220上方)沉积至少一个栅极间隔件层226。在图12中所示的一些实施例中，栅极间隔件层226共形沉积在工件200上方，包括伪栅极堆叠件220的顶面和侧壁上方。术语“共形”可以在本文中使用以便于描述在不同区域上方具有基本上均匀厚度的层。至少一个栅极间隔件层226可以是单层或多层。至少一个栅极间隔件层226可以包括碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。至少一个栅极间隔件层226可以使用诸如CVD工艺、次大气压CVD(SACVD)工艺、ALD工艺或其它合适的工艺沉积在伪栅极堆叠件220上方。

图13示出了设置在L形过渡部分50上方的伪栅极堆叠件220和至少一个栅极间隔件层226。至少一个栅极间隔件层226不仅沿伪栅极堆叠件220的侧壁设置，而且设置在伪栅极堆叠件220、第一区段212A、第二区段212B和隔离部件214的顶面上方。为了便于说明，顶面上方的至少一个栅极间隔件层226在图13中未显示。在图13中所示的一些实施例中，伪栅极堆叠件220沿Y方向纵向延伸，以跨越L形过渡部分50的倾斜部分上方。虽然在图13中没有明确显示，但是当第一宽度W1大于第二宽度W2的两倍时，两个伪栅极堆叠件220可以布置在L形过渡部分50的倾斜部分的端部处。这两个伪栅极堆叠件220随后将由介电栅极结构替换，以确保更突然的过渡不会影响电路功能。

图14示出了设置在C形过渡部分60上方的伪栅极堆叠件220和至少一个栅极间隔件层226。至少一个栅极间隔件层226不仅沿伪栅极堆叠件220的侧壁设置，而且设置在伪栅极堆叠件220、第三区段212C、第四区段212D和隔离部件214的顶面上方。为了便于说明，顶面上方的至少一个栅极间隔件层226在图14中未显示。图14示出了三个线—沿X方向切穿第三区段212C并且位于两个第四区段212D之间的线A-A’、邻近第三区段212C和第四区段212D之间的交叉点切穿设置在第三区段212C上方的伪栅极堆叠件220的线B-B’以及切穿在两个第四区段212D上方延伸的另一伪栅极堆叠件220的线C-C’。

图15示出了沿图14中的截面A-A’的局部截面图。截面A-A’切穿第三区段212C并且在两个第四区段212D之间延伸。至少一个栅极间隔件层226沿伪栅极堆叠件220的侧壁设置，并且设置在第三区段212C和隔离部件214的顶面上方。实际上，虽然图15中未显示，但是至少一个栅极间隔件层226也设置在伪栅极堆叠件220的顶面上方。图15是未显示伪栅极堆叠件220的整体的局部截面图。为此，至少一个栅极间隔件层226的位于伪栅极堆叠件220的顶部上的部分在图15中未显示。应该指出，至少一个栅极间隔件层226与第三区段212C的端部表面直接接触，这暴露了其中的所有沟道层208和牺牲层206。

图16示出了沿图14中的截面B-B’的局部截面图。如图16中所示，第三区段212C沿X方向纵向延伸，并且伪栅极堆叠件220沿Y方向纵向延伸以跨越第三区段212C的沟道区域上方。如上面所描述，第三区段212C沿Y方向具有第三宽度W3。

图17示出了沿图14中的截面C-C’的局部截面图。如图17中所示，第四区段212D的每个沿X方向纵向延伸，并且伪栅极堆叠件220沿Y方向纵向延伸以跨越两个第四区段212D的沟道区域上方。如上面所描述，第四区段212D的每个沿Y方向具有第四宽度W4。第三宽度W3大于第四宽度W4。两个第四区段212D沿Y方向彼此间隔开间隔S。

参考图1和图18，方法100包括框110，其中使鳍式结构212的源极/漏极区域212SD各向异性地凹进以形成源极/漏极沟槽(在图18中显示为填充有源极/漏极部件242)。各向异性蚀刻可以包括干蚀刻或合适的蚀刻工艺，其蚀刻源极/漏极区域212SD和衬底202的位于源极/漏极区域212SD下方的部分。所得源极/漏极沟槽垂直延伸穿过堆叠件204的深度，并且部分延伸至衬底202中。用于框110的示例性干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBr₃)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。使鳍式结构212的源极/漏极区域212SD凹进以暴露鳍式结构212中的牺牲层206和沟道层208的侧壁。因为源极/漏极沟槽在堆叠件204下方延伸至衬底202中，所以源极/漏极沟槽包括限定在衬底202中的底面和下部侧壁。

参考图1和图19，方法100包括框112，其中形成内部间隔件部件234。虽然没有明确显示，但是框112中的操作可以包括：选择性且部分去除牺牲层206以形成内部间隔件凹槽(在图19中显示为填充有内部间隔件部件234)；在工件200上方沉积内部间隔件材料；以及回蚀内部间隔件材料以在内部间隔件凹槽中形成内部间隔件部件234。参考图19，使暴露在源极/漏极沟槽中的牺牲层206选择性且部分凹进以形成内部间隔件凹槽(在图19中显示为填充有内部间隔件部件234)，而基本上未蚀刻至少一个栅极间隔件层226、衬底202的暴露部分和沟道层208。在沟道层208主要由硅(Si)组成并且牺牲层206主要由硅锗(SiGe)组成的实施例中，使牺牲层206选择性凹进可以使用选择性湿蚀刻工艺或选择性干蚀刻工艺来实施。示例性选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。示例性选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。

在形成内部间隔件凹槽之后，在工件200上方(包括在内部间隔件凹槽上方)沉积内部间隔件材料。内部间隔件材料可以包括金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富含碳的碳氮化硅或低k介电材料。金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其它合适的金属氧化物。虽然没有明确显示，但是内部间隔件材料可以是单层或多层。在一些实施方式中，内部间隔件材料可以使用CVD、PECVD、SACVD、ALD或其它合适的方法来沉积。内部间隔件材料沉积至内部间隔件凹槽中以及沟道层208的暴露在源极/漏极沟槽中的侧壁上方。参考图19，然后回蚀沉积的内部间隔件材料，以从沟道层208的侧壁去除内部间隔件材料，以形成内部间隔件部件234。在框112中，也可以从栅极顶部硬掩模层222和至少一个栅极间隔件层226的顶面和/或侧壁去除内部间隔件材料。在一些实施方式中，在框112中实施的回蚀操作可以包括使用氟化氢(HF)、氟气(F₂)、氢(H₂)、氨(NH₃)、三氟化氮(NF₃)或其它基于氟的蚀刻剂。如图19中所示，内部间隔件部件234的每个与凹进的牺牲层206直接接触，并且垂直(沿Z方向)设置在两个相邻的沟道层208之间。

虽然没有明确显示，但是在形成任何外延层之前，方法100可以包括清洁工艺以清洁工件200的表面。清洁工艺可以包括干清洁、湿清洁或它们的组合。在一些实例中，湿清洁可以包括使用用于氧化物去除的标准清洁1(RCA SC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCA SC-2，DI水、盐酸和过氧化氢的混合物)、SPM(硫酸过氧化物混合物)和/或氢氟酸。干清洁工艺可以包括氦(He)和氢(H₂)处理。氢处理可以将表面上的硅转化为硅烷(SiH₄)，硅烷可以被抽出以去除。

参考图1和图18至图21，方法100包括框114，其中形成源极/漏极部件242。在图18至图21中所示的实施例中，源极/漏极部件242形成在鳍式结构212的凹进的源极/漏极区域212SD上方，包括第三区段212C和第四区段212D上方。在图18至图21中所示的一些实施例中，源极/漏极部件242的每个包括缓冲半导体层236、第一外延层238和第二外延层240。在框114中，缓冲半导体层236选择性沉积在衬底202的暴露在源极/漏极沟槽中的表面上方(在图18和图19中显示为填充有源极/漏极部件242)。缓冲半导体层236用于防止通过衬底202的泄漏。为了减小缓冲半导体层236的电导率，缓冲半导体层236是未掺杂的或者不是有意掺杂的。在一些实施例中，缓冲半导体层236可以包括未掺杂的硅(Si)、未掺杂的锗(Ge)、未掺杂的硅锗(SiGe)或未掺杂的锗锡(GeSn)。在框114中，为了在衬底202上选择性沉积缓冲半导体层236，缓冲半导体层236可以使用诸如硅烷(SiH₄)、二氯硅烷(SiH₂Cl₂)的硅前体、诸如锗烷(GeH₄)的锗前体以及诸如氮(N₂)或氢(H₂)的载气外延沉积在源极/漏极沟槽上方。可以引入氯化氢(HCl)以改进沉积选择性，从而使得很少或没有缓冲半导体层236沉积在内部间隔件部件的侧壁、沟道层208的侧壁或至少一个栅极间隔件层226的侧壁上。在其形成时，缓冲半导体层236与衬底202的暴露在源极/漏极沟槽中的表面直接接触。

然后，第一外延层238选择性沉积在缓冲半导体层236的顶面和沟道层208的暴露侧壁上方，如图19中所示。在一些实施例中，沉积缓冲半导体层236和沉积第一外延层238在不同的工艺室中实施，以确保缓冲半导体层236不被任何掺杂剂污染。也就是说，在第一工艺室中形成缓冲半导体层236之后，在框116中，从第一工艺室去除工件200，并且输送至不同的第二工艺室以用于操作。为了确保选择性沉积第一外延层238，第一外延层238可以使用生长-蚀刻沉积工艺或循环沉积工艺来沉积。顾名思义，生长-蚀刻沉积工艺包括生长组分(或生长循环)和蚀刻组分(或蚀刻循环)。生长组分(或生长循环)主要在半导体表面上选择性沉积第一外延层238，并且蚀刻组分(或蚀刻循环)去除沉积在非半导体表面上的第一外延层238。取决于所得器件的导电类型，第一外延层238可以包括硅(Si)或硅锗(SiGe)。当第一外延层238由硅(Si)形成时，它可以原位掺杂有n型掺杂剂，诸如磷(P)或砷(As)。当第一外延层238由硅锗(SiGe)形成时，它可以原位掺杂有p型掺杂剂，诸如硼(B)或二氟化硼(BF₂)。

参考图18至图21，第二外延层240沉积在第一外延层238和内部间隔件部件234的表面上方。在一些实施例中，沉积第一外延层238和沉积第二外延层240在相同的工艺室中原位实施，因为存在较少的掺杂物污染问题。在一些实施例中，第二外延层240可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来沉积。第二外延层240是重掺杂的半导体层，以减小寄生电阻。为此，第二外延层240的体积最大化。取决于所得器件的导电类型，第二外延层240可以包括硅(Si)或硅锗(SiGe)。当第二外延层240由硅(Si)形成时，它可以原位掺杂有n型掺杂剂，诸如磷(P)或砷(As)。当第二外延层240由硅锗(SiGe)形成时，它可以原位掺杂有p型掺杂剂，诸如硼(B)或二氟化硼(BF₂)。虽然第一外延层238和第二外延层240可以共用相同的半导体材料并且甚至相同的掺杂剂类型，但是第二外延层240中的掺杂剂浓度大于第一外延层238中的掺杂剂浓度。

在一个实施例中，缓冲半导体层236包括未掺杂的硅，第一外延层238包括掺杂有磷的硅(Si:P)，并且第二外延层240包括掺杂有磷的硅(Si:P)。缓冲半导体层236通过第一外延层238与第二外延层240间隔开。第一外延层238用作屏蔽外延层，以防止掺杂剂从第二外延层240扩散至缓冲半导体层236中。未掺杂的缓冲半导体层236用作泄漏减少部件，以减少通过衬底202的泄漏电流。当第二外延层240中的太多掺杂剂允许扩散至缓冲半导体层236中时，缓冲半导体层236可能不能适当地起到减少泄漏的作用。

参考图19至图21，一个源极/漏极区域212SD上方的缓冲半导体层236、第一外延层238和第二外延层240可以统称为源极/漏极部件242。源极/漏极部件242与沟道层208和衬底202的侧壁交界。第二外延层240占源极/漏极部件242的总体积的大部分。第二外延层240可以与内部间隔件部件234的侧壁直接接触。虽然没有明确显示，但是源极/漏极部件可以额外包括第二外延层240上方的第三外延层，以防止掺杂剂从重掺杂的第二外延层240扩散。

现在参考图18和图19。在一些实施例中，由于两个第四区段212D(其中他们首先从第三区段212C分支出来)之间减小的间隔，源极/漏极部件242可以在至少一个栅极间隔件226上方合并以形成合并部分2400。沿图19中所示的截面A-A’，合并部分2400可以具有不共用源极/漏极部件242的高度的岛状形状。垫衬部分(PD)中的源极/漏极部件242的合并解释了为什么垫衬部分(PD)制成伪区段的原因的一部分，伪区段通过介电栅极与第三区段212C和第四区段212D的其余部分电绝缘。

参考图1和图22至图27，方法100包括框116，其中用栅极结构250替换伪栅极堆叠件220。框116可以包括：在隔离部件214和源极/漏极部件242上方沉积接触蚀刻停止层(CESL)243；在CESL 243上方沉积层间介电(ILD)层244；去除伪栅极堆叠件220；选择性去除沟道区域212CC中的牺牲层206以释放沟道层208作为沟道构件2080；以及形成栅极结构250以包裹沟道构件2080的每个。参考图22，CESL 243和ILD层244沉积在工件200上方，包括第三区段212C和第四区段212D中的源极/漏极部件242上方。在一些实施例中，CESL 243可以包括氮化硅，并且ILD层244包括诸如正硅酸乙基(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。CESL 243可以使用CVD或ALD来沉积。ILD层244可以使用CVD、FCVD、旋涂或合适的沉积技术来沉积。在沉积ILD层244之后，可以通过平坦化工艺来平坦化工件200，以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件220的暴露允许去除伪栅极堆叠件220。

参考图23，图23示出了沿图22中的截面A-A’的局部截面图，去除伪栅极堆叠件220。去除伪栅极堆叠件220可以包括对伪栅极堆叠件220的材料具有选择性的一个或多个蚀刻工艺。例如，去除伪栅极堆叠件220可以使用如对伪栅极堆叠件220具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合来实施。在去除伪栅极堆叠件220之后，沟道层208和牺牲层206的位于沟道区域212CC中的侧壁暴露。仍然参考图23，在去除伪栅极堆叠件220之后，选择性去除沟道区域212CC中的沟道层208之间的牺牲层206。选择性去除牺牲层206释放了沟道层208，以形成图23中所示的沟道构件2080。选择性去除牺牲层206形成了栅极沟槽246，栅极沟槽246包括相邻沟道构件2080之间的间隔。选择性去除牺牲层206可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。示例性选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。示例性选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。

见图24和图25，图24和图25分别示出了沿图22中的截面B-B’和C-C’的局部截面图。如图24中所示，CESL 243和ILD层244依次沉积在第三区段212C上方的源极/漏极部件242上方。如图25中所示，CESL 243和ILD层244依次沉积在两个第四区段212D上方的源极/漏极部件242上方。

参考图26和图27，在释放沟道构件2080之后，栅极结构250形成为包裹沟道构件2080的每个。虽然没有明确显示，但是栅极结构250包括在沟道区域212CC中与沟道构件2080和衬底202交界的界面层、界面层上方的栅极介电层和栅极介电层上方的栅电极层。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。栅极介电层可以包括高k介电材料，诸如氧化铪。可选地，栅极介电层可以包括其它高K介电材料，诸如氧化钛(TiO₂)、氧化铪锆(HfZrO)、氧化钽(Ta₂O₅)、氧化铪硅(HfSiO₄)、氧化锆(ZrO₂)、氧化锆硅(ZrSiO₂)、氧化镧(La₂O₃)、氧化铝(Al₂O₃)、氧化锆(ZrO)、氧化钇(Y₂O₃)、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba、Sr)TiO₃(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。

栅极结构250的栅电极层可以包括单层或可选地多层结构，诸如具有选定功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或者金属硅化物的各种组合。举例来说，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成。在各个实施例中，可以实施CMP工艺来去除过量的金属，从而提供栅极结构的基本上平坦的顶面。栅极结构包括介于沟道区域212CC中的沟道构件2080之间的部分。

参考图1和图28，方法100包括框118，其中实施进一步工艺。参考图28，图28示出了垫衬部分(PD)，垫衬部分在第一端部上(图28中的左端部表面)邻接第三区段212C，并且在相对的第二端部上(图28中的右端部表面)邻接第四区段212D。图28表示沿水平面的顶视截面，该水平面切穿图27中所示的合并部分2400和沟道构件2080中的一个。水平面代表性地显示为图27中的线G-G’。在一些实施例中，垫衬部分(PD)不适合于形成晶体管结构，因为设置在垫衬部分(PD)上方的源极/漏极部件可能在合并部分2400处合并。为了便于参考，部分合并的源极/漏极部件242可以称为过渡外延部件258，过渡外延部件258至少由合并部分2400和镂空部分270来表征。镂空部分270填充有CESL 243和ILD层244。为了将垫衬部分(PD)与形成在第三区段212C或第四区段212D上方的功能晶体管结构隔离，可以各向异性地蚀刻垫衬部分(PD)的两个端部上的两个栅极结构250(以及其下面的沟道构件2080)，并且用两个介电栅极结构260来替换。介电栅极结构260可以包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。两个介电栅极结构260将垫衬部分(PD)中的源极/漏极部件与第三区段212C和第四区段212D中的沟道构件隔离。

类似地，当实现L形过渡部分50时，横跨倾斜部分的栅极结构250可以沿其下面的沟道构件2080来去除，并且用图29中所示的介电栅极结构260来替换。与图28中所示的C形过渡部分60相比，仅存在一个切穿L形过渡部分50的介电栅极结构260，并且在L形过渡部分50上没有限定垫衬部分PD对应物。如图29中所示，沿X方向，介电栅极结构260的一个端部表面邻接第一区段212A，并且介电栅极结构260的另一端部表面邻接第二区段212B。在图中未明确示出的一些可选实施例中，当第一区段212A的宽度大于第二区段212B的两倍时(即，当第一宽度W1大于第二宽度W2的两倍时)，中间倾斜部分可以由两个介电栅极结构260隔离以形成垫衬部分(PD)。

除了图5和图13中所示的L形过渡部分50以及图6和图14中所示的C形过渡部分60之外，本发明也设想了图30中所示的W形过渡70。图30中的W形过渡70包括第五区段212E，并且连续过渡至三个第四区段212D。与C形过渡部分60一样，W形过渡70也可以包括垫衬部分(PD)，垫衬部分将使用类似于图28中所示的介电栅极结构260的介电栅极结构来绝缘。作为所示实例的总结，L形过渡部分50可以实现为一个较宽有源区域(即，第一区段212A)至一个较窄有源区域(即，第二区段212B)之间的缓冲区；C形过渡部分60可以实现为一个较宽有源区域(即，第三区段212C)至较两个窄有源区域(即，两个第四区段212D)之间的缓冲区；以及W形过渡70可以实现为一个较宽有源区域(即，第五区段212E)至三个较窄有源区域(即，三个第四区段212D)之间的缓冲区。本发明设想了落入本文所示实施例的精神内的不同有源区域的其它过渡。

在一个示例性方面，本发明涉及半导体结构。半导体结构包括：介电栅极结构，沿第一方向纵向延伸并且包括第一侧壁和与第一侧壁相对的第二侧壁；C形外延部件，包括邻近第一侧壁的第一分支和第二分支以及远离第一侧壁的合并部分；以及第一外延部件和第二外延部件，邻近第二侧壁设置。当沿第一方向观察时，合并部分具有岛状形状。

在一些实施例中，C形外延部件设置在衬底上方。沿垂直于衬底的顶面的第二方向，合并部分的厚度小于第一分支的厚度。在一些实施方式中，半导体结构还包括：接触蚀刻停止层(CESL)，设置在C形外延部件、第一外延部件和第二外延部件上方；以及介电层，设置在CESL上方。在一些实例中，C形外延部件和第一侧壁限定沿第一方向设置在第一分支和第二分支之间的镂空部分。在一些实施例中，镂空部分包括CESL和介电层。在一些实施方式中，半导体结构还包括：第一纳米结构堆叠件，与第一外延部件的侧壁接触，从而使得第一外延部件夹置在介电栅极结构和第一纳米结构堆叠件之间；以及第二纳米结构堆叠件，与第二外延部件的侧壁接触，从而使得第二外延部件夹置在介电栅极结构和第二纳米结构堆叠件之间。在一些实施例中，半导体结构还包括：金属栅极结构，包裹第一纳米结构堆叠件的每个和第二纳米结构堆叠件的每个。

在另一示例性方面，本发明涉及半导体结构。半导体结构包括：第一纳米结构堆叠件，沿第一方向纵向延伸，第一纳米结构堆叠件的每个沿垂直于第一方向的第二方向具有第一宽度；第二纳米结构堆叠件，沿第一方向纵向延伸，第二纳米结构堆叠件的每个沿第二方向具有第二宽度；第三纳米结构堆叠件，沿第一方向纵向延伸，第三纳米结构堆叠件的每个沿第二方向具有第二宽度；以及外延部件，沿第一方向夹置在第一纳米结构堆叠件和第二纳米结构堆叠件之间以及第一纳米结构堆叠件和第三纳米结构堆叠件之间。第一宽度大于第二宽度。

在一些实施例中，外延部件包括邻近第一纳米结构堆叠件的第一端部以及邻近第二纳米结构堆叠件和第三纳米结构堆叠件的第二端部。第一端部沿第二方向具有第三宽度，第二端部沿第二方向具有第四宽度，并且第四宽度大于第三宽度。在一些实例中，半导体结构还包括：第一介电栅极结构，沿第二方向延伸并且设置在第一纳米结构堆叠件和外延部件之间。在一些实施方式中，半导体结构还包括：第二介电栅极结构，沿第二方向延伸并且设置在第二纳米结构堆叠件和外延部件之间。第二介电栅极结构设置在第三纳米结构堆叠件和外延部件之间。在一些实施例中，第一介电栅极结构和第二介电栅极结构包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或它们的组合。在一些实例中，半导体结构还包括：第一金属栅极结构，包裹第一纳米结构堆叠件的每个。第一介电栅极结构设置在第一金属栅极结构和外延部件之间。在一些实施例中，半导体结构还包括：第二金属栅极结构，包裹第二纳米结构堆叠件的每个和第三纳米结构堆叠件的每个。第二介电栅极结构设置在第二金属栅极结构和外延部件之间。在一些实施方式中，第一金属栅极结构和第二金属栅极结构包括高k栅极介电层和金属层。

在又一示例性方面，本发明涉及方法。方法包括：在衬底上方形成包括与第二半导体层交错的第一半导体层的堆叠件；以及图案化堆叠件和衬底的部分以形成沿第一方向纵向延伸的鳍状结构。鳍状结构包括沿垂直于第一方向的第二方向具有第一宽度的第一区段、沿第二方向具有第二宽度的第二区段和沿第二方向具有第二宽度的第三区段。第一宽度与第二宽度不同。第一区段连续过渡至第二区段和第三区段。

在一些实施例中，第一半导体层包括硅，并且第二半导体层包括硅锗。在一些实施方式中，方法还包括：在第一区段上方形成第一伪栅极堆叠件，并且在第二区段和第三区段上方形成第二伪栅极堆叠件；在第一伪栅极堆叠件和第二伪栅极堆叠件上方沉积至少一个栅极间隔件层；蚀刻第一伪栅极堆叠件和第二伪栅极堆叠件之间的鳍状结构以形成沟槽；在沟槽中形成外延部件；在外延部件上方沉积介电层；选择性去除第二半导体层，以释放第一区段中的第一半导体层作为第一沟道构件、第二区段中的第一半导体层作为第二沟道构件以及第三区段中的第一半导体层作为第三沟道构件；以及形成包裹第一沟道构件的每个的第一栅极结构、包裹第二沟道构件和第三沟道构件的每个的第二栅极结构。在一些实施例中，方法还包括：在蚀刻之后，选择性且部分使暴露在沟槽中的第二半导体层凹进，以形成内部间隔件凹槽；以及在内部间隔件凹槽中形成内部间隔件部件。在一些实施例中，方法还包括：用第一介电栅极结构替换第一栅极结构；以及用第二介电栅极结构替换第二栅极结构。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims

1.一种半导体结构，包括：

介电栅极结构，沿第一方向纵向延伸并且包括第一侧壁和与所述第一侧壁相对的第二侧壁；

C形外延部件，包括邻近所述第一侧壁的第一分支和第二分支以及远离所述第一侧壁的合并部分；以及

第一外延部件和第二外延部件，邻近所述第二侧壁设置，

其中，当沿所述第一方向观察时，所述合并部分具有岛状形状。

2.根据权利要求1所述的半导体结构，

其中，所述C形外延部件设置在衬底上方，

其中，沿垂直于所述衬底的顶面的第二方向，所述合并部分的厚度小于所述第一分支的厚度。

3.根据权利要求1所述的半导体结构，还包括：

接触蚀刻停止层(CESL)，设置在所述C形外延部件、所述第一外延部件和所述第二外延部件上方；以及

介电层，设置在所述接触蚀刻停止层上方。

4.根据权利要求3所述的半导体结构，其中，所述C形外延部件和所述第一侧壁限定沿所述第一方向设置在所述第一分支和所述第二分支之间的镂空部分。

5.根据权利要求4所述的半导体结构，其中，所述镂空部分包括所述接触蚀刻停止层和所述介电层。

6.根据权利要求1所述的半导体结构，还包括：

第一纳米结构堆叠件，与所述第一外延部件的侧壁接触，从而使得所述第一外延部件夹置在所述介电栅极结构和所述第一纳米结构堆叠件之间；以及

第二纳米结构堆叠件，与所述第二外延部件的侧壁接触，从而使得所述第二外延部件夹置在所述介电栅极结构和所述第二纳米结构堆叠件之间。

7.根据权利要求6所述的半导体结构，还包括：

金属栅极结构，包裹所述第一纳米结构堆叠件的每个和所述第二纳米结构堆叠件的每个。

8.一种半导体结构，包括：

第一纳米结构堆叠件，沿第一方向纵向延伸，所述第一纳米结构堆叠件的每个沿垂直于所述第一方向的第二方向具有第一宽度；

第二纳米结构堆叠件，沿所述第一方向纵向延伸，所述第二纳米结构堆叠件的每个沿所述第二方向具有第二宽度；

第三纳米结构堆叠件，沿所述第一方向纵向延伸，所述第三纳米结构堆叠件的每个沿所述第二方向具有所述第二宽度；以及

外延部件，沿所述第一方向夹置在所述第一纳米结构堆叠件和所述第二纳米结构堆叠件之间以及所述第一纳米结构堆叠件和所述第三纳米结构堆叠件之间，

其中，所述第一宽度大于所述第二宽度。

9.根据权利要求8所述的半导体结构，

其中，所述外延部件包括邻近所述第一纳米结构堆叠件的第一端部以及邻近所述第二纳米结构堆叠件和所述第三纳米结构堆叠件的第二端部，

其中，所述第一端部沿所述第二方向具有第三宽度，

其中，所述第二端部沿所述第二方向具有第四宽度，

其中，所述第四宽度大于所述第三宽度。

10.一种形成半导体结构的方法，包括：

在衬底上方形成包括与第二半导体层交错的第一半导体层的堆叠件；以及

图案化所述堆叠件和所述衬底的部分以形成沿第一方向纵向延伸的鳍状结构，

其中，所述鳍状结构包括沿垂直于所述第一方向的第二方向具有第一宽度的第一区段、沿所述第二方向具有第二宽度的第二区段和沿所述第二方向具有第二宽度的第三区段，

其中，所述第一宽度与所述第二宽度不同，

其中，所述第一区段连续过渡至所述第二区段和所述第三区段。