WO2005122276A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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finfet
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Mitsuru Narihiro
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Nec Corporation
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device whose mobility is improved by distortion and a method for manufacturing the same.
  • a double-gate FET has a FinFET (Fin-type channel) with three possible configurations, depending on the arrangement of the source electrode, drain electrode, and two gate electrodes.
  • FET FinFET
  • FIG. 29 shows a schematic diagram of a general FinFET as described in Non-Patent Document 1.
  • FinFET is fabricated on an SOI (Silicon on Insulator) layer on a Si substrate 1 and a buried oxide film 2.
  • SOI Silicon on Insulator
  • the SOI layer is provided with a pad for the source electrode 3 and a pad for the drain electrode 4, which are connected by fins 5.
  • a hard mask 9 is provided on the upper surface of the fin 5 and below the gate electrode 6, and a gate insulating film 7 is formed between the side surface of the fin 5 and the gate electrode 6.
  • FinFETs are not limited to double-gate FinFETs, and triple-gate FinFETs with channels above the fins 5 are also known, as shown in Fig. 30! 2: 2003 Symposium ⁇ On ⁇ VLSI Technology ⁇ Digest ⁇ Ob ⁇ Technical ⁇ ⁇ Ippaz, 2003, 133-134).
  • the triple-gate FinFET differs from the double-gate FinFET in that a gate insulating film 7 formed by a hard mask 9 is formed above the fin 5 and below the gate electrode 6.
  • Balta MOS devices use strained Si technology to improve channel mobility and increase channel speed in order to lower the power supply voltage!
  • This technology modulates the Si band structure by applying stress to Si in the channel and changing the lattice spacing of Si.
  • degeneracy is resolved, the electron occupancy of the double degenerate valley with a small effective mass is increased, and the interband scattering between the double degenerate valley and the quadruple degenerate valley is suppressed.
  • Mobility improves. In the valence band, it is thought that the degeneracy is resolved and the mobility is improved by suppressing the interband scattering between the light and heavy hole bands and decreasing the effective mass.
  • the strained Si technology is roughly classified into two methods depending on how strain is applied to the channel Si.
  • the first method is to epitaxially grow a Si layer on a relaxed SiGe layer (Non-Patent Document 3: Applied Physics, Japan Society of Applied Physics, Vol. 72, No. 3, 2003, No. 220- As shown in Fig. 31 of Fig. 31 on page 290, first, an inclined SiGe buffer 17 and lattice relaxation Si Gel 8 are sequentially formed on a Si substrate 1.
  • the composition of Ge in SiGe In the inclined SiGe buffer 17, the composition of Ge in SiGe The ratio x increases toward the upper surface of the substrate, and the 0% force can be increased to x% (X is usually 10 to 30 or 40)
  • the composition ratio X of Ge in SiGe remains high Since the lattice constant of Ge is larger than the lattice constant of Si, the lattice relaxed Si Ge has a larger lattice constant than the lattice constant of Si. On top of this, the Si layer grown to lattice match has a lattice constant larger than that of Balta SU, and becomes strained Sil9.
  • strained Si layer using the fabricating a MOS FET as shown in Figure 31 as the mobility is increased by distortion introduced in the channel.
  • FIG. 32 there is a method in which a lattice relaxation SiGel 8 is provided on the buried oxide film 2 to form an SGO KSiGe on Insulator) structure, on which a Si layer is grown to form a strain Sil 9.
  • a lattice relaxation SiGel 8 is provided on the buried oxide film 2 to form an SGO KSiGe on Insulator) structure, on which a Si layer is grown to form a strain Sil 9.
  • the transition SiGe layer which causes strain to the channel Si layer, has many transitions and defects.
  • the transition and the defect also propagate to the channel Si layer. There is. Therefore, when the first method is used, a single MOS transistor operates, but it is difficult to operate an integrated circuit. Even if it operates, it is difficult to secure the yield.
  • the second method utilizes process distortion.
  • a distortion caused by a cap layer STI (Shallow Trench Isolation), or the like is used (Non-Patent Document 4: International Electron Device Meeting Meeting Tech 'Digest, 2001, 433-436). page).
  • STI Shallow Trench Isolation
  • a nitride film is used as the cap layer 20, and strain is applied to Si in the channel by using the tension of the nitride film.
  • the second method has a problem that it is difficult to control the amount of distortion to directly apply distortion to the channel. This is due to the structure that strains the channel region through the cap layer and the STI force that causes the strain and other materials that are far away from the channel region.
  • An object of the present invention is to provide a semiconductor device in which strain is introduced by a novel structure to increase carrier mobility. It is another object of the present invention to provide a semiconductor device in which the occurrence of dislocations and defects is small and the amount of distortion is controlled. Another object is to provide a method for manufacturing such a semiconductor device.
  • the present invention relates to the following matters.
  • a semiconductor device characterized in that a current flows in a radial beam formed of a semiconductor.
  • a semiconductor device having a plurality of FinFETs
  • a method of manufacturing a semiconductor device in which an electric current flows through a radial beam formed of a semiconductor, wherein a straight beam having a double-supported beam structure formed of a semiconductor is formed with a gap under the straight beam. And filling the gap with a liquid, and drying the liquid to attach the center of the beam to the bottom of the gap to form a radiused beam.
  • a first layer made of a semiconductor material constituting the beam and a first layer under the first layer are formed prior to the step of forming a straight beam having the doubly supported beam structure. And a step of preparing a substrate having a second layer having a material strength different from the etching rate, wherein the step of forming a straight beam having the double-ended beam structure includes etching at least a part of the second layer. 11. The method of manufacturing a semiconductor device according to the above item 9 or 10, wherein the method is a step of forming a gap in a part of a lower portion of the first layer by removing the gap.
  • a method for producing a FinFET comprising: a step of forming a straight beam; a step of filling the gap with a liquid; and a step of drying the liquid and attaching a fin to the bottom of the gap to bend.
  • a radius is used to apply a strain to a semiconductor layer.
  • the beam is flexed, the beam is distorted in accordance with the radius. Since such a structure is different from the conventional method of introducing strain based on the lamination of semiconductor layers having different lattice constants, there is no occurrence of a transition or a defect based on a lower semiconductor layer. Therefore, it is possible to provide a semiconductor device which is improved in reliability and capable of high-speed operation with a high production yield.
  • the structure has a structure in which the strain can be directly controlled by the radius, so that there is an advantage that the design of the semiconductor device becomes easy.
  • a stinging phenomenon due to the surface tension of the liquid is used, so that the transfer or defect is less likely to occur. Good reliability and yield. Further, since the distortion can be easily controlled by the radius, there is an advantage that the design of the semiconductor device is facilitated.
  • FIG. 1 is a diagram showing a first embodiment (a double-gate FinFET).
  • FIG. 2 is a diagram showing a first embodiment (triple gate FinFET).
  • FIG. 3 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after forming fins and electrode pads).
  • FIG. 4 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after etching of a buried oxide film).
  • FIG. 5 is a process diagram showing a structure in the course of manufacture according to the first embodiment (in a state of being immersed in a liquid).
  • FIG. 6 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after the liquid is dried)
  • FIG. 7 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after filling the space under the fin with an insulating film).
  • FIG. 8 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after removing a gate insulating film other than below a gate electrode).
  • FIG. 9 is a process chart showing a structure in the course of manufacture according to the first embodiment (after ion implantation of an extension).
  • FIG. 10 is a process diagram showing a structure in the course of manufacture according to the first embodiment (after formation of a sidewall).
  • FIG. 11 is a view showing a second embodiment (a double-gate FinFET).
  • ⁇ 12 ⁇ is a view showing a second embodiment (triple-gate FinFET).
  • FIG. 13 is a process diagram showing a structure in the course of manufacture according to the second embodiment (after removing the gate insulating film other than below the gate electrode).
  • FIG. 14 is a process diagram showing a structure in the course of manufacture according to the second embodiment (after extension ion implantation).
  • FIG. 15 is a process diagram showing a structure in the course of manufacture according to the second embodiment (after formation of a sidewall).
  • FIG. 16 is a diagram showing a third embodiment (double-gate FinFET).
  • FIG. 17 shows a third embodiment (triple-gate FinFET).
  • FIG. 18 is a process drawing showing a structure in the course of manufacture according to the third embodiment (after fin formation).
  • FIG. 19 is a process diagram showing a structure in the course of manufacture according to the third embodiment (after CMP).
  • FIG. 20 is a process diagram showing a structure in the course of manufacture according to the third embodiment (after forming electrode pads).
  • FIG. 20 is a top view showing the fourth embodiment.
  • FIG. 22 is a top view showing the fourth embodiment.
  • FIG. 23 is a view showing a fifth embodiment (using a triple-gate FinFET and a slit contact).
  • FIG. 24 is a diagram showing a fifth embodiment. (Triple gate FinFET).
  • FIG. 25 is a view showing a sixth embodiment (planar type MOSFET).
  • FIG. 26 is a diagram illustrating the first half of the manufacturing process of the sixth embodiment.
  • FIG. 27 is a view illustrating a middle stage of the manufacturing process of the sixth embodiment.
  • FIG. 28 is a diagram illustrating the latter half of the manufacturing process according to the sixth embodiment.
  • FIG. 29 is a diagram showing an element structure of a conventional double-gate FinFET.
  • FIG. 30 is a diagram showing an element structure of a conventional triple gate FinFET.
  • FIG. 31 is a cross-sectional view showing an element structure of a conventional strained Si MOSFET.
  • FIG. 32 is a view showing an element structure of a conventional strained SOI MOSFET.
  • FIG. 33 is a cross-sectional view showing an element structure of a conventional MOSFET in which distortion is caused by a cap layer.
  • FIG. 34 is a view illustrating a beam structure according to the present invention.
  • the semiconductor device of the present invention is configured such that carriers (electrons and Z or holes) move in a radius beam, that is, current flows. Strain is introduced into the radial beam, and the mobility of carriers moving in the beam increases, resulting in a semiconductor device capable of high-speed operation. Therefore, it can be applied to various devices as long as the electrons and Zs or holes move in the radial beam, and the movement speed is related to the device performance.
  • a FET field effect transistor
  • the bent beam has a structure in which the doubly supported beam is bent, tensile strain can be reliably introduced into the semiconductor layer forming the beam.
  • a doubly supported beam is a beam having both ends fixed. When the doubly supported beam is bent, tensile strain is introduced in the beam direction.
  • the beam structure of the present invention will be described with reference to FIG. Figure 34 (a) shows the beam before the radius is formed.
  • the beam 31a has a length L and is fixed at the fixed ends 32 and 33 by the fixing member 34, and the beam is in a floating state.
  • the shape of the beam 31a in the width direction (the depth direction in the drawing in the drawing) is appropriately changed according to the structure of the device, as described later, and the width of the beam 31a is shorter than the height of the beam. This includes even those with very large beam widths.
  • the material is a semiconductor, especially a single crystal semiconductor. In the specific examples to be described later, Si will be described as an example.
  • a fixing member for fixing both ends of the beam 31a is a semiconductive material such as a semiconductor or an insulator. It can be appropriately formed of a material usable for the body device.
  • the radius beam of the present invention has a structure in which a straight beam 31a in FIG. 34 (a) has a radius as shown in FIG. 34 (b).
  • the radiused beam 31 has a larger crystal lattice spacing in the beam direction because the entire beam is elongated, and tensile strain is introduced into the semiconductor layer.
  • the amount of strain introduced into the semiconductor layer is determined by the rate of elongation.
  • the portion of the radiused beam has a radius R (>> beam height h) for simplicity.
  • the length of the beam extending radially from the initial beam length L and the radius d and the distortion introduced are estimated as follows.
  • Radial beam length 2Rtan _1 (L / 2 / (R— d))
  • the radiused beam is slightly radiused! /
  • the more force that is effective in introducing distortion for example, the distortion is 0.1% or more, preferably Preferably, the radius is generated so as to be 0.2% or more, more preferably 0.5% or more.
  • the upper limit of the applied strain is the strain until the semiconductor layer undergoes elastic breakdown, and the radius may be generated in such a range.
  • the amount of strain depends on the cross-sectional shape of the beam, for example, a range of 5% or less, particularly 3% or less, and further preferably 2% or less is preferable because elastic fracture hardly occurs.
  • Such an amount of distortion is, to be precise, a force determined from the difference between the length of the radial beam and the length of the beam in a straight state.
  • the ratio of d can be determined.
  • the FET may be either a FinFET or a planar type FET.
  • the width of the beam ie, the fin width
  • the height M of the beam ie, the height of the fin
  • the absolute value of the beam length L in the straight state and the center radius d is lOnm or more as the force L determined in consideration of the beam height h, preferably 50 nm or more, and more preferably lOOnm or more.
  • d Even if L is too large, d for giving the necessary distortion becomes large, so that it is usually 100, OOOnm or less, preferably 10, OOOnm or less.
  • d is greater than 0, preferably lnm or more, and more preferably 5 nm or more, and the problem in the process is usually 10, OOOnm or less, preferably 1, OOOnm or less, more preferably lOOnm or less.
  • d are determined such that a predetermined amount of distortion is obtained within such a range.
  • the beam needs to be large enough to form an element on the upper surface, and the width of the beam is 50 nm or more, preferably 100 nm or more. If the width of the beam is too large, it will be difficult to provide a gap under the beam, so it is usually less than 10, OOOnm, preferably less than 1, OOOnm.
  • the height h (thickness) of the beam is, for example, 10 to 200 nm.
  • L and d can be determined in almost the same manner as in the case of FinFET.
  • a straight beam As a method for bending the beam, it is preferable to form a straight beam, fill the gap between the beam and the lower part of the beam with a liquid, and dry the liquid.
  • Fig. 34 (a) after forming a straight beam 31a, the gap 35 under the beam is filled with liquid, and when the liquid is dried, the surface tension of the liquid causes the beam The part is stretched by being pulled to the bottom of the gap 35 (substrate side). Further, when this force exceeds the restoring force of the beam structure, the beam remains in the radiused state and adheres to the bottom of the gap and cannot be separated.
  • liquid used here examples include an organic solvent, water, and mercury, and water and mercury are preferable because they have a large surface tension and easily cause a radius.
  • the drying in the present invention includes a drying step which passes through a gas-liquid equilibrium curve in a phase diagram of a substance which is preferable to be dried while maintaining a surface tension as a liquid.
  • spin drying may be performed by any method, dry nitrogen may be sprayed, the wafer may be heated, or drying may be performed under reduced pressure.
  • the drying process is not preferred, as it does not pass through the vapor-liquid equilibrium curve in the phase diagram of the substance, such as supercritical drying via supercritical state and freeze drying.
  • FIG. 1 and 2 are schematic structural views of a semiconductor device according to a first embodiment of the present invention.
  • Figure 1 (a) is a top view
  • Figures 1 (b), (c), and (d) are along the line A-A, line B-B, and line CC 'in Figure 1 (a), respectively.
  • 2 (a) is a top view
  • FIGS. 2 (b), (c) and (d) are lines A--A ', B--B' and C--C 'in FIG. 2 (a).
  • FIG. 1 shows a double-gate FinFET before silicide formation.
  • Fig. 2 shows a triple-gate FinFET before silicide formation.
  • the semiconductor device of the first embodiment has a beam structure in which the fins 5 are radiused, and the central portion is embedded (embedded in the substrate). This is a FinFET adhered to the oxidation film 2).
  • the pad of the source electrode 3 and the pad of the drain electrode 4 at both ends are fixed to the substrate (to the embedded oxide film 2) in the same manner as in the conventional FinFET. Also, the buried oxide film 2 below the fin 5 is dug down in order to create a state in which the fins 5 adhere to the substrate (buried oxide film 2). A force that creates a space below the fin 5 near the pad of the source electrode 3 and below the fin 5 near the pad of the drain electrode 4, which is not generated by the conventional FinFET.This part is filled with the insulating film 15 under the fin. .
  • the fin 5 is originally formed into a shape similar to that of the conventional FinFET, and then adhered to the substrate (to the embedded oxide film 2) and fixed as it is.
  • the shape becomes irregular.
  • the lattice spacing of Si constituting the fin 5 is extended in the C—C ′ direction due to the bending of the fin 5, and the fin 5 portion is distorted Si.
  • the mobility of carriers is improved, and the fin 5 is used as a channel of the FinFET.
  • FIG. 29 For a double gate type and Fig. 30 for a triple gate type.
  • FinFET is fabricated on SOI substrate with Si substrate 1, buried oxide film 2, and SOI layer (layer with source electrode 3, drain electrode 4 and fin 5 formed). Is done.
  • a hard mask 9 is formed on the upper surface of the fin 5 and a gate insulating film 7 is formed on both side surfaces.
  • a gate electrode 6 is provided so as to surround them. Since the thick hard mask 9 is formed on the upper surface of the fin, the upper surface of the fin does not function as a channel.
  • a gate insulating film 7 is formed on the upper surface and both side surfaces of the fin 5, and a gate electrode 6 is provided so as to surround them.
  • a channel is also formed on the upper surface of the fin.
  • a sidewall is formed beside the gate electrode 6.
  • the source electrode 3 and the drain electrode 4, including the pad portion are n-type in the case of an n-type FinFET, p-type in the case of a p-type FinFET, and have a surface force of the interface of the embedded oxide film 2 or the fin. Doped down to the bottom, forming a deep electrode.
  • the source electrode 3 and the drain electrode 4 are connected to extensions having the same doping type and a small junction depth.
  • a halo having a different conductivity type from the extension may be formed near the extension (not shown).
  • the channel portion is generally doped with p-type for an n-type FinFET and n-type for a p-type FinFET, but may be used as i-type without doping.
  • FIGS. 3 to 10 are the same as those of the double-gate FinFET (FIG. 1), which explains the manufacturing method of the triple-gate FinFET (FIG. 2), except for a part. The difference will be described later.
  • the Si substrate 1, the buried oxide film 2, and the SOI layer are formed in the same manner as in the related art.
  • the thickness of the SOI layer of the substrate is determined in consideration of the delamination process performed in the process described below and the amount reduced by sacrificial oxidation. For example, if the finished fin height is 40 nm, use an SOI substrate with a SOI layer thickness of 50 nm.
  • channel injection is performed as follows. First, a sacrificial oxide film for channel implantation of 16 nm is formed on the SOI layer by, for example, wet oxidation. Thereafter, lithography is performed, and a p-type dopant is ion-implanted into a region to be an n-type Fin FET. For example a monovalent boron acceleration E energy 12 keV, ions are implanted at a dose of 8 X 10 12 cm_ 2. After the ion implantation of the p-type dopant, the resist is removed. Thereafter, lithography is performed, and an n-type dopant is ion-implanted into a region to be a p-type FinFET.
  • a sacrificial oxide film for channel implantation of 16 nm is formed on the SOI layer by, for example, wet oxidation.
  • lithography is performed, and a p-type dopant is ion-implanted into a
  • monovalent phosphorus is accelerated to 33k Ion implantation is performed at eV and a dose of 3 ⁇ 10 12 cm _2 .
  • the resist is stripped.
  • the sacrificial oxide film is removed.
  • lithography and dry etching are performed to form a pattern of a pad for the source electrode 3, a pad for the drain electrode 4, and a fin 5 on the SOI layer. After the etching, the resist is removed.
  • the buried oxide film 2 is isotropically etched under the condition that the selectivity between Si and etching is large.
  • an etching method using hydrofluoric acid can be given.
  • the force fin 5 under which the undercut advances under the pattern has a narrow width, so that a gap is created below the fin and the fin 5 floats in the air (Fig. 4 (c), (d)), and the beam structure Is formed.
  • the pad portion of the source electrode 3 and the pad portion of the drain electrode 4 are large in size, and therefore have an undercut at the bottom, but remain fixed to the substrate (buried oxide film 2).
  • the fin 5 can be floated in the air and a beam structure can be manufactured.
  • the length of the beam is L
  • the depth of the gap under the beam is d.
  • the fins 5 having the beam structure are immersed in the liquid 13. If, for example, water is used as the liquid 13, after etching with hydrofluoric acid in Fig. 4, hydrofluoric acid is immersed in water while resting on the S wafer, and the liquid on the wafer becomes sufficient water Substitute as follows.
  • the liquid 13 is dried (FIG. 6).
  • the fins 5 are pulled in the lower direction of the substrate due to the surface tension of the liquid, and when this force exceeds the restoring force of the fins 5, the fins 5 are kept in a radial state and the substrate (embedded oxide) is bent. Attaches to membrane 2). Even if the liquid completely disappears, the radiused fins 5 do not return to the original state due to the adhesive force on the substrate surface.
  • Such a phenomenon is called a statusing phenomenon (adhesion phenomenon) and is a widely known phenomenon in the field of micromachines (for example, supervised by Masayoshi Esashi, "Micromachines are small-sized devices that integrate heterogeneous elements.” Advanced System ”, Industrial Technology Service Center, February 18, 2002, pp. 221-230, Nichiro Sakata“ Section 3 Measures for Statesking ”).
  • a statusing phenomenon for example, supervised by Masayoshi Esashi, "Micromachines are small-sized devices that integrate heterogeneous elements.” Advanced System ”, Industrial Technology Service Center, February 18, 2002, pp. 221-230, Nichiro Sakata“ Section 3 Measures for Statesking ”).
  • the field of micromachines once a part that should move originally adheres to the substrate and is fixed, it does not make sense as a machine. This is a phenomenon that usually causes a problem, and processing for avoiding this is performed.
  • the fin is flexed by positively using this stateing phenomenon (adhesion phenomenon).
  • adheresion phenomenon the lattice spacing of Si in the C—C ′ direction increases, resulting in strained Si.
  • the greatest feature of the present invention is that the strained Si thus produced is used for the channel of the FET and the like.
  • any drying method that passes through a gas-liquid equilibrium curve in a substance state diagram such as spin drying, spraying with dry nitrogen, heating a wafer, and drying under reduced pressure, as described above, may be used. In any way! /.
  • liquid 13 Although an example of water is given as the liquid 13, it is also conceivable to use a liquid having a surface tension greater than that of water in order to more easily bend. However, due to the safety aspects of such liquids, only mercury should be used with extreme caution.
  • the space below the fins 5 is filled with an insulating film 15 (FIG. 7).
  • a thin oxide film 2 nm is formed (not shown), and SiN is deposited to a thickness of 60 nm. At this time, Si N
  • the oxide film is removed.
  • a single layer of SiO or a single layer of SiN is used as the insulating film under the fin 5.
  • a gate insulating film 7 for example, an oxidized film of 1.8 nm is formed.
  • the gate insulating film 7 in addition to the oxide film and the oxynitride film, TaO, AlO, HfO, ZrO, ZrON, HfO
  • a so-called High-k film such as N, HfA10N, or HfSiON may be used.
  • a gate electrode material is deposited (for example, poly Si of 100 nm) and lithographically etched to form the gate electrode 6.
  • the gate electrode material in addition to poly-Si and poly-SiGe, metals such as TaN, TiN, W, and WN, and NiSi obtained by completely silicidizing poly-Si can also be used.
  • extension implantation is performed to form extension regions 10 on the side and top surfaces of the Fin.
  • lithography is performed and an n-type dopant is ion-implanted into a region to be an n-type FinFET.
  • monovalent arsenic is implanted at an acceleration energy of 2.5 keV and a dose of 5 ⁇ 10 14 cm _2 .
  • ion implantation is performed twice at a 45 ° angle so as to be implanted into both side surfaces of the fin 5 respectively.
  • the resist is removed.
  • lithography is performed, and a p-type dopant is ion-implanted into a region to be a p-type FinFET.
  • ions are implanted at a dose of 6 X ⁇ ⁇ ⁇ 2.
  • ion implantation is performed twice at a 45 ° angle so as to be implanted on both side surfaces of the fin 5 respectively.
  • a material to be a sidewall insulating film for example, SiN is deposited to a thickness of 50 nm.
  • the sidewall insulating film 8 is formed by etching back (FIG. 10).
  • the sidewall insulating film may be made of SiO or the like, and may be made of a composite material such as SiO in the lower layer and SiN in the upper layer of 50 nm.
  • ions source electrode, drain electrode
  • lithography is used to implant an n-type dopant ion into the region that will become the n-type FinFET.
  • a monovalent arsenic mosquitoes ⁇ energy 8 keV the ion implantation to a dose of 5 X 10 14 cm_ 2, further monovalent phosphorus mosquitoes ⁇ energy 5 keV, at a dose of 4 X 10 15 cm_ 2 Di on injection .
  • the resist is removed.
  • lithography is performed, and a p-type dopant is ion-implanted into a region to be a p-type FinFET.
  • a monovalent boron mosquitoes ⁇ energy 2 keV it ion implanted at a dose 3 X 10 15 cm_ 2.
  • the resist is removed.
  • activation annealing for example, spike annealing at 055 ° C for 0 seconds.
  • a silicide process is performed.
  • CoSi is formed as silicide.
  • NiSi, TiSi, CoSi, NiSi, PtSi, PdSi, etc. should be used for reside.
  • the source electrode 3 and the drain electrode 4 may be raised by selective growth of Si.
  • Si for example, at a substrate temperature of 640 ° C, SiH at a flow rate of 24 sccm for 10 seconds, and C1 at a flow rate of lsccm for 60 seconds.
  • a deep electrode is formed by ion implantation.
  • a double-gate FinFET (FIG. 1)
  • a hard mask 9 is formed on the substrate.
  • lithography and dry etching are performed to transfer the pattern of the pad of the source electrode 3, the pad of the drain electrode 4, and the fin 5 formed by the lithography to the node mask 9.
  • the SOI layer is etched using the hard mask 9 as a mask. The subsequent process is the same as for the triple-gate FinFET.
  • each FinFET constituting an integrated circuit.
  • this FinFET is masked so as not to be etched by the buried oxide film etching of FIG. 4. It is good.
  • the amount of distortion can be controlled by L and d as described above, the distortion can be controlled by changing L in each FinFET under a constant condition of d.
  • the amount of buried oxide film etching d is changed for each FinFET, that is, the buried oxide film etching is performed a plurality of times, and the FinFETs are appropriately masked to give different distortions to each FinFET. Can be It is also possible to combine these methods.
  • a (100) SOI wafer is used, and a triple-gate FinFET is laid out so that the Fin is parallel to the X-axis, with the notch 110> notch down.
  • the fin top surface is the (100) plane
  • the fin side surface is the (110) plane.
  • the electron mobility decreases and the hole mobility increases. Therefore, the on-current obtained by the n-type FinFET is smaller than that of the triple-gate FinFET with the (100) plane on the Fin side.
  • the on-current obtained by the p-type FinFET increases.
  • the present invention is applied only to the n-type FinFET and the p-type FinFET is of the conventional type, the electron mobility increases due to the effect of distortion, and the current decrease of the n-type FinFET is sufficiently compensated. As a result, high-performance devices can be realized with both n-type FinFET and p-type FinFET.
  • the material of the fin is not limited to Si, and another semiconductor material may be used.
  • the above-described process of the present invention is performed using a thin-film SGOI substrate having no defect, a strained FinFET whose channel material is SiGe can be realized.
  • FIGS. 11 and 12 are views schematically showing a second embodiment of the semiconductor device of the present invention.
  • FIG. 11 (a) is a top view
  • FIGS. 11 (b), (c) and ( 11D is a cross-sectional view taken along line AA, line BB, line, and line CC ′ in FIG. 11A.
  • 12 (a) is a top view
  • FIGS. 12 (b), (c) and (d) are lines A--A ', B--B' and C--C 'in FIG. 12 (a).
  • FIG. 11 shows a double-gate FinFET before silicide formation.
  • FIG. 12 shows a triple-gate FinFET before silicide formation.
  • the second embodiment differs from the first embodiment in the manufacturing method, and the steps are shortened.
  • the different points are the shape of the gate electrode 6 and the insulating film below the fin 5.
  • the shape of the gate electrode 6 of the second embodiment is a so-called notch type gate shape, which is smaller than the length of the portion in contact with the gate insulating film 7 and the length of the upper portion of the gate.
  • the fin width w must be less than or equal to twice the notch width to use the etching to create this notch type gate shape (the reason will be described later).
  • the gate electrode material a material that easily forms a notch-type gate is preferable (for example, poly-Si is used).
  • the insulating film below the fin is formed simultaneously with the side wall insulating film 8, so that the material of the insulating film below the fin is necessarily the same as that of the side wall insulating film 8.
  • the structure of the other parts is the same as that of the first embodiment.
  • the second embodiment similarly to the first embodiment, first, a series of steps of channel implantation is performed, and then the first embodiment is described with reference to FIGS. 3 to 6. Then, a pattern of the pad of the source electrode 3, the pad of the drain electrode 4 and the fin 5 is formed (FIG. 3), the fin 5 is formed into a beam structure (FIG. 4), and the space below the fin is filled with liquid (FIG. 5). ), And dry the liquid to bend the fins 5 (Fig. 6). After that, in the first embodiment, a step of filling the space below the fins 5 with an insulating film (FIG. 7) was performed, but in the second embodiment, after the fins 5 were bent, the gate insulating film 7 was removed.
  • a material to be a gate electrode is deposited. Therefore, the material to be the gate electrode enters the space below the fin. Thereafter, a force for forming a gate electrode by performing lithography and gate etching is performed. At this time, etching is performed so as to form a notch type gate shape. [0079] Etching to create a notch-type gate shape is described in, for example, September 2002, Journal of Vacuum Science and Technology, Vol. B20, No. 5, pp. 2024-2031 (Journal of Vacuum Science and Technology, P. 2024-2031, VOL.B20, N0.5, September / October, 2002).
  • anisotropic etching is performed under conditions such that a sidewall protective layer is formed, and about 1Z3 to about half of the gate electrode layer is etched.
  • the etching conditions are changed to conditions under which the etching proceeds anisotropically without forming the sidewall protection layer, and the etching is continued. Change the etching conditions just before reaching the gate insulating film, and stop etching properly on the gate insulating film. After that, the etching conditions are changed to form the sidewall protection layer, and the lower portion of the gate electrode is etched in the lateral direction.
  • etching is sequentially performed by changing the gas, power, and pressure, so that the etching is performed continuously in one chamber. For example, when etching a poly-Si gate electrode layer, first etch with a native oxide film using CF ZAr and then with HBrZCl.
  • Etching is performed anisotropically while forming a sidewall protective layer under the condition of adding O. After this,
  • the etching of the electrode layer was continued, and the condition was changed to the condition where O was added with HBrZCl system again.
  • the tuning is advanced to the gate insulating film. After that, switch to the condition where O was added to HBr
  • the lower portion of the gate electrode, on which the sidewall protective layer is not formed is overetched in the lateral direction.
  • a zonchi-type gate shape in which the gate lower portion is smaller than the upper portion can be obtained.
  • the etching process for obtaining a notch-shaped gate shape After the etching of the gate electrode material reaches the buried oxide film 2, the etching proceeds in the lateral direction. At this time, the gate electrode material under the fins 5 is simultaneously etched and removed by the lateral etching, which is not so strong as the partial force S of the gate electrode 6 in contact with the gate insulating film 7 decreases.
  • the space under the fin 5 is not filled with the insulating film before the gate electrode is formed, it is necessary to remove the gate electrode material buried in the space under the fin. For this reason, once a normal-shaped gate electrode is formed, etching proceeds in the lateral direction. Such etching must be performed. For this purpose, an etching process for obtaining a notched gate shape is used.
  • the notch width (the amount etched in the lateral direction) cannot be made as large as usual. Since it is about 30 nm, the fin width w is limited to not more than twice the notch width on one side (for example, if the notch width is 20 nm, the fin width is 25 nm ( ⁇ 20 nm X 2)). If this condition is not satisfied, the gate electrode material below the fin 5 is not removed.
  • the gate insulating film 7 other than under the gate electrode 6 is removed (FIG. 13). Thereafter, extension implantation is performed (FIG. 14), and an insulating film serving as a sidewall is deposited. Thereafter, the sidewalls are formed by etching back. At this time, in this embodiment, the space under the fin can be simultaneously filled with the sidewall insulating film (FIG. 15).
  • the subsequent process is the same as in the first embodiment. That is, if necessary, selective growth of Si is performed, lithography is performed to form a deep electrode, ion implantation is performed, and after the implantation, the resist is removed. Thereafter, activation annealing is performed. Thus, the state shown in FIG. 12 is obtained. Further, silicide is formed, an interlayer insulating film is deposited, lithography is performed, a contact hole is formed, and the resist is removed. Then, a contact is formed.
  • the present embodiment has an advantage that, compared to the first embodiment, the number of steps is reduced by the step of forming an insulating film below the fins (FIG. 7). .
  • FIG. 16 and FIG. 17 are diagrams schematically showing a third embodiment of the semiconductor device of the present invention.
  • FIG. 16 (a) is a top view
  • FIGS. 16 (b), (c) and (d) are along the line A—A, line B—B, line C—C ′ in FIG.
  • FIG. 17 (a) is a top view
  • FIGS. 17 (b), (c) and (d) are lines A--A ', B--B' and C--C 'in FIG. 17 (a).
  • FIG. 16 shows a double-gate FinFET before silicide formation
  • Fig. 17 shows a triple-gate FinFET, showing the state before silicide formation. Is shown.
  • the third embodiment of the present invention is different from the first embodiment in the method of forming the node of the source electrode 3 and the pad of the drain electrode 4. Reflecting this difference, the structure is also partially different. The difference in structure is that the pad of the source electrode 3 and the pad of the drain electrode 4 are raised. The structure of the other parts is the same as that of the first embodiment.
  • a channel implantation step is performed first, as in the first embodiment. Thereafter, as shown in FIG. 18, lithography and dry etching are performed to form only the pattern of the fin 5 on the SOI layer. After the etching, the resist is removed.
  • the pattern of the fins 5 is formed because the pattern is a simple line and space, and the pitch is reduced to the limit of lithography.
  • the pitch is reduced to the limit of lithography.
  • the pitch can be reduced, more current per unit width can be obtained.
  • the direction of the fins 5 is the same in all the chips.
  • a double-gate FinFET In the case of a double-gate FinFET (FIG. 16), channel implantation is performed, the sacrificial oxide film is removed, and then a hard mask 9 is formed on the substrate. After this, lithography and dry etching By performing ching, only the pattern of the fins 5 formed by lithography is transferred to the hard mask 9. After removing the resist, the SOI layer is etched using the hard mask 9 as a mask. Thereafter, an insulating film 16 for CMP is deposited, and lithography and dry etching are performed to make a hole for the pad of the source electrode 3 and a hole for the pad of the drain electrode 4, and remove the resist.
  • the pitch of the fins 5 can be reduced to the limit of the lithography performance by manufacturing the fins 5 first, compared to the first and second embodiments.
  • a large current per unit width can be obtained.
  • Another advantage is that since the pad of the source electrode 3 and the pad of the drain electrode 4 are raised, the contact formation including the silicide process is facilitated.
  • the fourth embodiment differs from the first, second, and third embodiments in the method of arranging the fins 5, the pad of the source electrode 3, and the node / node of the drain electrode 4.
  • the pad of the pair of source electrodes 3 and the pad of the drain electrode 4 are connected by a plurality of fins 5.
  • FIGS. 21 and 22 illustrating the arrangement method are top views of the FinFET manufactured by the manufacturing method of the first embodiment, but the FinFET manufactured by the manufacturing method of the second embodiment also The same arrangement method can be applied to the FinFET manufactured by the manufacturing method of the third embodiment.
  • one fin 5 is connected to a pair of the pad of the source electrode 3 and the pad of the drain electrode 4.
  • FIG. 21 (a) a case where a plurality of (two or more) fins 5 are connected (an example used and described so far, for example, FIG. 2 (a)).
  • Fig. 21 (b) shows an example in which one fin 5 is connected to a pair of the pad of the source electrode 3 and the pad of the drain electrode 4, and more than one (two or more) are arranged for one gate electrode.
  • Figure 21 (c) shows an example in which a plurality of fins 5 are connected to a pair of source electrode 3 pads and a drain electrode 4 pad. It is. In addition, one fin is connected to one pair of source electrode pad and drain electrode pad for one gate electrode, and multiple fins are connected to one pair of source electrode pad and drain electrode pad. Can be arranged side by side (Fig. 21 (d)). In this case, the order of arrangement and the number of each arrangement are arbitrary.
  • FIG. 22E shows an example in which the pads of the source electrode 3 in FIG. 21B are combined into one.
  • the electrode pads it is also possible to combine the electrodes constituting the pair of the source electrode 3 pad and the drain electrode 4 pad for different gate electrodes.
  • the pad of the drain electrode of the upper FinFET and the pad of the source electrode of the lower FinFET are grouped together.
  • a FinFET pattern obtained by repeating the above arrangement operation an arbitrary number of times can be manufactured by any of the manufacturing methods described in the first to third embodiments. The process does not change.
  • the present invention is applicable to any FinFET layout in an integrated circuit.
  • FIG. 23 and FIG. 24 are diagrams schematically showing a fifth embodiment of the semiconductor device of the present invention.
  • 23 (a) is a top view
  • FIGS. 23 (b), (c) and (d) are along the line A—A, line B—B, line C—C ′ in FIG. 23 (a), respectively.
  • FIG. 24 (a) is a top view
  • FIGS. 24 (b), (c) and (d) are lines A--A ', B--B', and C--C 'in FIG. 24 (a). It is sectional drawing along each.
  • FIGS. 23 and 24 show a triple-gate FinFET before silicide formation.
  • the fifth embodiment differs from the first to fourth embodiments in either or both of the position at which the FinFET gate electrode 6 is formed and the number of gate electrodes to be formed.
  • the gate electrode is formed at the center of the fin that is radially attached to the substrate.
  • the FinFET gate electrode 6 is not formed at the center of the fin 5 radially attached to the substrate, but is formed at a position other than the center of the point where the fin 5 is divided into four parts. Has been.
  • a plurality (two) of gate electrodes are formed from one fixed end of the fin 5 to the other fixed end.
  • the force of one fixed end of the fin 5 to the other fixed end is longer than in the case where one gate electrode is provided.
  • the contact is provided at the center of the fin 5, so that the length of the fin 5 is equal to the length required for forming the contact and the length required for forming another gate electrode. It's getting longer.
  • the difference between FIG. 23 and FIG. 24 is the difference in how to take the electrode at the center of the fin 5.
  • a so-called slit contact is used in which metal is used to surround the fin 5 having a silicide formed on the upper surface thereof, and the contact is made.
  • an electrode material for example, poly-Si
  • the manufacturing method is the same as the manufacturing method of the first embodiment until before the silicide is formed.
  • the state before silicide formation is as shown in Figure 23.After that, silicide is formed, an interlayer insulating film is deposited, lithography and etching are performed, contact holes are formed, and metal is buried to form contacts. I do. At this time, the contact provided at the center of the fin 5 is a slit contact, and the contact is formed so as to cover the fin with metal.
  • FIG. 24 the process is the same as in the first manufacturing method until the fins 5 are attached to the substrate. Thereafter, steps corresponding to FIGS. 19 and 20 of the third embodiment are performed to form the central electrode 14. That is, an insulating film for CMP is deposited, lithography and dry etching are performed, a hole for a pad of the central electrode 14 is formed, and the resist is removed. Then, the material for the central electrode 14 (e.g., poly-Si) is deposited and C Do MP. Then, the insulating film 16 for CMP is removed.
  • an insulating film for CMP is deposited, lithography and dry etching are performed, a hole for a pad of the central electrode 14 is formed, and the resist is removed. Then, the material for the central electrode 14 (e.g., poly-Si) is deposited and C Do MP. Then, the insulating film 16 for CMP is removed.
  • the material for the central electrode 14 e.g., poly-Si
  • the state shown in FIG. 24 is obtained by performing the process from FIG. 4 of the first embodiment. After that, silicide is formed, an interlayer insulating film is deposited, lithography and etching are performed, a contact hole is formed, and a metal is buried to form a contact.
  • the gate electrode does not necessarily need to be formed at the center of the fin radially attached to the substrate. It can be formed at the position of.
  • a plurality of (two or more) gate electrodes are provided so that only one gate electrode is provided to one fixed fin of the one fin adhered to the substrate to the other fixed end.
  • the gate electrode in the center of the fin that is radially attached to the substrate even in the case of the double-gate FinFET described using the triple-gate FinFET as an example. It can be formed at any position, and the force of one fixed end of one fin that adheres to the substrate radially The multiple (two or more) gates provided up to the other fixed end with only one gate electrode There is no change in being able to provide electrodes.
  • FIG. 25 shows the structure of the semiconductor device according to the sixth embodiment.
  • 25 (a) is a top view
  • FIGS. 25 (b), (c) and (d) are along the line A--A, line B--B, line, and line C--C in FIG. 25 (a), respectively.
  • FIG. FIG. 25 shows a planar type MOSFET before the silicide is formed.
  • the sixth embodiment is a planar type MOSFET in which Si in a channel portion is bent and strained as shown in FIGS. 25 (b) and 25 (d). Both ends of the surface Si layer are fixed with STI 11 and point force radially adhered to the substrate (actually to the cell 12). This is a characteristic point. Since the Si layer on the surface is fixed at both ends with STI11 and is radiused, when viewed microscopically, the Si layer on the surface is composed. The lattice spacing of the formed Si is extended in the A-A 'direction (or C-C' direction), resulting in strained Si. In the case of strained Si, the mobility is improved by the above-described principle. In the present embodiment, this is used as a channel of a planar type MOSFET.
  • the MOS FET of the present embodiment has another structural difference from the conventional one.
  • the STI located around the MOSFET is partially etched back to form the STI21 that has been dug down. This is because, in the present embodiment, a S ON (Silicon on Nothing) structure is formed and used as the beam structure.
  • the beam structure is prepared, the beam is flexed and adhered, and the lower part of the beam is buried with an insulating film as in the first embodiment.
  • the present embodiment is basically a planar type MOSFET, its basic configuration is the same as that of a conventional type MOSFET (for example, FIG. 33).
  • the MOSFET of the present embodiment is manufactured on a Balta Si substrate 1.
  • a gate insulating film 7 is formed on the upper surface of the strained Sil 9 serving as a channel, and a gate electrode 6 is further provided thereon.
  • the source electrode 3 and the drain electrode 4 have a raised structure.
  • the n-type MOSFET is n-type
  • the p-type MOSFET is p-type.
  • the source electrode 3 and the drain electrode 4 are connected to an extension 10 having the same doping type and a small junction depth.
  • a halo having a different conductivity type from the extension 10 may be formed near the extension 10 (not shown).
  • the channel is doped with p-type for n-type MOSFETs and n-type for p-type MOSFETs.
  • FIGS. 26 to 28 a manufacturing method according to the sixth embodiment will be described with reference to FIGS. 26 to 28.
  • ⁇ ⁇ (Kl) is the cross section of A-A in Fig. 25, where (gl) is only the C C 'cross section ⁇ , (a2), (b2 ) ⁇ ⁇ ⁇ (K2) is the cross section B-B in Fig. 25.
  • a SiGe layer 24 having a critical thickness or less is formed on a Si substrate 1, and a Si layer 25 is epitaxially grown thereon.
  • the thickness of the SiGe layer be sufficiently smaller than the critical thickness.
  • the SiGe layer does not relax, its lattice constant becomes the lattice constant of Si.
  • the lattice-relaxed SiGel8 shown in FIGS. 31 and 32 there are almost no defects or dislocations.
  • STI 11 is formed, and ion implantation is performed to form a well 12. In addition, ion implantation of the channel is performed. In this step, for example, an STI 11 having a depth of 250 nm is formed.
  • Ueru 12 performs lithography, the region to be the n-type MOSFET, the ion implantation of p-type dopant (e.g., 1 to a monovalent boron in mosquito ⁇ energy 150keV 5 X 10 13 cm_ 2) to To form Further, ion implantation of a p-type dopant (for example, monovalent boron is performed at an acceleration energy of 30 keV at 7 ⁇ 10 12 cm — 2 ) is performed to implant ions in the channel region. After the ion implantation, the resist is removed.
  • p-type dopant e.g., 1 to a monovalent boron in mosquito ⁇ energy 150keV 5 X 10 13 cm_ 2
  • ion implantation of a p-type dopant for example, monovalent boron is performed at an acceleration energy of 30 keV at 7 ⁇ 10 12 cm — 2
  • the resist is removed.
  • n-type dopant for example, 1.5 ⁇ 10 13 cm— 2
  • MOSFET for example, monovalent phosphorus at an acceleration energy of 350 keV.
  • the n-type dopant e.g., monovalent arsenic mosquitoes ⁇ energy lOOkeV 2.
  • 8 X 10 1 2 cm_ 2 is ion-implanted, ion implantation of the channel region. After ion implantation, the resist is stripped.
  • a part of the STI around the MOSFET is etched back and the STI 21 And
  • the etch back may be slightly deeper than the SiGe layer 24 as long as the depth is such that the side surface of the SiGe layer 24 is exposed.
  • the Si layer 25 is rectangularly partitioned by the STI, so in the arrangement of FIG. 25A, the STI 11 located on the upper side and the lower side of the partitioned Si layer 25 is etched back. Become STI21! /
  • the SON structure is applied to the liquid 13 as in the first to fifth embodiments, as shown in FIGS. 27 (el) and (e2).
  • the liquid 13 may be water.
  • the liquid 13 is dried as shown in FIGS. 27 (fl) and (f2).
  • the Si layer 25 is pulled toward the substrate due to the surface tension of the liquid, bends, and adheres to the substrate in this state. Even if the liquid dries, the radiused Si layer 25 does not return to its original state due to the adhesive force of the substrate and remains in this state. In this way, strain Sil9 is created, which is the channel of the MOSFET.
  • any drying method can be used as long as it passes through a gas-liquid equilibrium curve. This is the same as in the case of FinFET.
  • the side opening under the strain Sil 9 is filled with the insulating film 22 and closed.
  • This step is performed as follows. First, for example, a thin oxide film of 2 nm is formed (not shown), and 50 nm of SiN is deposited. At this time,
  • the CVD method is used for the 3 4 3 4 product. Thereafter, the SiN is etched back. Etch back and strain
  • the difference from the FinFET of the first embodiment is that, in the planar type MOSFET, the channel width is not as small as the Fin width of the FinFET, so that the position below the center of the strain Sil9, that is, the position of the line In this case, no insulating film is formed under the strain Sil9, and the space remains (FIG. 27 (fl)). Only the vicinity of the side opening, such as the position of the line C—C ′, is filled with the insulating film 22 as shown in FIG.
  • a gate insulating film 7 is formed, a gate electrode material is deposited, and lithography and dry etching are performed to form a gate electrode 6.
  • the gate insulating film 7 is removed by looking under the gate electrode 6 (FIGS. 27 (hi) and (h2)). For example, a 1.2 nm oxynitride film is formed, and then poly Si is deposited to a thickness of 75 nm.
  • the material of the gate insulating film 7 and the material of the gate electrode those described in the first embodiment can be applied to the present embodiment.
  • lithography is performed and ion implantation is performed to form an extension 10 (Fig. 28 (il), (12)). That is, an n-type dopant is implanted into a region to be an n-type MOSFET. Inject ON. For example a monovalent arsenic mosquito ⁇ energy 2 keV, a dose of 5 X 10 14 cm_ 2 Ions are implanted. After ion implantation of the n-type dopant, the resist is removed. Thereafter, lithography is performed, and a p-type dopant is ion-implanted into a region to be a p-type MOSFET. For example, ion Note monovalent BF mosquito ⁇ energy 2 keV, a dose of 5 X 10 14 cm_ 2
  • the resist is removed.
  • a sidewall insulating film 8 is formed (FIGS. 28 (jl) and (j2)). 0
  • etch back is performed.
  • the sidewall insulating film may be made of another material described in the first embodiment or a combination of a plurality of materials.
  • a deep electrode is formed by ion implantation.
  • an n-type dopant is ion-implanted into a region to be an n-type FinFET.
  • monovalent arsenic is ion-implanted at an acceleration energy of 8 keV and a dose of 5 ⁇ 10 14 cm _2
  • monovalent phosphorus is ion-implanted at a ketone speed energy of 5 keV and a dose of 4 ⁇ 10 15 cm _2 .
  • the resist is removed.
  • a p-type dopant is ion-implanted into a region to be a p-type FinFET.
  • a monovalent boron mosquitoes ⁇ energy 2 keV ions are implanted at an de chromatography's weight 3 X 10 15 cm_ 2.
  • the resist is removed.
  • an activation e.g., a 0 second snook anneal at 1055 ° C.
  • a contact may be formed after performing a silicide process (not shown).
  • the type of silicide and the metal of the contact that can be applied to the present embodiment are the same as in the first embodiment.
  • a planar type MOSFET can be manufactured using a bent beam structure as a channel.
  • a conventional planar p-type MOSFET with a channel in the ⁇ 110> direction, fabricated on a Balta Si (100) substrate has so far been experimentally experimentally more parallel than the direction perpendicular to the gate electrode. It has been reported that applying a tensile strain in any direction improves the mobility, so when using this embodiment, bend in the B-B 'direction rather than in the A-A' direction. Better.

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Abstract

　本発明は、撓みにより歪みが導入された半導体からなる梁を有し、この梁の中を電流が流れる半導体装置に関する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、特に歪みによって移動度が向上 する半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、比例縮小則 (スケーリング則）にそって集積回路の微細化を進めて 、くことの 困難さが顕在化するようになつてきた。その 1つの原因は、集積回路の基本素子であ る MOS (Metal— Oxide— Semiconductor)型 FET (Field Effect Transistor) の短チャネル効果の抑制が難しくなつてきたことにある。この問題の解決方法として、 ダブルゲート構造の FETが提案されている (非特許文献 1：応用物理，応用物理学 会， 2003年，第 72卷，第 9号，第 1136— 1142頁)。ダブルゲート構造の FETには 、非特許文献 1に記載されているように、ソース電極、ドレイン電極、 2つのゲート電極 の配置方法により、 3つの構造が考えられる力 なかでも、 FinFET(Fin型チャネル F ET)は、既存の集積回路プロセスを適用することが容易であることから実現の可能性 が高いと考えられている。
[0003] 図 29に、非特許文献 1に記載されているような一般的な FinFETの模式図を示す。
FinFETは、 Si基板 1、埋め込み酸化膜 2上の SOI (Silicon on Insulator)層に 作製される。 SOI層には、ソース電極 3のパッドとドレイン電極 4のパッドが設けられ、 それらはフィン 5で接続されている。フィン 5の上面で、ゲート電極 6の下には、ハード マスク 9が設けられ、フィン 5の側面とゲート電極 6の間には、ゲート絶縁膜 7が形成さ れる。このような構造を形成することにより、チャネルはフィン 5の両側の側面に形成さ れ、ダブルゲート構造が実現される。なお、このような FinFETは、ダブルゲート型の FinFETと呼ばれる。
[0004] なお、 FinFETには、ダブルゲート型の FinFETだけではなぐ図 30に示すように、 フィン 5の上側もチャネルとしたトリプルゲート型の FinFETも知られて!/、る（非特許文 献 2： 2003シンポジウム ·オン · VLSIテクノロジ一 ·ダイジェスト ·ォブ ·テク-カル ·ぺ 一パーズ， 2003年，第 133— 134頁）。トリプルゲート型の FinFETでは、フィン 5の 上側でゲート電極 6の下側に、ハードマスク 9でなぐゲート絶縁膜 7が形成されてい る点がダブルゲート型の FinFETと異なる。
[0005] 一方、既存のバルタ MOSデバイスでは、電源電圧を低下させて!/、く中でオン電流 を向上させることを目的に、チャネル移動度を向上させチャネル速度を高めるために 、歪み Si技術が研究されている。この技術では、チャネル部分の Siにストレスをカロえ、 Siの格子間隔を変化させることで、 Siのバンド構造を変調する。この結果、 Siの伝導 帯では、縮退が解け、有効質量の軽い 2重縮退バレーの電子占有率が増すことや 2 重縮退バレーと 4重縮退バレーの間のバンド間散乱が抑制されることで移動度が向 上する。価電子帯では、縮退が解け、軽い正孔バンドと重い正孔バンドの間のバンド 間散乱の抑制や有効質量の減少によって、移動度が向上すると考えられている。
[0006] 歪み Si技術には、チャネル Siへの歪みの与え方で大別し、 2つの方法がある。
[0007] 第 1の方法は、 Si層を緩和 SiGe層上にェピタキシャル成長させるものである（非特 許文献 3 ;応用物理，応用物理学会，第 72卷第 3号， 2003年，第 220— 290頁の図 D o図 31に示すように、まず Si基板 1の上に、傾斜型 SiGeバッファ 17、格子緩和 Si Gel8が順に形成される。傾斜型 SiGeバッファ 17では、 SiGe中の Geの組成比 xが、 基板上面にむ力い、 0%力も x%まで (Xは通常 10から 30、 40程度）高められる。格 子緩和 SiGe 18では、 SiGe中の Geの組成比 Xは高いままで、 SiGeを成長させ、格 子緩和させる。 Geの格子定数は、 Siの格子定数よりも大きいため、格子緩和した Si Geは、 Siの格子定数よりも大きな格子定数をもつ。したがって、格子緩和 SiGel8の 上に、格子整合するように成長させた Si層は、バルタ SUり大きな格子定数を持ち、 歪み Sil9となる。このような歪み Si層を用いて図 31のように MOS型 FETを作製する と、チャネルに導入された歪みにより移動度が向上する。
[0008] また、図 32に示すように、埋め込み酸化膜 2上に、格子緩和 SiGel8を設け、 SGO KSiGe on Insulator)構造とし、その上に Si層を成長させ、歪み Sil9とする方法 もある (非特許文献 3の図 3)。
[0009] これまで報告されている（100)面の実験結果では、基板の Ge濃度 x= 25% (およ そ歪み 1%に相当）で、電子の場合 60— 80%程度、ホールの場合 20— 50%程度、 移動度が向上している (非特許文献 3の図 2)。
[0010] しかし、チャネル Si層に歪みを与える緩和 SiGe層には転移や欠陥が多ぐチヤネ ル Si層に転移や欠陥も伝播させてしまうため、チャネル Si層に転移や欠陥が発生し やすい問題がある。このため、第 1の方法を用いると単体の MOSトランジスタは動作 するが、集積回路を動作させるのは難しい。また仮に動作しても、歩留まりを確保す るのが困難である。
[0011] 第 2の方法は、プロセス歪みを利用するものである。プロセス歪みとしては、キャップ 層や STI (Shallow Trench Isolation)などによってもたらされる歪みが利用され る（非特許文献 4：インターナショナル ·エレクトロン ·デバイス ·ミーティング ·テク-カル 'ダイジェスト， 2001年，第 433— 436頁)。例えば図 33に示すように、窒化膜をキヤ ップ層 20として用い、窒化膜の張力を利用して、チャネルの Siに歪みを加えるもので ある。
[0012] しかし、第 2の方法では、チャネルに直接歪みを与えにくぐ歪み量の制御が難しい 問題がある。この原因は、歪みをもたらすキャップ層や STI力 チャネル領域力 距 離的に遠ぐ他の物質を介してチャネル領域に歪みを与える構造となっているためで ある。
発明の開示
[0013] 本発明は、新規な構造により歪みを導入してキャリアの移動度を高めた半導体装置 を提供することを目的とする。さらに、転移や欠陥の発生が少なくかつ歪み量が制御 された半導体装置を提供することを目的とする。またそのような半導体装置の製造方 法を提供することを目的とする。
[0014] 本発明は以下の事項に関する。
[0015] 1. 半導体で形成された橈んだ梁の中を電流が流れることを特徴とする半導体装 置。
[0016] 2. 前記梁は両端が固定された両持ち梁構造であって、梁方向に引っ張り歪みが 与えられていることを特徴とする上記 1記載の半導体装置。
[0017] 3. 前記梁を FETのチャネル領域として使用することを特徴とする上記 1または 2 記載の半導体装置。 [0018] 4. 前記 FETは FinFETであって、前記梁の少なくとも側面部をチャネル領域とし て使用することを特徴とする上記 3記載の半導体装置。
[0019] 5. 前記 FETはプレーナー型 FETであって、前記梁の上面部をチャネル領域とし て使用することを特徴とする上記 3記載の半導体装置。
[0020] 6. 前記梁は、梁の下部に設けられた空隙の底に梁中央部が付着していることを 特徴とする上記 2〜5のいずれかに記載の半導体装置。
[0021] 7. 前記梁の歪みが、橈む前の梁の長さと、梁の下部に設けられた前記空隙の深 さとによって制御されている上記 6記載の半導体装置。
[0022] 8. 複数の FinFETを有する半導体装置であって、
橈む前の梁の長さおよび梁の下部に設けられた前記空隙の深さの少なくとも一方 が異なっていることで異なる歪みが導入されている少なくとも 2種の FinFETを有する 上記 7記載の半導体装置。
[0023] 9. 半導体で形成された橈んだ梁の中を電流が流れる半導体装置の製造方法で あって、半導体で形成された両持ち梁構造の真っ直ぐな梁を、その下部に空隙を作 ることで形成する工程と、この空隙に液体を満たす工程と、この液体を乾燥して梁の 中央を前記空隙の底部に付着させて橈んだ梁を形成する工程とを有することを特徴 とする半導体装置の製造方法。
[0024] 10. 前記液体が水または水銀であることを特徴とする上記 9記載の半導体装置の 製造方法。
[0025] 11. 前記の両持ち梁構造の真っ直ぐな梁を形成する工程に先立ち、前記梁を構 成する半導体力 なる第 1の層と、第 1の層の下にあって第 1の層とはエッチング速度 の異なる材料力もなる第 2の層を有する基板を用意する工程を有し、前記の両持ち 梁構造の真っ直ぐな梁を形成する工程が、第 2の層の少なくとも一部をエッチングし て除去して、第 1の層の下部の一部に空隙を形成する工程であることを特徴とする上 記 9または 10記載の半導体装置の製造方法。
[0026] 12. 基板上に埋め込み絶縁膜と半導体層が積層された SOI基板を用意する工程 と、前記半導体層をパターユングして、所定幅を有する Finを形成する工程と、この Fi n下の前記埋め込み絶縁膜をエッチングして、この Finの下部に空隙を形成して真つ 直ぐな梁とする工程と、この空隙に液体を満たす工程と、この液体を乾燥し Finを空 隙の底部に付着させて橈ませる工程とを有することを特徴とする FinFETの製造方 法。
[0027] 本発明では、半導体層に歪みを与えるのに、橈みを利用するものである。特に両持 ち梁構造力 梁を撓ませると、橈み量に従って梁に歪みが導入される。このような構 造では、従来のような格子定数の異なる半導体層の積層に基づいて歪みを導入する 方法とは異なるため、下層の半導体層に基づく転移や欠陥の発生がない。そのため 信頼性が向上し、生産時の歩留まりがよぐ高速動作が可能な半導体装置を提供す ることができる。また、キャップ層などで歪みを与える場合とは異なり、歪みを橈みによ り直接的に制御できる構造であるために、半導体装置の設計が容易になる利点があ る。
[0028] また本発明の製造方法の 1態様では、梁に橈みを与える際に、液体の表面張力に よるステイツキング現象 (付着現象)を利用するので、転移や欠陥が発生しにくぐ信 頼性および歩留まりがよい。また、橈みにより歪みの制御を容易に行うことができるた めに半導体装置の設計が容易になる利点がある。 図面の簡単な説明
[0029] [図 1]第 1の実施形態を示す図である（ダブルゲート型の FinFET)。
[図 2]第 1の実施形態を示す図である（トリプルゲート型の FinFET)。
[図 3]第 1の実施形態の、製造途中の構造を示す工程図である（フィンと電極パッド形 成後)。
[図 4]第 1の実施形態の、製造途中の構造を示す工程図である（埋め込み酸ィヒ膜エツ チング後)。
[図 5]第 1の実施形態の、製造途中の構造を示す工程図である (液体に浸している状 態)。
[図 6]第 1の実施形態の、製造途中の構造を示す工程図である (液体を乾燥させた後
) o
[図 7]第 1の実施形態の、製造途中の構造を示す工程図である（フィン下の空間を絶 縁膜で埋めた後)。 [図 8]第 1の実施形態の、製造途中の構造を示す工程図である（ゲート電極下以外の ゲート絶縁膜除去後)。
[図 9]第 1の実施形態の、製造途中の構造を示す工程図である（エクステンションのィ オン注入後)。
[図 10]第 1の実施形態の、製造途中の構造を示す工程図である（サイドウォール形成 後)。
[図 11]第 2の実施形態を示す図である（ダブルゲート型の FinFET)。
圆 12]第 2の実施形態を示す図である（トリプルゲート型の FinFET)。
[図 13]第 2の実施形態の、製造途中の構造を示す工程図である（ゲート電極下以外 のゲート絶縁膜除去後)。
[図 14]第 2の実施形態の、製造途中の構造を示す工程図である（エクステンションの イオン注入後)。
[図 15]第 2の実施形態の、製造途中の構造を示す工程図である（サイドウォール形成 後)。
[図 16]第 3の実施形態を示す図である（ダブルゲート型の FinFET)。
圆 17]第 3の実施形態を示す図である（トリプルゲート型の FinFET)。
[図 18]第 3の実施形態の、製造途中の構造を示す工程図である（フィン形成後)。
[図 19]第 3の実施形態の、製造途中の構造を示す工程図である（CMP後)。
[図 20]第 3の実施形態の、製造途中の構造を示す工程図である（電極パッド形成後） 圆 21]第 4の実施形態を示す上面図である。
圆 22]第 4の実施形態を示す上面図である。
[図 23]第 5の実施形態を示す図である（トリプルゲート型の FinFET、スリットコンタクト 採用)。
[図 24]第 5の実施形態を示す図である。（トリプルゲート型の FinFET)。
[図 25]第 6の実施形態を示す図である（プレーナー型 MOSFET)。
圆 26]第 6の実施形態の製造プロセスの前半を表す図である。
[図 27]第 6の実施形態の製造プロセスの中盤を表す図である。 [図 28]第 6の実施形態の製造プロセスの後半を表す図である。
[図 29]従来型のダブルゲート型の FinFETの素子構造を示す図である。
[図 30]従来型のトリプルゲート型の FinFETの素子構造を示す図である。
[図 31]従来型の歪み Si MOSFETの素子構造を示す断面図である。
[図 32]従来型の歪み SOI MOSFETの素子構造を示す図である。
[図 33]キャップ層によって歪みを与える、従来型の MOSFETの素子構造を示す断 面図である。
[図 34]本発明の梁構造を説明するための図である。
発明を実施するための最良の形態
[0030] 本発明の半導体装置は、橈んだ梁の中をキャリア (電子および Zまたはホール）が 移動するように、即ち電流が流れるように構成される。橈んだ梁には歪みが導入され ており、その中を移動するキャリアの移動度が向上するために高速動作が可能な半 導体装置となる。従って、橈んだ梁の中を電子および Zまたはホールが移動し、その 移動速度がデバイス性能に関わるようなものであれば、種々のデバイスに応用するこ とができる。代表的には、 FET (電界効果型トランジスタ）において、橈んだ梁をチヤ ネル領域として用いる態様が挙げられる。
[0031] また、特に橈んだ梁が両持ち梁を橈ませた構造であると、梁を構成する半導体層に 引張り歪みを確実に導入することができる。両持ち梁とは両端が固定された梁であり 、両持ち梁を撓ませると、梁方向に引張り歪みが導入される。
[0032] 本発明の梁構造を図 34を用いて説明する。図 34 (a)に、橈みが生じる前の梁を示 す。梁 31aは梁の長さが Lで、固定部材 34によって固定端 32、 33において固定され 、梁が浮いた状態にある。ここで梁 31aの形状は、幅方向（図では紙面奥行き方向） は、後述するように、デバイスの構造に合わせて適宜変更され、梁の高さに比べて梁 の幅が短いものから、高さに比べて梁の幅が非常に大きい平板状のものまで含まれ る。材料は、半導体、特に単結晶半導体である。後述する具体例では、 Siを例にとつ て説明するが、特に Siに限られず、歪みを導入することでキャリア移動度が向上する ような半導体（例えば SiGe、 SiC、 SiGeC、 GaAs等）であればどのようなものでも適 用可能である。梁 31aの両端を固定する固定部材は、半導体または絶縁体等の半導 体装置で使用可能な材料で適宜形成することができる。
[0033] 本発明の橈んだ梁は、図 34 (a)の真っ直ぐな梁 31aが、図 34 (b)に示すように橈み が生じた状態の構造である。橈んだ梁 31は、真っ直ぐな梁 31aと比較すると、梁全体 が伸長しているために梁方向の結晶格子間隔が広がって半導体層に引張歪みが導 入される。半導体層に導入される歪み量は、伸長の割合により決定される。
[0034] 図 34 (b)に示すように、梁中央部での橈み量を dとして、簡単のために橈んだ梁の 部分が半径 R( > >梁の高さ h)の円弧形状となっていると仮定して、当初の梁の長さ Lと橈み量 dから橈んで伸長した梁の長さ、および導入される歪みを見積もると次のよ うになる。
[0035] R=d/2+L2/8/d
橈んだ梁の長さ = 2Rtan_1 (L/2/ (R— d) )
このモデルに基づくと、例えば歪み 1%を実現するには、 L = 320nm、 d= 20nmと すれば、よく、歪み 0. 5%を実現するには、 L=460nm、 d= 20nmとすれば、よ!/、。
[0036] 本発明の半導体装置にお!、ては、橈んだ梁は、少しでも橈んで!/、ればそれだけ歪 み導入に効果がある力 例えば歪みが 0. 1%以上、好ましくは 0. 2%以上、さらに好 ましくは 0. 5%以上となるように橈みを生じさせることが好ましい。また、与えられる歪 みの上限は、半導体層が弾性破壊をおこすまでの歪みであり、そのような範囲で橈 みを生じさせればよい。歪み量として、梁の断面形状にも依存するが、例えば 5%以 下、特に 3%以下、さらに 2%以下の範囲であれば弾性破壊が生じにくいので好まし い。
[0037] このような歪み量は、正確には橈んだ梁の長さと、真っ直ぐな状態の梁の長さ との 差から求められる力 上記モデルに従って、所定のひずみが得られるように Lと dの比 を定めることができる。
[0038] 橈んだ梁を FETのチャネル領域をとして使用する場合には、 FETは、 FinFET、プ レーナ一型 FETのいずれでも良い。 FinFETである場合は、特に限定されるもので はないが、梁の幅（即ちフィン幅）は 5〜100nm程度であり、梁の高さ M即ちフィンの 高さ）は 10〜200nmである。真っ直ぐな状態の梁長さ Lおよび中央の橈み dの絶対 値は、梁の高さ hも考慮して決められる力 Lとしては lOnm以上であり、好ましくは 50 nm以上、さらに好ましくは lOOnm以上であり、 Lがあまりに大きくても必要な歪みを 与えるための dが大きくなるので通常 100, OOOnm以下、好ましくは 10, OOOnm以 下である。 dは 0より大きく、好ましくは lnm以上、さらに好ましくは 5nm以上であり、プ ロセス上の問題力も通常は 10, OOOnm以下、好ましくは 1, OOOnm以下、さらに好ま しくは lOOnm以下である。このような範囲内で、所定の歪み量が得られるように、 と dが決められる。
[0039] また、 FETがプレーナ一型の FETである場合は、梁は上面に素子を形成できるだ けの大きさが必要であり、梁の幅は 50nm以上、好ましくは lOOnm以上である。梁の 幅があまり大き過ぎると梁下に空隙を設けることが難しくなりがちであるので、通常は 10, OOOnm以下、好ましくは 1, OOOnm以下である。梁の高さ h (厚さ）は例えば 10 〜200nmである。また、 Lと dは FinFETの場合とほぼ同様に決めることができる。
[0040] 次に、本発明の製造方法を説明する。
[0041] 梁を撓ませる方法としては、真っ直ぐな梁を形成した後、梁と梁下部の空隙を液体 で満たし、その液体を乾燥させる方法が好ましい。図 34 (a)に示すように、真っ直ぐ な梁 31aを形成した後、梁下部の空隙 35を液体で満たし、その液体を乾燥させてい く際に、液体の表面張力により、梁構造の梁の部分が空隙 35の底部 (基板側）に引 つ張られてたわむ。さらに、この力が、梁構造の復元力を上回る場合には、梁は橈ん だ状態のまま、空隙の底部に付着し離れられなくなる。
[0042] ここで使用する液体としては、有機溶媒、水、水銀等が挙げられるが、表面張力が 大きく橈みを生じさせやすい点で、水、水銀が好ましい。
[0043] なお、本発明での乾燥は、液体として表面張力を保った状態で乾燥していく乾燥が 好ましぐ物質の状態図において気液平衡曲線を通過するような乾燥工程が挙げら れる。このような乾燥方法であればどのような方法でもよぐスピン乾燥させてもよいし 、ドライ窒素を吹き付けてもよいし、ウェハを加熱してもよいし、減圧乾燥してもよい。 超臨界状態を経由する超臨界乾燥、および凍結乾燥のような、物質の状態図におい て気液平衡曲線を通過しな 、乾燥工程は好ましくな 、。物質の状態図にぉ 、て気液 平衡曲線を通過しな 、液体の乾燥方法では、液体の表面張力が働かず梁構造の梁 がたわまないからである。 [0044] 次に、本発明の具体的態様を説明する。
[0045] <第 1の実施形態 >
[構造]
図 1、図 2に、本発明の第 1の実施形態としての半導体装置の構造模式図を示す。 図 1 (a)は上面図、図 1 (b)、（c)および (d)は、図 1 (a)の A— A，線、 B— B，線、 C C'線にそれぞれ沿った断面図である。また、図 2 (a)は上面図、図 2 (b)、（c)および ( d)は、図 2 (a)の A— A'線、 B— B'線、 C— C'線にそれぞれ沿った断面図である。 図 1は、ダブルゲート型の FinFETであり、シリサイド形成前の状態を示している。ま た図 2は、トリプルゲート型の FinFETであり、シリサイド形成前の状態を示している。
[0046] 第 1の実施形態の半導体装置は、図 1 (d)、図 2 (d)に示されているように、フィン 5 が橈んだ梁構造であり、中央部が基板に (埋め込み酸ィ匕膜 2に)付着した FinFETで ある。
[0047] 両端のソース電極 3のパッドとドレイン電極 4のパッドは、従来型の FinFETと同様 に基板に (埋め込み酸ィ匕膜 2に）固定されている。また、フィン 5が橈んで基板 (埋め 込み酸化膜 2)に付着する状態をつくるために、フィン 5の下の埋め込み酸ィ匕膜 2が 掘り下げられている。ソース電極 3のパッド近傍でフィン 5の下とドレイン電極 4のパッ ド近傍でフィン 5の下に、従来型 FinFETでは生じない空間ができる力 この部分は フィン下の絶縁膜 15で埋められている。
[0048] 後述するように、フィン 5は、もともと従来型の FinFETと同様な形状に作製された後 に、基板に (埋め込み酸ィ匕膜 2に)付着させてそのまま固定されることで橈んだ形状と なる。微視的に見ると、フィン 5を構成する Siの格子間隔は、フィン 5がたわむことで C —C'方向にのばされ、フィン 5の部分が歪み Siとなっている。これによりキャリアの移 動度が向上するので、フィン 5を FinFETのチャネルとして利用している。
[0049] FinFETであるため、その基本的な構成は従来型の FinFET (ダブルゲート型は図 29、トリプルゲート型は図 30)と同じである。図 1の場合も図 2の場合も、 FinFETは、 Si基板 1、埋め込み酸化膜 2、 SOI層（ソース電極 3、ドレイン電極 4およびフィン 5が 形成されて ヽる層）を有する SOI基板に作製される。図 1に示すダブルゲート型の Fi nFETでは、フィン 5の上面にハードマスク 9、両側の側面にゲート絶縁膜 7が形成さ れ、それらを囲むようにゲート電極 6が設けられている。フィン上面には、厚いハード マスク 9が形成されているために、フィンの上面はチャネルとして機能しない。一方、 図 2に示すトリプルゲート型の FinFETでは、フィン 5の上面と両側面にゲート絶縁膜 7が形成され、それらを囲むように、ゲート電極 6が設けられている。このトリプルゲート 型ではフィン上面にもチャネルが形成される。
[0050] ゲート電極 6の脇には、サイドウォールが形成される。ソース電極 3とドレイン電極 4 は、パッド部分も含めて、 n型の FinFETであれば n型に、 p型の FinFETであれば p 型に、表面力も埋め込み酸ィ匕膜 2の界面もしくはフィンの下部までドーピングされ、深 い電極となっている。ソース電極 3とドレイン電極 4は、同じドーピング型で接合深さの 浅いエクステンションに接続されている。またエクステンションの近傍に、ェクステンシ ヨンとは導電型の異なるハローが形成される場合もある（不図示)。チャネル部分は、 n型の FinFETであれば p型に、 p型の FinFETであれば n型にドーピングするのがー 般的であるが、ドーピングせずに i型で用いる場合もある。
[0051] [製法]
次に、図 1〜図 10を参照して、第 1の実施形態の製造方法を説明する。図 3〜図 1 0では、トリプルゲート型の FinFET (図 2)の製造方法を説明する力 ダブルゲート型 の FinFET (図 1)でも、一部を除き同じである。その違いについては後述する。
[0052] 本実施形態の半導体装置を製造するには、従来と同様に、 Si基板 1、埋め込み酸 化膜 2、 SOI層（ソース電極 3、ドレイン電極 4およびフィン 5が形成される層）を有する SOI基板をベースにする。基板の SOI層の厚さは、後述のプロセスで行われる剥離 工程や犠牲酸化で目減りする分を考慮して決定する。例えば、できあがりのフィン高 さが 40nmの場合、 SOI層の厚さが 50nmの SOI基板を用いる。
[0053] 最初にチャネル注入を次のように行う。まず、例えばウエット酸化で 16nmのチヤネ ル注入用の犠牲酸化膜を SOI層に形成する。その後リソグラフィーを行って、 n型 Fin FETとなる領域に、 p型のドーパントをイオン注入する。例えば 1価のボロンを加速ェ ネルギー 12keV、ドーズ量 8 X 1012cm_2でイオン注入する。 p型のドーパントのィォ ン注入後、レジストを剥離する。この後リソグラフィーを行って、 p型 FinFETとなる領 域には、 n型のドーパントをイオン注入する。例えば 1価のリンを加速エネルギー 33k eV、ドーズ量 3 X 1012cm_2でイオン注入する。 n型のドーパントのイオン注入後、レ ジストを剥離する。チャネル注入後、犠牲酸化膜を除去する。
[0054] 次に、図 3に示すように、リソグラフィ一とドライエッチングを行って、 SOI層にソース 電極 3のパッド、ドレイン電極 4のパッド、フィン 5のパターンを形成する。エッチング後 、レジストを剥離する。
[0055] 次に、図 4に示すように、 Siとエッチングの選択比が大き 、条件で、埋め込み酸ィ匕 膜 2を等方的にエッチングする。例えば、フッ酸を用いたエッチング法が挙げられる。 この際、パターンの下のアンダーカットが進む力 フィン 5は、その幅が細いため、フィ ン下に空隙ができて空中に浮いた状態（図 4 (c)、 （d) )となり、梁構造が形成される。 一方、ソース電極 3のパッドとドレイン電極 4のパッド部分は、そのサイズが大きいため 、下部にアンダーカットがはいるものの、基板 (埋め込み酸化膜 2)に固定されたまま である。言い換えれば、アンダーカットによるエッチング量を、フィン 5の幅の半分以 上とすることで、フィン 5を空中に浮かせ、梁構造を作製することができる。このとき、 梁の長さが Lであり、梁下部の空隙の深さは dである。
[0056] その後、図 5に示すように、梁構造となったフィン 5を、液体 13に浸す。液体 13とし て例えば水を使用するのであれば、図 4でフッ酸によるエッチングを行った後、フッ酸 力 Sウェハ上にのった状態でそのまま水につけ、ウェハ上の液体が十分水になるように 置換する。
[0057] そして、液体 13を乾燥させる（図 6)。このとき、フィン 5は、液体の表面張力により基 板下部方向に引っ張られ、この力が、フィン 5の復元力を上回る場合には、フィン 5は 橈んだ状態のまま基板 (埋め込み酸ィ匕膜 2)に付着する。液体が完全になくなっても 、基板表面の付着力により、橈んだフィン 5は、もとの状態にもどることはない。
[0058] このような現象は、ステイツキング現象 (付着現象）と呼ばれ、マイクロマシンの分野 では、広く知られた現象である（例えば、江刺 正喜 監修、「マイクロマシン 異種 要素を集積ィ匕した小型で高度な働きをするシステム」，産業技術サービスセンター， 2 002年 2月 18日，第 221— 230頁，坂田 ニ郎「第 3節 ステイツキング対策」）。ただ し、マイクロマシンの分野では、本来可動すべき部分が一度基板に付着し固定され てしまうと、機械としての意味をなさないので、ステイツキング現象 (付着現象）は、通 常問題となる現象であり、これを回避するための処理がなされる。
[0059] 本発明の製造方法では、このステイツキング現象 (付着現象）を積極的に用いて、フ インを撓ませる。微視的に見ると、 C— C'方向の Siの格子間隔は広がり、歪み Siとな る。このようにして作製された歪み Siを FETのチャネル等に用いる点が本発明の最 大の特徴である。
[0060] 乾燥方法としては、前述のとおり、スピン乾燥、ドライ窒素の吹き付け、ウェハ加熱、 減圧乾燥等の、物質の状態図において、気液平衡曲線を通過するような乾燥方法で あればどのような方法でもよ！/、。
[0061] 液体 13として水の例をあげたが、より簡単に橈ませるために、水より表面張力が大 きい液体を用いることも考えられる。しかし、そのような液体は水銀しかなぐ安全面を 考えると、使用する場合には細心の注意が払われるべきである。
[0062] フィン 5に歪みをカ卩えた後は、フィン 5下の空間を絶縁膜 15で埋める（図 7)。例えば 、薄い酸化膜 2nmを形成し（不図示）、 Si Nを 60nm堆積させる。このとき Si Nの
3 4 3 4 堆積には、 CVD (Chemical Vapor Deposition)法を用い、フィン下まで絶縁膜 が充填されるようにする。この後、 Si N
3 4をエッチバックする。エッチバックして、フィン
5下以外の Si Nが除去された段階でエッチバックをとめ、フィン 5の上面、両側面の
3 4
酸化膜を除去する。フィン 5下の絶縁膜としては、単層の SiOや単層の Si Nを用い
2 3 4 ることち可會である。
[0063] その後、ゲート絶縁膜 7として、例えば 1. 8nmの酸ィ匕膜を形成する。ゲート絶縁膜 7としては、酸化膜や酸窒化膜の他に、 Ta O、 Al O、 HfO、 ZrO、 ZrON、 HfO
2 5 2 3 2 2
N、 HfA10N、 HfSiONなどのいわゆる High— k膜などを使用してもよい。ゲート絶 縁膜 7を形成後は、ゲート電極材料を (例えばポリ Siを lOOnm)堆積させ、リソグラフ ィ一とエッチングを行って、ゲート電極 6を形成する。ゲート電極材料としては、ポリ Si やポリ SiGeの他に、 TaN、 TiN、 W、 WNなどの金属、ポリ Siを完全にシリサイド化し た NiSiなどを使用することも可能である。また金属の積層ゲートやポリ Siと金属を積 層したゲートのように、このような材料を複数組み合わせて積層化したゲート構造も可 能である。ゲート電極 6の形成後は、レジストを剥離し、次いでゲート電極 6の下以外 のゲート絶縁膜 7を除去する（図 8)。 [0064] この後、図 9に示すように、エクステンション注入を行って Finの側面および上面に エクステンション領域 10を形成する。エクステンション注入を行うには、リソグラフィー を行って、 n型 FinFETとなる領域に、 n型のドーパントをイオン注入する。例えば 1価 のヒ素を加速エネルギー 2. 5keV、ドーズ量 5 X 1014cm_2でイオン注入する。このと き、フィン 5の両側の側面にそれぞれ注入されるように、イオン注入は 45° の角度で 2回行う。 n型のドーパントのイオン注入後は、レジストを剥離する。この後、リソグラフ ィーを行って、 p型 FinFETとなる領域に、 p型のドーパントをイオン注入する。例えば 1価の BF2をカ卩速エネルギー 3. 5keV、ドーズ量 6 X ΙΟ^οπ 2でイオン注入する。 同様に、フィン 5の両側の側面にそれぞれ注入されるように、イオン注入は 45° の角 度で 2回行う。 ρ型のドーパントのイオン注入後は、レジストを剥離する。
[0065] この後、まずサイドウォール絶縁膜となる材料、例えば Si Nを 50nm堆積させた後
3 4
、エッチバックしてサイドウォール絶縁膜 8を形成する（図 10)。サイドウォール絶縁膜 としては、 SiOなども可能であり、下層 lOnmの SiO、上層 50nmの Si Nのように複
2 2 3 4 数の層を堆積させエッチバックすることにより、多層構造のサイドウォールを形成する ことも可能である。
[0066] 次にイオン注入を行って深 、電極（ソース電極、ドレイン電極）を形成する。このた めにはまず、リソグラフィーを行って n型 FinFETとなる領域に、 n型のドーパントをィ オン注入する。例えば 1価のヒ素をカ卩速エネルギー 8keV、ドーズ量 5 X 1014cm_2で イオン注入し、さらに 1価のリンをカ卩速エネルギー 5keV、ドーズ量 4 X 1015cm_2でィ オン注入する。 n型のドーパントのイオン注入後は、レジストを剥離する。この後、リソ グラフィーを行って、 p型 FinFETとなる領域に、 p型のドーパントをイオン注入する。 例えば 1価のボロンをカ卩速エネルギー 2keV、ドーズ量 3 X 1015cm_2でイオン注入す る。 p型のドーパントのイオン注入後は、レジストを剥離する。その後、活性化ァニー ル（例えば 1055°Cで 0秒のスパイクァニール）を行う。こうして図 2の構造ができあが る。
[0067] さらにこの後、シリサイド工程を行う。例えばシリサイドとして、 CoSiを形成する。シ
2
リサイドとしては、この他に NiSi、 TiSi 、 CoSi 、 NiSi、 PtSi、 Pd Siなどを用いること
2 2 2
も可能である。最後に、層間絶縁膜を堆積させて、リソグラフィ一とエッチングを行い、 コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する（不図示)。コンタク トに用いる金属としては、 W、 Al、 TiN、 Ti等およびこれらの金属の積層膜が挙げら れる。
[0068] なお、上記の説明では用いていないが、サイドウォール形成後（図 10の後）、 Siの 選択成長を行って、ソース電極 3とドレイン電極 4をせりあげ構造にしてもよい。例え ば基板温度 640°Cで、 Si Hを流量 24sccmで 10秒間、 C1を流量 lsccmで 60秒間
2 6 2
流すサイクルを繰り返しながら、 30nm程度 Siを選択成長させる。 Siの選択成長後に は、イオン注入を行って深い電極を形成する。
[0069] ダブルゲート型の FinFET (図 1)の場合は、チャネル注入を行 、、犠牲酸化膜を除 去したのち、基板上にハードマスク 9を形成する。この後、リソグラフィ一とドライエッチ ングを行って、リソグラフィ一で形成されたソース電極 3のパッド、ドレイン電極 4のパッ ド、フィン 5のパターンをノヽードマスク 9に転写する。レジストを除去した後、ハードマス ク 9をマスクにして、 SOI層のエッチングを行う。その後のプロセスは、トリプルゲート型 の FinFETの場合と同じである。ただし、ダブルゲート型の FinFETの場合、エタステ ンシヨン注入を行っても、フィン 5上面にハードマスク 9が存在するため、フィン 5の上 面には、側面に接している部分を除いて、エクステンションが形成されない。
[0070] この実施形態において、歪み量は次のようにして制御される。図 6に示すように、埋 め込み酸ィ匕膜のエッチング深さを dとし、橈みが生ずる前のフィンの長さ Lとする。 Lは 、図 3でのフィンの長さ L，に、ソース電極のパッド下のアンダーカットの長さとドレイン 電極のパッド下のアンダーカットの長さをたしたものとなっており（図 4)、図 4でのエツ チングが等方的ならば、アンダーカットの長さは埋め込み酸ィ匕膜のエッチング深さ d に等しい。すなわち L=L' + 2dである。フィン 5の中央部分のみが埋め込み酸ィ匕膜 2 に付着していて、橈んだフィンの部分が半径 R ( > >フィンの高さ h)の円周形状とな つていると仮定すると、前述のように、 R=d/2+L2/8/d,フィンの円周部分の長 さは、 2Rtan_1 (LZ2Z (R— d) )で表され、歪み 1%を実現するには、 L = 320nm、 d= 20nmとすればよぐ歪み 0. 5%を実現するには、 L=460nm、 d= 20nmとすれ ばよい。このように、本発明では、梁の長さ L (またはエッチング前の L' )とエッチング 深さ dを制御することで、歪み量を容易に制御することができる。 [0071] <第 1の実施形態の変形例 >
本発明による方法では、集積回路を構成する FinFETlつ 1つについて、異なる歪 みを与えることが可能である。例えば、ある FinFETに歪みを与えず、従来型の FinF ETとして用いようとすれば、図 3の工程後、図 4の埋め込み酸ィ匕膜エッチングでエツ チングされないように、この FinFETをマスクしておけばよい。また、歪み量は、上記 の通り、 Lと dで制御できるので、 d—定の条件では、 Lを各 FinFETで変えることで歪 みを制御できる。また L一定の条件では、埋め込み酸ィ匕膜エッチング dの量を各 Fin FETで変える、すなわち埋め込み酸ィ匕膜エッチングを複数回行い、適宜 FinFETを マスクしてやることで、各 FinFETに異なる歪みを与えられる。また、これらの方法を 組み合わせることも可能である。
[0072] 例えば、（100) SOIウェハを用い、く 110>ノッチを下にして、 Finが、 X軸に平行 になるように、トリプルゲート型 FinFETをレイアウトする。この場合、 Fin上面は（100 )面、 Fin側面は（110)面となる。一般に（110)面では、電子の移動度が低下しホー ルの移動度が上昇するため、 Fin側面も (100)面であるトリプルゲート型 FinFETに 比べて、 n型 FinFETで得られるオン電流は低下し、 p型 FinFETで得られるオン電 流は向上する。ここで、 n型 FinFETのみに本発明を適用し、 p型 FinFETは従来型 のものとすると、歪みの効果により、電子の移動度が上昇するため、 n型 FinFETの 電流低下分を十分に補償でき、結果的に、 n型 FinFETでも、 p型 FinFETでも、高 性能な素子が実現できる。
[0073] また、本発明では、フィンの材料として Siに制限されず、他の半導体材料を用いて もよい。例えば、欠陥のない薄膜の SGOI基板を用いて、本発明の上記プロセスを行 えば、チャネル材料が SiGeの歪み FinFETを実現することができる。
[0074] <第 2の実施形態 >
次に、本発明の第 2の実施形態について図面を参照して説明する。
[0075] 図 11、図 12は、本発明の半導体装置の第 2の実施形態を模式的に示す図である o図 11 (a)は上面図、図 11 (b)、（c)および (d)は、図 11 (a)の A— A，線、 B— B，線 、 C— C'線にそれぞれ沿った断面図である。また、図 12 (a)は上面図、図 12 (b)、（c )および (d)は、図 12 (a)の A— A'線、 B— B'線、 C— C'線にそれぞれ沿った断面 図である。図 11は、ダブルゲート型の FinFETであり、シリサイド形成前の状態を示し ている。また図 12は、トリプルゲート型の FinFETであり、シリサイド形成前の状態を 示している。
[0076] 第 2の実施形態は、第 1の実施形態と製造方法が異なり、工程が短縮されている。
この違いを反映して、その構造も一部が異なる。異なる点は、ゲート電極 6の形状と、 フィン 5下の絶縁膜である。第 2の実施形態のゲート電極 6の形状は、ゲート絶縁膜 7 に接している部分の長さ力 ゲートの上部の長さよりも小さい、いわゆるノッチ型のゲ ート形状をしている。このノッチ型のゲート形状を作製するエッチングを用いるため、 フィン幅 wは、ノッチ幅の 2倍以下でなければならないという制約がある（理由につい ては後述する）。またゲート電極材料も、ノッチ型ゲートが形成しやすい材料が好まし い (例えばポリ Siがあげられる)。また、第 2の実施形態では、フィン下の絶縁膜をサイ ドウオール絶縁膜 8と同時に形成するので、フィン下の絶縁膜材料は、必然的にサイ ドウオール絶縁膜 8と同じ材料になる。その他の部分の構造は、第 1の実施形態と同 じである。
[0077] 次に、図 3〜図 6、図 12〜図 15を参照して、第 2の実施の形態の製造方法を説明 する。まず、トリプルゲート型の FinFET (図 12)の製造方法を説明する力 ダブルゲ ート型の FinFET (図 11)でも、一部を除き同じである。その違いについては後述する
[0078] 第 2の実施形態においても、第 1の実施形態と同じように、まずチャネル注入の一連 の工程を行い、その後、第 1の実施形態について図 3から図 6を用いて説明したよう に、ソース電極 3のパッド、ドレイン電極 4のパッドおよびフィン 5のパターンを形成し（ 図 3)、フィン 5を梁構造に形成し（図 4)、フィン下部の空隙を液体で満たし（図 5)、液 体を乾燥してフィン 5を橈ませる（図 6)。その後、第 1の実施形態では、フィン 5下の空 間を絶縁膜で埋める工程（図 7)を行ったが、第 2の実施形態では、フィン 5を橈ませ た後、ゲート絶縁膜 7を形成し、ゲート電極となる材料を堆積させる。このため、フィン 下の空間にも、ゲート電極となる材料が入り込む。この後、リソグラフィ一とゲートエツ チングを行ってゲート電極を形成する力 この際、ノッチ型のゲート形状を作るような エッチングを行う。 [0079] ノッチ型のゲート形状を作るようなエッチングは、例えば 2002年 9月、ジャーナル' ォブ.バキュームサイエンス 'アンド.テクノロジーズ、第 B20卷、第 5号、第 2024— 20 31頁（Journal of Vacuum Science and Technology, P. 2024-2031, VOL.B20, N0.5, September/October, 2002)に示されている。まず、自然酸化膜をエツチン グした後、まず側壁保護層を形成するような条件で異方的にエッチングを行い、ゲー ト電極層の 1Z3から半分程度までをエッチングする。次にエッチング条件を側壁保 護層を形成せず異方的にエッチングが進むような条件に変更し、エッチングを続ける 。ゲート絶縁膜に達する直前にエッチング条件を変更して、ゲート絶縁膜できちんと エッチングを止める。さらにその後、エッチング条件を変更して、側壁保護層が形成さ れて 、な 、ゲート電極の下部を横方向にエッチングする。このような一連のエツチン グを連続して行うことによりノッチ型のゲート形状を形成することができる。
[0080] 基本的には、ガスやパワー、圧力を変更して順次エッチングを進めていくので、 1つ のチャンバ一で連続的に行われる。例えば、ポリ Siゲート電極層をエッチングする際 には、 自然酸化膜をエッチングする CF ZAr系でエッチングした後、 HBrZCl系で
4 2
Oを添加した条件で側壁保護層を形成しながら異方的にエッチングする。この後、
2
ガス系を C1に SFを添加した条件に切り替え、側壁保護層を形成しない条件でゲー
2 6
ト電極層のエッチングを続け、再び HBrZCl系で Oを添カ卩した条件に切り替え、ェ
2 2
ツチングをゲート絶縁膜まで進行させる。その後、 HBrに Oを添加した条件に切り替
2
えて、側壁保護層が形成されていない、ゲート電極の下部を横方向にオーバーエツ チングしていく。このように、エッチング条件を変更しながらエッチングを連続的に行う ことで、ゲート下部が上部より小さ ゾツチ型のゲート形状が得られる。
[0081] ノッチ型のゲート形状を得るエッチングプロセスでは、ゲート電極材料のエッチング が埋め込み酸ィ匕膜 2まで達した後、横方向にエッチングが進行する。このとき、ゲート 絶縁膜 7に接したゲート電極 6の部分力 S小さくなるば力りではなぐ横方向へのエッチ ングによって、フィン 5下のゲート電極材料も同時にエッチングされ、除去される。
[0082] つまり、第 2の実施形態では、ゲート電極形成前にフィン 5下の空間を絶縁膜で埋 めていないので、フィン下の空間に埋まったゲート電極材料を除去する必要がある。 そのため、いったん通常形状のゲート電極を形成した後に、横方向にエッチングが進 むようなエッチングを行わなければならない。このために、ノッチ型のゲート形状を得 るエッチングプロセスを使用して 、る。
[0083] 第 2の実施形態において、ノッチ幅 (横方向にエッチングされる量）は、いくらでも大 きくできるわけではなぐ通常、片側 ΙΟηπ！〜 30nm程度なので、フィン幅 wは、片側 ノッチ幅の 2倍以下に制限される（例えば、ノッチ幅 20nmとすると、フィン幅を 25nm ( < 20nm X 2)とする）。この条件が満たされな 、場合、フィン 5下のゲート電極材料が 除去されない。
[0084] ゲートエッチング後は、ゲート電極 6下以外のゲート絶縁膜 7を除去する（図 13)。こ の後、エクステンション注入を行い（図 14)、サイドウォールとなる絶縁膜を堆積させる 。その後、エッチバックしてサイドウォールを形成する。このとき、本実施形態では、同 時にフィン下の空間もサイドウォール絶縁膜で埋め込むことができる（図 15)。
[0085] この後のプロセスは第 1の実施形態と同じである。すなわち、必要ならば Siの選択 成長を行い、深い電極をつくるためにリソグラフィーを行ってイオン注入を行い、注入 後、レジストを除去する。その後、活性化ァニールを行う。こうして図 12の状態となる。 さらにシリサイドを形成し、層間絶縁膜を堆積させ、リソグラフィーを行って、コンタクト ホールを形成し、レジストを除去する。それから、コンタクトを形成する。
[0086] なお、ダブルゲート型の FinFETとトリプルゲート型の FinFETのプロセス上の違い は、第 1の実施形態の場合と同じである。本実施形態に特有の違いはない。
[0087] 以上述べてきてように、本実施形態では、第 1の実施の形態に比べて、フィン下に 絶縁膜を形成する工程（図 7)の分だけ、工程が短縮される利点がある。
[0088] <第 3の実施形態 >
次に、本発明の第 3の実施形態について図面を参照して説明する。
[0089] 図 16、図 17は、本発明の半導体装置の第 3の実施形態を模式的に示す図である 。図 16 (a)は上面図、図 16 (b)、（c)および（d)は、図 16 (a)の A— A，線、 B— B，線 、 C— C'線にそれぞれ沿った断面図である。また、図 17 (a)は上面図、図 17 (b)、（c )および (d)は、図 17 (a)の A— A'線、 B— B'線、 C— C'線にそれぞれ沿った断面 図である。図 16は、ダブルゲート型の FinFETであり、シリサイド形成前の状態を示し ている。また図 17は、トリプルゲート型の FinFETであり、シリサイド形成前の状態を 示している。
[0090] 本発明の第 3の実施形態は、第 1の実施形態に比べて、ソース電極 3のノ ッド、ドレ イン電極 4のパッドの形成方法が異なる。この違いを反映して、その構造も一部が異 なる。構造上異なる点は、ソース電極 3のパッド、ドレイン電極 4のパッドがせりあげら れている点である。その他の部分の構造は、第 1の実施形態と同じである。
[0091] 次に、図 18〜図 20を参照して、第 3の実施の形態の製造方法を説明する。まず、ト リプルゲート型の FinFET (図 17)の製造方法を説明する力 ダブルゲート型の FinF ET (図 16)でも、一部を除き同じである。その違いについては後述する。
[0092] 本実施形態でも、第 1の実施形態と同様にまずチャネル注入の工程を行う。その後 、図 18に示すように、リソグラフィ一とドライエッチングを行って、 SOI層にフィン 5のパ ターンのみを形成する。エッチング後、レジストを剥離する。ここで第 1の実施形態、 第 2の実施形態と異なり、フィン 5のパターンのみを形成するのは、そのパターンが単 純なライン &スペースであるので、そのピッチをリソグラフィ一の極限まで小さくするこ とが可能だ力 である（例えば、電子線リソグラフィ一の場合、ソース電極 3のパッド、 ドレイン電極 4のパッドがフィン 5の近傍に存在すると、このパッド部分を描画した際の 後方散乱電子のため、フィン 5の解像度が劣化してしまう）。ピッチを小さくできれば、 単位幅あたりの電流が多く得られる。ピッチをリソグラフィ一の極限まで小さくすること を考えると、フィン 5の方向は、チップ内ですベて同じ方向にすることが好ましい。
[0093] この後、後工程で行う CMP (Chemical Mechanical Polishing)用の絶縁膜 16
(例えば SiOと Si Nの積層膜)を堆積させ、リソグラフィ一とドライエッチングを行つ
2 3 4
て、ソース電極 3のパッド用の穴、ドレイン電極 4のパッド用の穴をあけ、レジストを除 去する。その後、ソース電極 3のパッド、ドレイン電極 4のパッド用の材料（例えばポリ S i)を堆積させ、 CMPを行う。こうして図 19の状態となる。それから、 CMP用の絶縁膜 16を除去する（図 20)。このようにして、第 1の実施形態の図 3に相当する状態ができ あがった後は、第 1の実施形態の図 4からのプロセスを行うことで、図 17の状態となる
[0094] ダブルゲート型の FinFET (図 16)の場合は、チャネル注入を行 、、犠牲酸化膜を 除去したのち、基板上にハードマスク 9を形成する。この後、リソグラフィ一とドライエツ チングを行って、リソグラフィ一で形成されたフィン 5のパターンのみをハードマスク 9 に転写する。レジストを除去した後、ハードマスク 9をマスクにして、 SOI層のエツチン グを行う。その後、 CMP用の絶縁膜 16を堆積させ、リソグラフィ一とドライエッチング を行って、ソース電極 3のパッド用の穴、ドレイン電極 4のパッド用の穴をあけ、レジス トを除去する。ダブルゲート型の FinFETの場合は、このとき、 CMP用の絶縁膜 16だ けでなく、フィン 5上のハードマスク 9も除去する必要がある。その後のプロセスは、トリ プルゲート型の FinFETの場合と同じである。ただし、ダブルゲート型の FinFETの 場合、エクステンション注入を行っても、フィン 5上面にハードマスク 9が存在するため 、フィン 5の上面には、側面に接している部分を除いて、エクステンションが形成され ない点は第 1の実施形態と同じである。このようにプロセスを行うことで、図 16の状態 となる。
[0095] なお、上には、図 20の後、第 1の実施形態と同様なプロセスを行うとした力 図 20 の後、第 2の実施形態と同様なプロセスを行うことも可能である。
[0096] 本実施形態では、第 1の実施の形態や第 2の実施の形態に比べて、フィン 5を先に 作製することで、フィン 5のピッチをリソグラフィー性能の極限まで小さくすることができ 、単位幅あたりの電流を多く得られる利点がある。また、他の利点としては、ソース電 極 3のパッドとドレイン電極 4のパッドがせりあげられて!/、るので、シリサイド工程を含 めたコンタクト形成が容易になる点があげられる。
[0097] <第 4の実施形態 >
次に、第 4の実施形態について図面を参照して説明する。
[0098] 第 4の実施形態では、第 1、第 2、第 3の実施形態と比較して、フィン 5とソース電極 3 のパッド、ドレイン電極 4のノ¾ /ドの配置方法が異なる。第 1〜3の実施形態では、 1対 のソース電極 3のパッドとドレイン電極 4のパッドが複数のフィン 5で接続されていた。 本実施形態では、本発明で可能な配置方法について示す。なお、配置方法を説明 する図 21、図 22では、第 1の実施形態の製造方法で作製された FinFETの上面図 を示すが、第 2の実施形態の製造方法で作製された FinFETでも、第 3の実施形態 の製造方法で作製された FinFETでも、同様な配置方法が可能である。
[0099] まず、 1対のソース電極 3のパッドとドレイン電極 4のパッドに 1個のフィン 5が接続さ れる場合 (図 21 (a) )、複数 (2本以上)のフィン 5が接続される場合 (これまで説明〖こ 用いてきた例、例えば図 2 (a) )がある。次に、これらが、 1つのゲート電極に対して、 複数（2個以上）並ぶ場合がある。図 21 (b)は、 1対のソース電極 3のパッドとドレイン 電極 4のパッドに 1個のフィン 5が接続されたもの力 1つのゲート電極に対して複数（ 2個以上）並んだ例、図 21 (c)は、 1対のソース電極 3のパッドとドレイン電極 4のパッ ドに複数のフィン 5が接続されたもの力 1つのゲート電極に対して複数（2個以上）並 んだ例である。また、 1つのゲート電極に対して、 1対のソース電極のパッドとドレイン 電極のパッドに 1個のフィンが接続されたものと 1対のソース電極のパッドとドレイン電 極のパッドに複数のフィンが接続されたものを並べることもできる（図 21 (d) )。この場 合、並べる順番や、それぞれの並べる個数は任意である。
[0100] さらに、上記のようにして得られた配置の中で、隣り合う電極パッドをまとめることも 可能である。例えば、図 22 (e)は、図 21 (b)のソース電極 3のパッドを 1つにまとめた 例である。また電極パッドをまとめる場合には、異なるゲート電極に対して、 1対のソ ース電極 3のパッド、ドレイン電極 4のパッドを構成する電極をまとめることも可能であ る。例えば、 22 (f)では、上側の FinFETのドレイン電極のパッドと下側の FinFETの ソース電極のパッドをまとめて 、る。
[0101] 本発明では、以上のような配置操作を任意の回数繰り返して得られる FinFETのパ ターンに対して、第 1〜3の実施形態に記述されたいずれの製造方法でも作製可能 であり、プロセスは変わらない。これにより、本発明は、集積回路の内のあらゆる FinF ETのレイアウトに対して適用可能である。
[0102] <第 5の実施形態 >
次に、第 5の実施形態について図面を参照して詳細に説明する。
[0103] 図 23、図 24は、本発明の半導体装置の第 5の実施形態を模式的に示す図である 。図 23 (a)は上面図、図 23 (b)、（c)および（d)は、図 23 (a)の A— A，線、 B— B，線 、 C— C'線にそれぞれ沿った断面図である。また、図 24 (a)は上面図、図 24 (b)、 (c )および (d)は、図 24 (a)の A— A'線、 B— B'線、 C— C'線にそれぞれ沿った断面 図である。図 23、図 24は、トリプルゲート型の FinFETであり、シリサイド形成前の状 態を示している。 [0104] 第 5の実施形態は、第 1から第 4の実施形態に対して、 FinFETのゲート電極 6を作 製する位置と作製するゲート電極の個数のどちら力、あるいは両方が異なる。第 1か ら第 4の実施形態では、ゲート電極は、橈んで基板に付着したフィンの中央部に作ら れていた。また橈んで基板に付着したフィンの一方の固定端カゝら他方の固定端まで に、ゲート電極は 1個存在するだけであった。図 23、図 24では、 FinFETのゲート電 極 6は、橈んで基板に付着したフィン 5の中央部につくられてはおらず、おおよそフィ ン 5を 4分割した点の中央部以外の位置に作られている。またフィン 5の一方の固定 端から他方の固定端までに、ゲート電極は複数 (2個）作られている。このことに対応 して、フィン 5の一方の固定端力 他方の固定端までの長さは、ゲート電極を 1個設け る場合に比べて長くなつている。図 23と図 24では、フィン 5の中央部にコンタクトを設 けるので、フィン 5の長さは、コンタクト形成に必要な長さともう 1個のゲート電極を作る のに必要な長さの分だけ、長くなつている。図 23と図 24の違いは、フィン 5中央部の 電極の取り方の違いである。図 23は、その上面にシリサイドが形成されたフィン 5を金 属で囲むようにしてコンタクトをとる、いわゆるスリットコンタクトを用いる。図 24は、第 3 の実施形態と同様に、フィンの上に電極材料 (例えばポリ Si)を堆積して電極を形成 しコンタクトをとる。
[0105] 次に、第 5の実施形態の製造方法を説明する。まず図 23の製造方法を説明する。
図 23の場合、その製造方法は、シリサイド形成前までは、第 1の実施形態の製造方 法と同じである。シリサイド形成前の状態は図 23のようになっている力 その後、シリ サイドを形成し、層間絶縁膜を堆積させ、リソグラフィ一とエッチングを行い、コンタクト ホールを形成し、金属を埋め込んでコンタクトを形成する。この際、フィン 5の中央部 に設けるコンタクトは、スリットコンタクトとし、金属でフィンを覆うようにしてコンタクトを 形成する。
[0106] 次に図 24の製造方法を説明する。図 24の場合、フィン 5を基板に付着させるまで は、第 1の製造方法と同じである。その後、第 3の実施形態の図 19、図 20に相当する 工程を行って、中央部の電極 14を形成する。すなわち、 CMP用の絶縁膜を堆積さ せ、リソグラフィ一とドライエッチングを行って、中央の電極 14のパッド用の穴をあけ、 レジストを除去する。その後、中央の電極 14用の材料 (例えばポリ Si)を堆積させ、 C MPを行う。それから、 CMP用の絶縁膜 16を除去する。
[0107] このようにして、第 1の実施形態の図 3に相当する状態ができあがった後は、第 1の 実施形態の図 4からのプロセスを行うことで、図 24の状態となる。その後、シリサイドを 形成し、層間絶縁膜を堆積させ、リソグラフィ一とエッチングを行い、コンタクトホール を形成し、金属を埋め込んでコンタクトを形成する。
[0108] 以上、本実施形態の例（図 23、図 24)で説明したように、本発明では、必ずしもゲ ート電極を、橈んで基板に付着したフィンの中央部につくる必要はなぐ任意の位置 に形成できる。また、橈んで基板に付着した 1本のフィンの一方の固定端力も他方の 固定端までに設けられるのは 1つのゲート電極だけでなぐ複数 (2個以上)のゲート 電極を設けられる。
[0109] なお、本実施形態では、トリプルゲート型の FinFETを例に説明した力 ダブルゲ ート型の FinFETの場合でも、ゲート電極を、橈んで基板に付着したフィンの中央部 につくる必要はなぐ任意の位置に形成できること、また、橈んで基板に付着した 1本 のフィンの一方の固定端力 他方の固定端までに設けられるのは 1つのゲート電極 だけでなぐ複数 (2個以上)のゲート電極を設けられることに変わりはない。
[0110] <第 6の実施形態 >
次に、本発明の第 6の実施形態について図面を参照して説明する。これまでの実 施形態では、橈んだ梁を利用した FinFETについて説明した力 本実施形態では、 橈んだ梁構造をプレーナ一型の FETのチャネルに利用する例を示す。
[0111] 図 25に、第 6の実施形態の半導体装置の構造を示す。図 25 (a)は上面図、図 25 ( b)、 （c)および (d)は、図 25 (a)の A— A，線、 B— B，線、 C— C，線にそれぞれ沿った 断面図である。図 25は、プレーナ一型の MOSFETであり、シリサイド形成前の状態 を示している。
[0112] 第 6の実施形態は、図 25 (b)、 (d)に示されてるように、チャネル部分の Siがたわみ 、歪み Siとなったプレーナ一型の MOSFETである。表面の Si層の両端が STI 11で 固定され、橈んで基板に（実際にはゥヱル 12に)付着している点力 従来型の MOS FET (例えば図 33)と構造上大きく異なり、本発明の特徴となる点である。表面の Si 層が STI11で両端を固定され、橈んでいるため、微視的に見ると、表面の Si層を構 成する Siの格子間隔は A— A'方向（ないしは C— C'方向）にのばされ、歪み Siとな つている。歪み Siとなると、前述した原理により移動度が向上するので、本実施形態 では、これをプレーナ一型の MOSFETのチャネルとして利用する。
[0113] 表面の Si層が橈んで基板に付着する構造を実現するために、本実施形態の MOS FETには、従来のものと構造上異なる点が他にもある。まず、図 25 (a)、（c)に示され ているように、 MOSFETの周囲に位置する STIの一部力 エッチバックされて掘り下 げられた STI21となっていることである。これは、本実施形態では、梁構造として、 S ON (Silicon on Nothing)構造を作り、利用するためである。梁構造作製後、梁 をたわませて付着させた後は、第 1の実施形態と同様に、梁の下を絶縁膜で埋め込 む。し力し、プレーナ一型の MOSFETの場合、通常、奥の方まで絶縁膜で埋め込 むことは難しく、開口部近傍のみが絶縁膜 22で埋め込まれる。このため、 A— A'線 の位置の断面（図 25 (b) )では、ソース電極 3の下で STI11の近傍、ドレイン電極 4の 下で STI11の近傍に空間 23が生ずる力 C— C'線の位置の断面（図 25 (d) )では、 同じ場所が絶縁膜 22で埋め込まれて 、る。
[0114] 本実施形態は、基本的にプレーナ一型の MOSFETであるため、その基本的な構 成は従来型の MOSFET (例えば図 33)と同じである。本実施形態の MOSFETは バルタ Si基板 1に作製される。チャネルとなる歪み Sil9の上面にゲート絶縁膜 7が形 成され、さらにその上にゲート電極 6が設けられている。ソース電極 3とドレイン電極 4 は、せりあげ構造となっており、 n型の MOSFETであれば n型に、 p型の MOSFET であれば p型に、ドーピングされ、深い電極となっている。ソース電極 3とドレイン電極 4は、同じドーピング型で接合深さの浅いエクステンション 10に接続されている。また エクステンション 10の近傍に、エクステンション 10とは導電型の異なるハローが形成 される場合もある（未図示)。チャネル部分は、 n型の MOSFETであれば p型に、 p型 の MOSFETであれば n型にドーピングされている。なお、図示していないが、本実 施形態に述べるプレーナー型 MOSFETの場合でも、第 5の実施形態で述べた FIN FETと同様に、必ずしもゲート電極を橈んだ梁の中央に作る必要はなぐ橈んだ梁の 任意の位置に作製してよ!、。また橈んだ梁に複数のゲート電極を作製できる。
[0115] 次に、図 26から図 28を参照して、第 6の実施形態の製造方法を述べる。ここで、図 26〜図 28中、（al)、（bl) . · · (kl)は、図 25の A— A，断面であり {但し、 (gl)のみ C C'断面 }、 (a2)、（b2) · · · (k2)は、図 25の B— B，断面である。
[0116] まず最初に、図 26 (al)、（a2)のように、 Si基板 1上に、臨界膜厚以下の SiGe層 2 4、その上に Si層 25をェピタキシャル成長させる。ここで重要なことは、 SiGe層の膜 厚を臨界膜厚より十分薄い膜厚とすることである。この場合、 SiGe層は緩和しないの で、その格子定数は Siの格子定数となる。また、図 31や図 32の格子緩和 SiGel8と は異なり、欠陥や転移もほとんど生じない。例えば、（100)バルタ Si基板上に、 SiGe (Geの組成比 x=0. 18)を 15nm、 Siを 20nmェピタキシャル成長させる。
[0117] 次に、図 26 (bl)、（b2)のように、 STI11を形成し、イオン注入を行ってゥエル 12を 形成する。また、チャネルのイオン注入を行う。この工程では、例えば、深さ 250nm の STI11を形成する。その後、リソグラフィーを行って、 n型 MOSFETとなる領域に は、 p型のドーパントをイオン注入（例えば、 1価のボロンをカ卩速エネルギー 150keV で 1. 5 X 1013cm_2)してゥエル 12を形成する。さらに p型のドーパントをイオン注入（ 例えば、 1価のボロンを加速エネルギー 30keVで 7 X 1012cm_2)して、チャネル領域 のイオン注入を行う。イオン注入後はレジストを剥離する。次に、再びリソグラフィーを 行って、 p型 MOSFETとなる領域には、 n型のドーパントを（例えば、 1価のリンを加 速エネルギー 350keVで 1. 5 X 1013cm—2)イオン注入し、ゥエル 12を形成する。そ の後、 n型のドーパントを（例えば、 1価のヒ素をカ卩速エネルギー lOOkeVで 2. 8 X 10 12cm_2)イオン注入して、チャネル領域のイオン注入を行う。イオン注入後は、レジス トを剥離する。
[0118] 次に、本発明の MOSFETに特徴的な工程である力 リソグラフィ一とドライエツチン グを行って、図 26 (c2)のように、 MOSFETの周囲の STIの一部をエッチバックして STI21とする。エッチバックする深さは、 SiGe層 24の側面が露出するだけの深さで あればよぐ SiGe層 24より若干深めにエッチバックしてもよい。この形態では、 STIに より、 Si層 25が方形に区画されているので、図 25 (a)の配置では、区画された Si層 2 5の上辺および下辺に位置する STI 11がエッチバックされて STI21となって!/、る。
[0119] 次に、図 26 (dl)、（d2)のように、等方的なプラズマエッチングで、 SiGe層 24のみ を選択的にエッチングする。その結果、表面の Si層 25の下に空間 23が形成され、 S ON構造が実現される。本実施形態では、この SON構造を梁構造として用いる。
[0120] SON構造形成後、図 27 (el)、（e2)に示すように、第 1から第 5の実施形態と同様 に、 SON構造を液体 13につける。液体 13としては、水でよい。
[0121] その後、図 27 (fl)、（f2)のように、液体 13を乾燥させる。液体 13を乾燥させる際 には、液体の表面張力によって、 Si層 25が基板方向に引っ張られ、たわみ、この状 態のまま基板に付着する。液体が乾燥しても、基板の付着力により、橈んだ Si層 25 は、元に戻らず、このままの状態となる。こうして、 MOSFETのチャネルとなる、歪み Sil9が作られる。なお、乾燥方法に関しても、気液平衡曲線を通過するような乾燥方 法であれば、その方法は問わない。この点も FinFETの場合と同様である。
[0122] 歪み Sil 9を形成した後は、図 27 (gl)、 (g2)に示すように、歪み Sil9下の、側面 開口部を絶縁膜 22で埋めて、ふたをする。この工程は次のように行う。まず例えば、 薄い酸化膜 2nmを形成し（不図示）、 Si Nを 50nm堆積させる。このとき Si Nの堆
3 4 3 4 積には、 CVD法を用いる。この後、 Si Nをエッチバックする。エッチバックして、歪み
3 4
Sil9の下と側面以外の Si Nが除去された段階でエッチバックをとめ、歪み Sil9の
3 4
上面の酸ィ匕膜を除去する。なお、絶縁膜としては、単層の Si02や単層の Si N
3 4を用 いることも可能である。このとき、第 1の実施形態の FinFETと異なるのは、プレーナ 一型 MOSFETでは、チャネル幅が FinFETの Fin幅のように小さくないので、歪み S il9の中央下、すなわち A—A'線の位置では、歪み Sil9の下に絶縁膜が形成され ず、空間のままとなっている（図 27 (fl)のままである）ことである。 C— C'線の位置の ような、側面開口部近くのみが、図 27 (gl)のように、絶縁膜 22で埋められる。
[0123] この後、ゲート絶縁膜 7を形成し、ゲート電極材料を堆積させ、リソグラフィ一とドライ エッチングを行って、ゲート電極 6を形成する。またゲート電極 6の下をのぞいて、ゲ ート絶縁膜 7を除去する（図 27 (hi)、（h2) )。例えば、 1. 2nmの酸窒化膜を形成し 、その後、ポリ Siを 75nm堆積させる。ゲート絶縁膜 7の材料、ゲート電極材料につい ては、これ以外にも、第 1の実施形態で述べたものが本実施形態に適用可能である。
[0124] さらに、リソグラフィーを行って、イオン注入を行い、エクステンション 10を形成する（ 図 28 (il)、 (12) ) oすなわち、 n型の MOSFETとなる領域には、 n型のドーパントをィ オン注入する。例えば 1価のヒ素をカ卩速エネルギー 2keV、ドーズ量 5 X 1014cm_2で イオン注入する。 n型のドーパントのイオン注入後は、レジストを剥離する。この後、リ ソグラフィーを行って、 p型の MOSFETとなる領域に、 p型のドーパントをイオン注入 する。例えば 1価の BFをカ卩速エネルギー 2keV、ドーズ量 5 X 1014cm_2でイオン注
2
入する。 p型のドーパントのイオン注入後は、レジストを剥離する。
[0125] この後、サイドウォール絶縁膜 8を形成する（図 28 (j l)、 (j2) ) 0例えば、サイドゥォ ール絶縁膜となる材料として Si Nを 50nm堆積させた後、エッチバックし、サイドゥォ
3 4
ールを形成する。なお、サイドウォール絶縁膜としては、第 1の実施形態で述べた他 の材料、複数の材料の組み合わせを用いてもよい。
[0126] その後、図 28 (kl)、 (k2)のように、 Siの選択ェピタキシャル成長を行って、ソース 電極 3とドレイン電極 4をせりあげ構造とする。これは、表面の歪み Sil9が薄膜である ので、コンタクト形成時、その抵抗を下げるためである。 Siの選択ェピタキシャル成長 については、第 1の実施形態で述べたように行う。
[0127] 次にイオン注入を行って深い電極を形成する。リソグラフィーを行って、 n型 FinFE Tとなる領域に、 n型のドーパントをイオン注入する。例えば 1価のヒ素を加速ェネル ギー 8keV、ドーズ量 5 X 1014cm_2でイオン注入し、さらに 1価のリンをカ卩速エネルギ 一 5keV、ドーズ量 4 X 1015cm_2でイオン注入する。 n型のドーパントのイオン注入後 は、レジストを剥離する。この後、リソグラフィーを行って、 p型 FinFETとなる領域に、 p型のドーパントをイオン注入する。例えば 1価のボロンをカ卩速エネルギー 2keV、ド ーズ量 3 X 1015cm_2でイオン注入する。 p型のドーパントのイオン注入後は、レジスト を剥離する。その後、活性ィ匕ァニール (例えば 1055°Cで 0秒のスノイクァニール）を 行う。こうして図 25のプレーナー型 MOSFETが完成する。
[0128] この後は、第 1の実施形態と同様に、シリサイド工程を行った後、コンタクトを形成す ればよい（不図示)。本実施形態に適用できるシリサイドの種類、及びコンタクトの金 属については、第 1の実施形態と同様である。
[0129] 以上述べたように、橈んだ梁構造をチャネルに用いて、プレーナ一型の MOSFET を作製することができる。
[0130] なお、上記の説明では、梁構造が A— A'方向に橈んでいた力 B— B'方向にたわ ますこともプロセス的には可能である。そのためには、エッチバックした STI21の位置 を 90度回転させた位置にもってくればよい。こうして同じようなプロセスを行えば、 B B'方向にたわませた梁構造をチャネルとした、プレーナー型 MOSFETが作製で きる。
例えば、バルタ Si (100)基板上に作製された、く 110>方向のチャネルをもつ通 常のプレーナー型の p型 MOSFETでは、これまで実験的には、ゲート電極に垂直な 方向よりも、平行な方向に引っ張り歪みを加える方が移動度が向上すると報告されて いるので、本実施形態を利用する際に、 A—A'方向にたわませるよりも、 B— B'方向 にたわませるほうがよい。

Claims

請求の範囲
[I] 半導体で形成された橈んだ梁の中を電流が流れることを特徴とする半導体装置。
[2] 前記梁は両端が固定された両持ち梁構造であって、梁方向に引っ張り歪みが与え られて 、ることを特徴とする請求項 1記載の半導体装置。
[3] 前記梁を FETのチャネル領域として使用することを特徴とする請求項 1または 2記 載の半導体装置。
[4] 前記 FETは FinFETであって、前記梁の少なくとも側面部をチャネル領域として使 用することを特徴とする請求項 3記載の半導体装置。
[5] 前記 FETはプレーナー型 FETであって、前記梁の上面部をチャネル領域として使 用することを特徴とする請求項 3記載の半導体装置。
[6] 前記梁は、梁の下部に設けられた空隙の底に梁中央部が付着していることを特徴 とする請求項 2〜5のいずれかに記載の半導体装置。
[7] 前記梁の歪みが、橈む前の梁の長さと、梁の下部に設けられた前記空隙の深さと によって制御されている請求項 6記載の半導体装置。
[8] 複数の FinFETを有する半導体装置であって、
橈む前の梁の長さおよび梁の下部に設けられた前記空隙の深さの少なくとも一方 が異なっていることで異なる歪みが導入されている少なくとも 2種の FinFETを有する 請求項 7記載の半導体装置。
[9] 半導体で形成された橈んだ梁の中を電流が流れる半導体装置の製造方法であつ て、
半導体で形成された両持ち梁構造の真っ直ぐな梁を、その下部に空隙を作ること で形成する工程と、
この空隙に液体を満たす工程と、
この液体を乾燥して梁の中央を前記空隙の底部に付着させて橈んだ梁を形成する 工程とを有することを特徴とする半導体装置の製造方法。
[10] 前記液体が水または水銀であることを特徴とする請求項 9記載の半導体装置の製 造方法。
[II] 前記の両持ち梁構造の真っ直ぐな梁を形成する工程に先立ち、前記梁を構成する 半導体力 なる第 1の層と、第 1の層の下にあつて第 1の層とはエッチング速度の異な る材料力 なる第 2の層を有する基板を用意する工程を有し、
前記の両持ち梁構造の真っ直ぐな梁を形成する工程が、第 2の層の少なくとも一部 をエッチングして除去して、第 1の層の下部の一部に空隙を形成する工程であること を特徴とする請求項 9または 10記載の半導体装置の製造方法。
基板上に埋め込み絶縁膜と半導体層が積層された SOI基板を用意する工程と、 前記半導体層をパター-ングして、所定幅を有する Finを形成する工程と、 この Fin下の前記埋め込み絶縁膜をエッチングして、この Finの下部に空隙を形成 して真っ直ぐな梁とする工程と、
この空隙に液体を満たす工程と、
この液体を乾燥し Finを空隙の底部に付着させて橈ませる工程と
を有することを特徴とする FinFETの製造方法。
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