KR101591564B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 소자 및 반도체 소자를 제조하기 위한 방법이 개시된다. 게이트 스택이 기판의 표면 위에 형성된다. 리세스 캐비티는 게이트 스택에 가까이 있는 기판에 형성된다. 제1 에피택셜(epi) 물질은 이어서 리세스 캐비티에 형성된다. 제2 epi 물질이 제1 epi 물질 위에 형성된다. 제2 epi 물질의 부분은 제거 프로세스에 의해 제거된다. 개시된 방법은 캐리어 이동을 강화하고 소자 성능을 업그레이드하기 위해, 제2 epi 물질을 제공함으로써 개선된 방법 및 이를 위해 스트레인 피처를 형성하기 위한 제거 프로세스를 제공한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 개시는 집적 회로 제조에 관한 것으로서, 보다 구체적으로는 스트레인 구조(strained structure)를 갖는 반도체 소자에 관한 것이다.
금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 반도체 소자가 다양한 기술 노드들을 통해 축소될 때, 하이-k 게이트 유전체 층들 및 금속 게이트 전극 층들은 감소된 피처 크기들과 더불어 소자 성능을 개선하기 위해 MOSFET의 게이트 스택내로 통합된다. 또한, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 활용하는 MOSFET의 소스 및 드레인(S/D) 리세스 캐비티들의 스트레인 구조들은 캐리어 이동을 강화하는데 이용될 수 있다.
그러나, 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 피처들 및 프로세스들을 구현하는데 도전과제들이 존재한다. 게이트 길이 및 소자들 간의 간격이 감소되면, 이들 문제들을 악화된다. 예를 들어, 스트레인 물질들(strained materials)이 반도체 소자의 채널 영역 내로 정해진 양의 스트레인을 전달할 수 없고, 그에 의해 소자 불안정성 및/또는 소자 장애의 가능성을 증가시키기 때문에, 반도체 소자에 대한 강화된 캐리어 이동을 달성하는 것은 어렵다.
일 실시예에서, 방법은 기판의 표면 위에 게이트 스택을 형성하는 단계; 상기 기판에 리세스 캐비티(recess cavity)를 형성하는 단계; 상기 리세스 캐비티에 제1 에피택셜(epi) 물질을 형성하는 단계; 상기 제1 epi 물질 위에 제2 epi 물질을 형성하는 단계; 및 상기 제2 epi 물질의 부분을 제거하는 단계를 포함한다.
다른 실시예에서, 반도체 소자를 제조하기 위한 방법은, 밀집 영역(dense region) 및 격리 영역을 갖는 기판을 제공하는 단계; 상기 밀집 영역에 제1 게이트 스택 및 상기 격리 영역에 제2 게이트 스택을 형성하는 단계; 상기 제1 게이트 스택에 가까이 있는 상기 기판 내의 제1 리세스 캐비티(recess cavity) 및 상기 제2 게이트 스택에 가까이 기판내에 제2 리세스 캐비티를 형성하는 단계; 제1 두께 및 제2 두께를 각각 갖는 상기 제1 리세스 캐비티 및 상기 제2 리세스 캐비티에 제1 epi 물질을 형성하는 단계; 상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 제1 epi 물질 위에 제2 epi 물질을 형성하는 단계; 상기 제2 epi 물질의 제1 부분을 제거하는 단계; 및 상기 제1 게이트 스택을 위한 제1 소스/드레인 피처 및 상기 제2 게이트 스택을 위한 제2 소스/드레인 피처를 형성하도록 상기 제2 epi 물질의 제2 부분들을 제거하는 단계를 포함한다.
또 다른 실시예에서, 반도체 소자는, 밀집 영역 및 격리 영역을 갖는 기판; 상기 밀집 영역의 기판 위에 있는 제1 게이트 스택; 상기 격리 영역의 기판 위에 있는 제2 게이트 스택; 제1 두께를 갖는 상기 제1 게이트 스택에 가까이 있는 상기 기판 내의 제1 소스/드레인 피처; 및 제2 두께를 갖는 상기 제2 게이트 스택에 가까이 있는 상기 기판 내의 제2 소스/드레인 피처를 포함한다. 상기 제2 소스/드레인 피처는 제1 스트레인 층(strained layer) 및 제2 스트레인 층을 포함한다.
본 개시는 첨부 도면들과 함께 이해될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지지 않았으며 단지 예시 목적을 위해서만 이용된다는 것이 강조된다. 사실상, 다양한 피처들의 상대적 치수들은 설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따른 스트레인 구조를 포함하는 반도체 소자를 제조하기 위한 방법을 예시하는 흐름도.
도 2 내지 도 7은 본 개시의 다양한 양상들에 따라 다양한 제조 스테이지들에서의 반도체 소자의 스트레인 구조의 개략적인 횡단면 뷰들을 도시하는 도면들.
다음의 개시는 본 개시의 상이한 피처들을 구현하기 위해 다수의 상이한 실시예들, 또는 예들을 제공한다는 것이 이해된다. 컴포넌트들 및 배열들의 특유의 예들은 본 개시를 단순화하기 위해 아래에서 기술된다. 물론, 이들은 단지 예일 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉할 수 있는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 기술하지 않는다.
도 1은 본 개시의 다양한 양상들에 따라 반도체 소자(200)를 제조하기 위한 방법(100)을 예시하는 흐름도이다. 도 2 내지 도 7은 도 1의 방법(100)의 실시예에 따른 제조의 다양한 스테이지들에서의 반도체 소자(200)의 개략적인 횡단면 뷰들을 도시한다. 반도체 소자(200)는 마이크로프로세서, 메모리 셀 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 도 1의 방법은 완전한 반도체 소자(200)를 생산하지 않는다는 것에 주의한다. 완전한 반도체 소자(200)는 상보적 금속-산화물-반도체(complementary metal-산화물-semiconductor; CMOS) 기술 프로세싱을 이용하여 제조될 수 있다. 이에 따라, 도 1의 방법(100) 이전에, 그 중간에, 및 그 이후에 부가적인 프로세스들이 제공될 수 있으며, 몇몇 다른 프로세스들만이 여기서 간략히 기술될 수 있다는 것이 이해된다. 도 1 내지 도 7은 본 개시의 더 나은 이해를 위해 단순화된다. 예를 들어, 도면들은 반도체 소자(200)를 예시하지만, IC는 저항들, 커패시터들, 인덕터들, 퓨즈들 등을 포함하는 다수의 다른 소자들을 포함할 수 있다는 것이 이해된다.
도 1 및 도 2를 참조하면, 방법(100)은 게이트 스택들(220, 230, 240, 및 250)이 기판(202) 위에 형성되는 단계(102)에서 시작한다. 기판(202)은 최상부 표면(202s)을 포함한다. 일 실시예에서, 기판(202)은 결정질 실리콘 기판(예를 들어, Si 웨이퍼)를 포함한다. 본 실시예에서, 기판(202)은 (100) 결정면으로 형성된 최상부 표면(202s)을 갖는 (100) 기판으로서 지칭된다. 대안적인 실시예에서, 기판(202)은 절연체 상의 실리콘(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
몇몇 실시예들에서, 기판(202)은 활성 영역들을 추가로 포함한다. 활성 영역들은 설계 요건들에 의존하여 다양한 도핑 구성들을 포함할 수 있다. 몇몇 실시예들에서, 활성 영역들은 p-타입 또는 n-타입 도펀트들로 도핑될 수 있다. 예를 들어, 활성 영역들은 도핑을 수행하기 위해 붕소 또는 BF2와 같은 화학물질을 이용하여 p-타입 도펀트들로, 도핑을 수행하기 위해 인 또는 비소와 같은 화학물질을 이용하여 n-타입 도펀트들로; 및/또는 이들 조합들로 도핑될 수 있다. 활성 영역들은 N-타입 금속-산화물 반도체(NMOS 트랜지스터 소자로서 지칭됨)를 위해 구성된 영역들 및 P-타입 금속-산화물-반도체 트랜지스터 소자(PMOS 트랜지스터 소자로서 지칭됨)를 위해 구성된 영역들로서 작용할 수 있다.
몇몇 실시예들에서, 격리 구조(204)가 다양한 활성 영역들을 격리하기 위해 기판(202)에 형성된다. 몇몇 실시예들에서, 격리 구조(204)는 기판(202)의 최상부 표면(202s)과 교차하는 에지들을 갖는다. 격리 구조(204)는 다양한 활성 영역들(4)을 정의하고 전기적으로 격리하기 위해 예를 들어, 실리콘의 로컬 산화물(local oxidation of silicon; LOCOS) 또는 얕은 트랜치 격리(shallow trench isolation; STI)와 같은 격리 기술을 이용하여 형성된다. 본 실시예에서, 격리 구조(204)는 STI를 포함한다. 격리 구조(204)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물-도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG), 로우-k 유전체 물질, 다른 적합한 물질들 및/또는 이들의 조합들을 포함할 수 있다. 격리 구조(204) 및 본 실시예에서, STI는 임의의 적합한 프로세스에 의해 형성될 수 있다. 일 예로서, STI의 형성은 포토리소그라피 프로세스에 의해 반도체 기판(202)을 패터닝하는 것, 기판(202) 내에 트랜치를 에칭하는 것(예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 프로세스를 이용함으로써), 유전체 물질로 트랜치를 채우는 것(예를 들어, 화학 기상 증착 프로세스를 이용함으로써)을 포함할 수 있다. 몇몇 실시예들에서, 채워진 트랜치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열적 산화물 라이너 층(thermal oxide liner layer)과 같은 다중-층 구조를 가질 수 있다.
도 2를 계속 참조하면, 게이트 스택들(220, 230 및 240)은 기판(202)의 밀집 영역(202a)에 형성되고 게이트 스택(250)은 기판(202)의 격리 영역(202b)에 형성된다. 몇몇 실시예들에서, 밀집 영역(202a)의 가까이 있는 게이트 스택들(220, 230 및 240) 중 2개 간의 간격은 약 11nm보다 적다. 몇몇 실시예들에서, 격리 영역(202b)의 게이트 스택(250)과 밀집 영역(202a)의 가까이 있는 게이트 스택들 간의 간격은 약 11nm보다 크다. 몇몇 실시예들에서, 게이트 스택들(220, 230, 240 및 250)은 게이트 유전체(206), 게이트 전극(208), 및 하드 마스크(210)를 차례로 포함한다. 몇몇 실시예들에서, 게이트 스택들(220, 230, 240 및 250)은 기판(202) 상에 게이트 유전체 층, 게이트 전극층 및 하드 마스크층을 순차적으로 증착함으로써 형성된다.
게이트 유전체 층은 일 예에서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-k 유전체들, 다른 적합한 유전체 물질들, 또는 이들의 조합들을 포함하는 박막이다. 하이-k 유전체들은 금속 산화물들을 포함한다. 하이-k 유전체들을 위해 이용되는 금속 산화물들의 예들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물들의 산화물을 포함한다. 본 실시예에서, 게이트 유전체층은 약 10 옹스트롬 내지 약 30 옹스트롬 범위의 두께를 갖는 하이-k 유전체 층이다. 게이트 유전체 층은 원자층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열적 산화, UV-오존 산화 또는 이들의 조합들과 같은 적합한 프로세스를 이용하여 형성될 수 있다. 게이트 유전체 층은 게이트 유전체층과 기판(202) 간의 손상을 감소시키기 위해 계면층(도시되지 않음)을 추가로 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에서, 게이트 유전체층 위의 게이트 전극층은 단일층 또는 다중층 구조를 포함한다. 본 실시예에서, 게이트 전극층은 폴리실리콘을 포함한다. 또한, 게이트 전극층은 동일하거나 상이한 도핑 종들(species)로 도핑된 폴리실리콘일 수 있다. 일 실시예에서, 게이트 전극층은 약 30nm 내지 약 60 nm의 범위의 두께를 갖는다. 게이트 전극층은 예를 들어, 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 다른 적합한 프로세스들, 또는 이들의 조합과 같은 프로세스를 이용하여 형성된다.
다음으로, 하드 마스크층이 게이트 전극층 위에 형성된다. 몇몇 실시예들에서, 하드 마스크 층들은 실리콘 산화물을 포함한다. 대안적인 실시예들에서, 하드 마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 다른 적합한 유전체 물질들을 포함하고, PECVD 또는 LPCVD와 같은 방법을 이용하여 형성될 수 있다. 하드 마스크층은 약 100 옹스트롬 내지 약 1200 옹스트롬의 범위의 두께를 갖는다. 패터닝된 광-감지층은 건식 및/또는 습식 스트립핑(stripping) 프로세스에 의해 추후에 제거된다.
연속적으로, 패터닝 프로세스가 게이트 유전체 층, 게이트 전극층, 하드 마스크 층에 적용되어 기판(202)의 최상부 표면(202s) 위에 각각 게이트 유전체(206), 게이트 전극(208) 및 하드 마스크(210)를 형성한다. 패터닝 프로세스는 예를 들어, 광-감지 층(photo-sensitive layer)을 도포함으로써 하드 마스크 층 위에 패터닝된 광-감지층(도시되지 않음)을 형성하고 이어서 광-감지층을 방사 소스에 노출시키는 것을 포함한다. 광-감지층의 패턴은 단일 에칭 프로세스 또는 다중 에칭 프로세스들에 의해 하드 마스크 층에 전사되고 이어서 게이트 전극층 및 게이트 유전체 층에 전사된다. 패터닝된 광-감지층은 건식 및/또는 습식 스트립핑 프로세스에 의해 추후에 제거된다.
도 1 및 도 3을 참조하면, 방법(100)은 측벽 스페이서들(212)(또는 게이트 스페이서들이라 지칭됨)이 게이트 스택들(220, 230, 240 및 250)의 측벽들에 인접하여 형성되는 단계(104)로 진행한다. 몇몇 실시예들에서, 측벽 스페이서들(212)은 기판(202) 및 게이트 스택들(220, 230, 240 및 250) 위에 스페이서 층을 증착함으로써 형성된다. 몇몇 실시예들에서, 스페이서 층은 약 70 옹스트롬 내지 약 250 옹스트롬 범위의 두께를 갖는 컨포멀 층(conformal layer)이다. 몇몇 실시예들에서, 스페이서 층은 단일-층 구조이다. 대안적인 실시예들에서, 스페이서 층은 다중-층 구조를 포함한다. 몇몇 실시예들에서, 스페이서 층은 실리콘 질화물, SiCN 또는 이들의 조합을 포함하는 물질로 형성된다. 대안적인 실시예들에서, 스페이서 층은 실리콘 산화물, 실리콘 산질화물, 다른 적합한 물질 또는 이들의 조합들을 포함한다. 본 실시예에서, 스페이서 층은 LPCVD, PECVD, MLD(molecular layer deposition), ALD, PEALD(plasma enhance ALD), 또는 다른 적합한 기법들을 포함하는 증착 프로세스에 의해 형성된다.
몇몇 실시예들에서, 제거 프로세스는 측벽 스페이서들(212)을 형성하기 위해 스페이서 층의 부분을 제거하도록 적용된다. 몇몇 실시예들에서, 스페이서 층의 최상부 부분 및 하부 부분은 게이트 스택들(220, 230, 240, 및 250)의 대향하는 측벽들에 인접한 측벽 스페이서들(212)을 형성하기 위해 스페이서 층의 측벽 부분을 남기고 제거된다. 몇몇 실시예들에서, 제거하는 단계는 이방성 에칭 프로세스를 포함한다. 몇몇 실시예들에서, 제거하는 단계는 F-함유 및/또는 Cl-함유 가스를 이용하여 수행되는 건식 에칭 프로세스를 포함한다. 대안적인 실시예들에서, 제거하는 단계는 습식 에천트, 예를 들어, H3PO4를 이용하여 수행되는 습식 에칭 프로세스를 포함한다.
방법(100)은 리세스 캐비티들(214a, 214b, 및 214c)이 기판(202)에 형성되는 단계(106)로 진행한다. 리세스 캐비티(214a)는 게이트 스택들(220 및 230) 사이에 형성된다. 몇몇 실시예들에서, 리세스 캐비티(214a)는 게이트 스택들(220 및 230)의 측벽들에 인접하는 측벽 스페이서들(212) 아래의 부분인 게이트 스택들(220 및 230)의 에지들에 가까이 있다. 몇몇 실시예들에서, 리세스 캐비티(214a)는 격리 구조(204)에 접촉한다. 리세스 캐비티(214b)는 게이트 스택들(230 및 240) 사이에 형성된다. 몇몇 실시예들에서, 리세스 캐비티(214b)는 게이트 스택들(230 및 240)의 측벽들에 인접하는 측벽 스페이서들(212) 아래에 일부분을 가지며 게이트 스택들(230 및 240)의 에지들에 가까이 있다. 리세스 캐비티(214c)는 게이트 스택들(240 및 250) 사이에 형성된다. 몇몇 실시예들에서, 리세스 캐비티(214c)는 게이트 스택들(240 및 250)의 측벽들에 인접한 측벽 스페이서들(212) 아래에 일부분을 가지며 게이트 스택들(240 및 250)의 에지들에 가까이 있다. 몇몇 실시예들에서, 리세스 캐비티들(214a, 214b, 및 214c)은 게이트 스택들(220, 230, 240 및 250)에 대한 소스 및 드레인(S/D) 리세스 캐비티들이다.
본 실시예에서, 리세스 캐비티들(214a, 214b 및 214c)을 형성하기 위한 프로세스들은 기판(202)의 최상부 표면(202s) 상에 형성된 순(native) 산화물을 관통하기 위해 이방성 건식 에칭 프로세스를 이용하여 시작되고, 이어서 등방성 또는 이방성 (건식 또는 습식) 에칭 프로세스가 이어진다. 몇몇 실시예들에서, 이방성 건식 에칭 프로세스는 기판(202)을 리세스하기 위해 하드 마스크들로서 측벽 스페이서들(212)을 이용하여 수행된다. 측벽 스페이서들(212)에 의해 커버되지 않은 기판(202)의 표면들(212s)은 기판(202)에 초기 리세스 캐비티들을 형성하도록 리세싱된다. 일 실시예에서, 이방성 건식 에칭 프로세스는 에칭 가스들로서 HBr 및/또는 Cl2 및/는 CF4, CH2F2, CHF3, CH3F, NF3, SF6를 이용하여, 약 1 mTorr 내지 약 1000 mTorr의 압력하에서, 약 50W 내지 약 1000W의 전력, 약 20V 내지 약 500V의 바이어스 전압, 약 20℃ 내지 약 80℃의 온도로 수행될 수 있다. 또한, 제공된 실시예들에서, 이방성 건식 에칭 프로세스에서 이용되는 바이어스 전압은 S/D 리세스 영역들에 대한 원하는 프로파일들을 달성하기 위해 에칭 방향의 더 나은 제어를 허용하도록 튜닝될 수 있다.
몇몇 실시예들에서, 습식 에칭 프로세스는 이어서 리세스 캐비티들(214a, 214b 및 214c)을 형성하기 위해 초기 리세스 캐비티들을 확장시키도록 제공된다. 몇몇 실시예들에서, 습식 에칭 프로세스는 하이드레이션 테트라메틸 암모늄(hydration tetramethyl ammonium; TMAH), NH4OH, APM (NH4+H2O2+H2O) 등을 포함하는 화학물질을 이용하여 수행된다. 몇몇 실시예들에서, 리세스 캐비티들(214a, 214b 및 214c)은 기판(202)으로 확장하는 첨단(tip)들을 갖는 쐐기-형상(wedge-shaped)이다. 몇몇 실시예들에서, 리세스 캐비티들(214a, 214b 및 214c)은 게이트 스택들(220, 230, 240 및 250) 아래의 채널 영역을 향해서, 측벽 스페이서들(212) 바로 아래의 영역에 첨단들을 갖는 쐐기-형상이다. 몇몇 실시예들에서, 리세스 캐비티들(214a, 214b 및 214c)은 대향하는 첨단들 사이에서 각각 측정되는 폭(Wa, Wb 및 Wc)을 갖는다. 몇몇 실시예들에서, 밀집 영역(202a)의 폭(Wa)은 실질적으로 밀질 영역(202a)의 폭(Wb)과 동일하다. 몇몇 실시예들에서, 밀집 영역(202a)의 폭(Wa, Wb)은 격리 영역(202b)의 폭(Wc)보다 작다.
도 1 및 도 4를 참조하면, 방법(100)은 제1 소스/드레인 피처들(216a, 216b, 및 216c)이 리세스 캐비티들(214a, 214b, 및 214c)에 각각 형성되는 단계(108)로 지속된다. 몇몇 실시예들에서, 제1 소스/드레인 피처들(216a, 216b 및 216c)은 스트레인 물질을 포함하고, 스트레인 피처들이라 지칭된다. 몇몇 실시예들에서, 스트레인 물질(strained material)은 반도체 소자(200)의 채널 영역 상에 스트레인 또는 스트레스(stress)를 유도하기 위해 기판(202)과 상이한 격자 상수를 가지며, 이에 따라 소자 성능을 강화하기 위해 소자의 캐리어 이동을 가능하게 한다.
몇몇 실시예들에서, 사전-세척 프로세스는 플루오르화 수소산(hydrofluoric acid; HF) 또는 다른 적합한 용액을 포함하는 화학물질을 이용하여 리세스 캐비티들(214a, 214b 및 214c)을 세척하도록 수행된다. 이어서, 기체 및/또는 액체 전구체들은 리세스 캐비티들(214a, 214b 및 214c)을 채우기 위해 실리콘 게르마늄(SiGe)과 같은 스트레인 물질을 형성하도록 기판(202)의 합성물과 상호작용하기 위해 제공될 수 있다. 일 실시예에서, SiGe를 포함하는 스트레인 물질을 형성하기 위한 프로세스는 약 600℃ 내지 750℃의 온도로, 약 10 Torr 내지 약 80 Torr의 압력 하에서, SiH2Cl2, HCl, GeH4, B2H6, H2 또는 이들의 조합들을 포함하는 반응 가스들을 이용하여 수행된다. 몇몇 실시예들에서, SiH2Cl2의 질량 유동율 대 HCl의 질량 유동율의 비는 약 0.45 내지 0.55의 범위에 있다.
몇몇 실시예들에서, 제1 소스/드레인 피처들(216a, 216b 및 216c)은 선택적 에피택시 성장(selective epitaxy growth; SEG), 순환적 증착 및 에칭(cyclic deposition and etching; CDE), 화학 기상 증착(chemical vapor deposition; CVD) 기법들(예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE), 및/또는 울트라-하이 진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy; MBE), 다른 적합한 epi 프로세스들 또는 이들의 조합들을 포함하는 프로세스를 이용하여 리세스 캐비티들(214a, 214b, 및 214c)에서 성장된다.
제1 소스/드레인 피처들(216a, 216b 및 216c)은 두께(Ta, Tb, 및 Tc)를 각각 갖는다. 앞서 언급한 바와 같이, 격리 영역(202b)의 리세스 캐비티(214c)의 폭(Wc)은 밀집 영역(202a)의 리세스 캐비티들(214a 및 214b)의 폭(Wa 및 Wb)보다 크다. 그러므로 본 실시예에서, 격리 영역(202b)의 제1 소스/드레인 피처(216c)의 두께(Tc)는 밀집 영역(202a)의 제1 소스/드레인 피처들(216a 및 216b)의 두께(Ta 및 Tb)보다 크다. 몇몇 실시예들에서, Ta는 Tb보다 작고, Tb는 Tc보다 작다. 본 실시예에서, 두께(Ta, Tb 및 Tc)는 약 10nm 내지 약 80nm의 범위에 있다.
몇몇 실시예들에서, 격리 구조(204)에 가까이 있지 않은 리세스 캐비티들(214b 및 214c)내의 스트레인 물질의 성장은 주로 기판(202)의 최상부 표면(202s)의 결정면과 평행하다. 본 실시예에서, 격리 구조(204)에 가까이 있지 않은 리세스 캐비티들(214b 및 214c)내의 스트레인 물질은 (100) 결정면으로 형성된 상위 표면을 갖는다. 본 실시예에서, 격리 구조(204)에 가까이 있는 리세스 캐비티(214a) 내의 스트레인 물질의 성장은 격리 구조(204)에 의해 제한되는데, 그 이유는 실리콘 산화물에 의해 형성된 격리 구조(204)는 에피택셜 물질을 성장시키기 위한 핵생성 사이트들(nucleation sites)을 제공하는데 실패하기 때문이다. 몇몇 실시예들에서, 격리 구조(204)에 가까이 있는 리세스 캐비티(214) 내의 스트레인 물질의 성장은 기판(202)의 최상부 표면의 결정면과 전체적으로 평행하지 않은 상위 표면을 갖는 경향이 있다. 몇몇 실시예들에서, 격리 구조(204)에 가까이 있는 리세스 캐비티(214) 내의 스트레인 물질의 성장은 안정된 표면 에너지를 갖는 (111) 결정면으로 형성된 상위 표면을 갖는 경향이 있다.
도 1 및 도 5를 참조하면, 방법(100)은 제2 소스/드레인 피처들(216a', 216b', 및 216c')이 각각 제1 소스/드레인 피처들(216a, 216b, 및 216c) 상에 형성되는 단계(110)로 지속된다. 일 실시예에서, 제2 소스/드레인 피처들(216a', 216b', 및 216c')은 제1 소스/드레인 피처들(216a, 216b, 및 216c)을 형성하기 위한 스트레인 물질과 동일한 스트레인 물질을 포함한다. 대안적인 실시예들에서, 제2 소스/드레인 피처들(216a', 216b', 및 216c')은 제1 소스/드레인 피처들(216a, 216b, 및 216c)을 형성하기 위한 스트레인 물질과 상이한 스트레인 물질을 포함한다. 몇몇 실시예들에서, 제2 소스/드레인 피처들(216a', 216b', 및 216c')은 제1 소스/드레인 피처들(216a, 216b, 및 216c)과 동일한, 선택적 에피택시 성장(selective epitaxy growth; SEG), 순환적 증착 및 에칭(cyclic deposition and etching; CDE), 화학 기상 증착(chemical vapor deposition; CVD) 기법들(예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE), 및/또는 울트라-하이 진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy; MBE), 다른 적합한 epi 프로세스들, 또는 이들의 조합들을 포함하는 프로세스를 이용하여 성장된다.
실리콘 게르마늄(SiGe)과 같은 기체 및/또는 액체 전구체들은 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 스트레인 물질을 형성하도록 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 합성물과 상호작용하기 위해 제공될 수 있다. 일 실시예에서, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 스트레인 물질을 형성하기 위한 프로세스는 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 스트레인 물질을 형성하기 위한 프로세스와 상이하다. 예를 들어, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 Ge 농도는, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 대부분의 부분들이 후속 프로세스에서 제거될 것이기 때문에, 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 Ge 농도만큼 클 필요가 없을 수 있다. 몇몇 실시예들에서, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 스트레인 물질의 성장 속도는 상이한 형성 조건들을 이용함으로써 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 스트레인 물질의 성장 속도보다 빠르다. 예를 들어, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 스트레인 물질을 형성하기 위해 선택적 에피택시 성장(SEG) 프로세스에서 이용되는 압력은 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 스트레인 물질을 형성하기 위해 SEG 프로세스에서 이용되는 압력보다 높다. 예를 들어, 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 스트레인 물질을 형성하기 위해 순환적 증착 및 에칭(CDE) 프로세스에서의 에칭 대 증착 비율은 제1 소스/드레인 피처들(216a, 216b, 및 216c)의 스트레인 물질을 형성하기 위해 CDE 프로세스에서의 에칭 대 증착 비율보다 작다. 그러므로 더 높은 쓰루풋은 생산 비용을 절감하기 위해 달성될 수 있다.
제2 소스/드레인 피처들(216a', 216b', 및 216c')은 두께(Ta', Tb', 및 Tc')를 각각 갖는다. 몇몇 실시예들에서, 두께(Ta', Tb', 및 Tc)는 충분히 두껍고, 이에 따라 제2 소스/드레인 피처들(216a', 216b', 및 216c')은 게이트 스택들(220, 230, 240 및 250)의 최상부 표면을 커버하기 위해 함께 융합(merge)될 수 있다. 본 실시예에서, 두께(Ta', Tb', 및 Tc')는 약 20nm 내지 약 200nm 범위에 있다. 본 실시예에서, 두께(Ta, Tb, 및 Tc)에 각각 대비되는 두께(Ta', Tb', 및 Tc')의 비율은 약 1 내지 약 9의 범위에 있다.
도 1 및 도 6을 참조하면, 방법(100)은 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 제1 부분들이 제거되는 단계(112)로 지속된다. 몇몇 실시예들에서, 제거하는 단계는 게이트 스택들(220, 230, 240 및 250)의 하드 마스크(210)의 최상부 표면을 노출하도록 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 제1 부분들을 제거한다. 몇몇 실시예들에서, 제거하는 단계는 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스이다. 몇몇 실시예들에서, CMP 프로세스는 평탄화된 제2 소스/드레인 피처들(216a', 216b', 및 216c')을 형성하기 위해 게이트 스택들(220, 230, 240 및 250) 위의 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 제1 부분을 제거한다. 몇몇 실시예들에서, CMP 프로세스는 SiG 및 실리콘 산화물 사이에서 높은 선택도로 수행된다. 예를 들어, SiG 및 실리콘 산화물 간의 제거 비율은 예를 들어, 산화물, NaClO 및/또는 KOH을 함유하는 슬러리(slurry)를 이용함으로써 3보다 크다.
도 1 및 도 7을 참조하면, 방법(100)은 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 제2 부분들이 제거되는 단계(114)로 지속된다. 몇몇 실시예들에서, 제거하는 단계는 게이트 스택들(220, 230, 240 및 250)의 측벽 스페이서들(212)의 외부 표면의 부분들을 노출하도록 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 제2 부분들을 제거한다. 몇몇 실시예들에서, 제거하는 단계는 에칭 프로세스이다. 몇몇 실시예들에서, 제거하는 단계는 TMAH, NH4OH, APM 등을 이용하는 습식 에칭 프로세스이다. 몇몇 실시예들에서, 제거하는 단계는 에칭 가스들로서 Cl2 및/또는 CF4, CH2F2, CHF3, CH3F, NF3, SF6를 이용하는 건식 에칭 프로세스이다.
제거하는 단계는 게이트 스택들(220, 230, 240 및 250) 사이에 각각 최종 소스/드레인(S/D) 피처들(216A, 216B, 및 216C)을 형성한다. 몇몇 실시예들에서, 최종 S/D 피처들(216A, 216B, 및 216C)은 제1 소스/드레인 피처들(216a, 216b, 및 216c) 및 제2 소스/드레인 피처들(216a', 216b', 및 216c')의 잔여 부분들을 각각 포함한다. 대안적인 실시예들에서, 최종 S/D 피처(216C)는 제1 소스/드레인 피처(216c)이다. 몇몇 실시예들에서, 제1 소스/드레인 피처(216c)의 부분은 최종 S/D 피처(216C)를 형성하도록 제거된다. 최종 소스/드레인(S/D) 피처들(216A, 216B, 및 216C)은 각각 두께(t4, t5, t6)를 갖는다. 몇몇 실시예들에서, 두께(t4, t5 및 t6)는 약 10nm 내지 약 120nm의 범위에 있다. 몇몇 실시예들에서, 두께(t4, t5 및 t6)는 실질적으로 동일하다. 최종 S/D 피처들(216A, 216B, 및 216C)은 각각 상위 표면(216As, 216Bs, 및 216Cs)을 갖는다. 몇몇 실시예들에서, 상위 표면(216As, 216Bs, 및 216Cs)은 실질적으로 서로 평행하다. 몇몇 실시예들에서, 상위 표면(216As, 216Bs, 및 216Cs)은 (100) 결정면으로 형성된다.
반도체 소자(200)는 접촉들/비아들, 상호연결 금속층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 피처들을 형성하기 위해 CMOS 프로세스들을 추가로 경험할 수 있다. 몇몇 실시예에서, 게이트 스택들은 더미 게이트 스택들(dummy gate stacks)일 수 있다. 따라서, CMOS 프로세스들은 소자 성능을 개선하기 위해 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하기 위한 "게이트 라스트(gate last)" 프로세스를 추가로 포함한다. 일 실시예에서, 금속 게이트 전극은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 다른 적합한 전도성 물질들 또는 이들의 조합들과 같은 금속을 포함할 수 있다. 수정된 스트레인 구조는 반도체 소자의 채널 영역 내로 정해진 양의 스트레인을 제공함으로써 소자 성능을 강화한다는 것이 관찰되었다.
위에서 논의되는 본 개시의 다양한 실시예들은 종래의 방법에 비해 이점들을 제공하고, 어떠한 특정한 이점도 모든 실시예들에 대해 요구되지 않으며 상이한 실시예들은 상이한 이점들을 제공할 수 있다는 것이 이해된다. 이점들 중 하나는 격리 구조에 가까이 있는 스트레인 물질의 체적(volumn)이 원래의 스트레인 물질 위에 부가적인 스트레인 물질을 제공함으로써 증가될 수 있고, 그러므로 캐리어 이동은 소자 성능을 업그레이드하도록 강화될 수 있다는 것이다. 이점들 중 하나는 격리 구조에 가까이 있는 스트레인 물질의 체적이 원래의 스트레인 물질 위에 부가적인 스트레인 물질을 제공함으로써 증가될 수 있고, 이에 따라 캐리어 이동은 소자 성능을 업그레이드하도록 강화될 수 있다는 것이다. 다른 이점들 중 하나는 격리 구조에 가까이 있는 스트레인 물질의 간면(facet) 이슈가 개선되고 밀집 영역과 격리 영역 간의 스트레인 물질의 로딩 효과가 감소된다는 것이다. 그러므로 밀집 영역에서 그 리고 격리 영역에서, 격리 구조에 가까이 있는 스트레인 물질 간의 표면형태(topography)가 개선된다.
일 실시예에서, 방법은 기판의 표면 위에 게이트 스택을 형성하는 단계; 상기 기판에 리세스 캐비티(recess cavity)를 형성하는 단계; 상기 리세스 캐비티에 제1 에피택셜(epi) 물질을 형성하는 단계; 상기 제1 epi 물질 위에 제2 epi 물질을 형성하는 단계; 및 상기 제2 epi 물질의 부분을 제거하는 단계를 포함한다.
다른 실시예에서, 반도체 소자를 제조하기 위한 방법은, 밀집 영역(dense region) 및 격리 영역을 갖는 기판을 제공하는 단계; 상기 밀집 영역에 제1 게이트 스택 및 상기 격리 영역에 제2 게이트 스택을 형성하는 단계; 상기 제1 게이트 스택에 가까이 있는 상기 기판 내의 제1 리세스 캐비티(recess cavity) 및 상기 제2 게이트 스택에 가까이 기판내에 제2 리세스 캐비티를 형성하는 단계; 제1 두께 및 제2 두께를 각각 갖는 상기 제1 리세스 캐비티 및 상기 제2 리세스 캐비티에 제1 epi 물질을 형성하는 단계; 상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 제1 epi 물질 위에 제2 epi 물질을 형성하는 단계; 상기 제2 epi 물질의 제1 부분을 제거하는 단계; 및 상기 제1 게이트 스택을 위한 제1 소스/드레인 피처 및 상기 제2 게이트 스택을 위한 제2 소스/드레인 피처를 형성하도록 상기 제2 epi 물질의 제2 부분들을 제거하는 단계를 포함한다.
또 다른 실시예에서, 반도체 소자는, 밀집 영역 및 격리 영역을 갖는 기판; 상기 밀집 영역의 기판 위에 있는 제1 게이트 스택; 상기 격리 영역의 기판 위에 있는 제2 게이트 스택; 제1 두께를 갖는 상기 제1 게이트 스택에 가까이 있는 상기 기판 내의 제1 소스/드레인 피처; 및 제2 두께를 갖는 상기 제2 게이트 스택에 가까이 있는 상기 기판 내의 제2 소스/드레인 피처를 포함한다. 상기 제2 소스/드레인 피처는 제1 스트레인 층(strained layer) 및 제2 스트레인 층을 포함한다.
본 개시가 바람직한 실시예의 견지에서 그리고 예로서 기술되었지만, 본 개시는 개시된 실시예들로 제한되지 않는다는 것이 이해된다. 대조적으로, 본 개시는 (당업자들에 자명할 바와 같은) 다양한 수정들 및 유사한 배열들을 커버하도록 의도된다. 그러므로 첨부된 청구항들의 범위는 모든 이러한 수정들 및 유사한 배열들을 포괄하도록 최광의의 해석으로 허여되어야 한다.

Claims (10)

  1. 반도체 소자를 제조하기 위한 방법에 있어서,
    기판에 유전체 격리 피처를 형성하는 단계;
    상기 유전체 격리 피처에 인접한 상기 기판의 표면 위에 게이트 스택을 형성하는 단계;
    상기 기판 내에 리세스 캐비티(recess cavity) - 상기 리세스 캐비티는 상기 기판 내에서 상기 유전체 격리 피처까지 연장함 - 를 형성하는 단계;
    상기 리세스 캐비티 내에 제1 에피택셜(epitaxial; epi) 물질을 형성하는 단계;
    제2 epi 물질이 상기 유전체 격리 피처의 상부 표면과 물리적으로 접촉하도록, 상기 제1 epi 물질 위에, 그리고 상기 유전체 격리 피처의 상부 표면 위에 제2 epi 물질을 형성하는 단계로서, 상기 유전체 격리 피처의 상부 표면은 상기 기판과 반대 방향을 향해 있는 것인, 상기 제2 epi 물질 형성 단계; 및
    상기 제2 epi 물질의 부분을 제거하는 단계를 포함하고,
    상기 제거하는 단계는, 상기 리세스 캐비티 내에 제2 epi 물질이 위치하지 않도록, 상기 제2 epi 물질을 완전히 제거하여 상기 제2 epi 물질 아래에 놓이는 상기 제1 epi 물질을 노출시키는 단계를 포함하는 것인, 반도체 소자를 제조하기 위한 방법.
  2. 제1항에 있어서, 상기 제2 epi 물질은 상기 제1 epi 물질의 Ge 농도보다 낮은 Ge 농도를 갖는 것인, 반도체 소자를 제조하기 위한 방법.
  3. 제1항에 있어서, 상기 제2 epi 물질을 형성하기 위한 제2 선택적 에피택시 성장(selective epitaxy growth; SEG) 프로세스의 압력은 상기 제1 epi 물질을 형성하기 위한 제1 SEG 프로세스의 압력보다 높은 것인, 반도체 소자를 제조하기 위한 방법.
  4. 제1항에 있어서, 상기 제2 epi 물질을 형성하기 위한 순환적 증착 및 에칭(cyclic deposition and etching; CDE) 프로세스의 에칭 대 증착의 비율은 상기 제1 epi 물질을 형성하기 위한 CDE 프로세스의 에칭 대 증착의 비율보다 낮은 것인, 반도체 소자를 제조하기 위한 방법.
  5. 제1항에 있어서, 상기 제거하는 단계는,
    상기 제2 epi 물질을 평탄화하는 단계; 및
    평탄화된 상기 제2 epi 물질을 에칭백(etching back)하는 단계를 포함하는 것인, 반도체 소자를 제조하기 위한 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 반도체 소자를 제조하기 위한 방법은,
    상기 제1 epi 물질의 부분을 제거하는 단계를 더 포함하는 것인, 반도체 소자를 제조하기 위한 방법.
  8. 반도체 소자를 제조하기 위한 방법에 있어서,
    밀집 영역(dense region) 및 격리 영역을 갖는 기판을 제공하는 단계;
    상기 기판의 밀집 영역에 유전체 격리 피처를 형성하는 단계;
    상기 밀집 영역 내에 제1 게이트 스택을 형성하고 상기 격리 영역 내에 제2 게이트 스택을 형성하는 단계;
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 상기 제1 게이트 스택에 인접하여 상기 기판 내에 제1 리세스 캐비티(recess cavity)를 형성하고, 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 상기 제2 게이트 스택에 인접하여 상기 기판 내에 제2 리세스 캐비티를 형성하는 단계로서, 적어도 상기 제1 리세스 캐비티의 부분은 상기 제1 게이트 스택의 측벽들 중 하나의 측벽에 인접한 측벽 스페이서 아래에 있고, 적어도 상기 제2 리세스 캐비티의 부분은 상기 제2 게이트 스택의 측벽들 중 하나의 측벽에 인접한 측벽 스페이서 아래에 있는 것인, 상기 제1 리세스 캐비티 및 상기 제2 리세스 캐비티 형성 단계;
    각각 제1 두께 및 제2 두께를 갖는 상기 제1 리세스 캐비티 및 상기 제2 리세스 캐비티 내에 제1 에피택셜(epi) 물질을 형성하는 단계;
    제2 epi 물질이 상기 유전체 격리 피처의 상부 표면과 물리적으로 접촉하도록, 상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 제1 epi 물질 위에, 그리고 상기 유전체 격리 피처의 상부 표면 위에 상기 제2 epi 물질을 형성하는 단계로서, 상기 유전체 격리 피처의 상부 표면은 상기 기판과 반대 방향을 향해 있는 것인, 상기 제2 epi 물질 형성 단계;
    상기 제2 epi 물질의 제1 부분들을 제거하는 단계; 및
    상기 제1 게이트 스택에 대한 제1 소스/드레인 피처(feature) 및 상기 제2 게이트 스택에 대한 제2 소스/드레인 피처를 형성하도록 상기 제2 epi 물질의 제2 부분들을 제거하는 단계를 포함하고,
    상기 제2 epi 물질의 제2 부분들을 제거하는 단계는, 상기 제1 리세스 캐비티 또는 상기 제2 리세스 캐비티 중 적어도 하나의 캐비티 내에 제2 epi 물질이 위치하지 않도록, 상기 제1 소스/드레인 피처 또는 상기 제2 소스/드레인 피처 중 적어도 하나의 소스/드레인 피처의 상기 제2 epi 물질을 완전히 제거하여 상기 제2 epi 물질 아래에 놓이는 상기 제1 epi 물질을 노출시키는 단계를 포함하는 것인, 반도체 소자를 제조하기 위한 방법.
  9. 제8항에 있어서,
    상기 기판 위에 제3 게이트 스택을 형성하는 단계; 및
    상기 기판 내에 제3 소스/드레인 피처를 형성하는 단계를 더 포함하고,
    상기 제3 소스/드레인 피처는 상기 제1 소스/드레인 피처 또는 상기 제2 소스/드레인 피처의 최상부 표면에 평행한 최상부 표면을 갖는 것인, 반도체 소자를 제조하기 위한 방법.
  10. 반도체 소자에 있어서,
    밀집 영역 및 격리 영역을 갖는 기판;
    상기 기판의 밀집 영역 내의 유전체 격리 피처;
    상기 밀집 영역 내의 상기 기판 위에 있는 제1 게이트 스택;
    상기 격리 영역 내의 상기 기판 위에 있는 제2 게이트 스택;
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 상기 제1 게이트 스택에 인접하되 제1 두께를 갖는, 상기 기판의 제1 리세스 캐비티 내의 제1 소스/드레인 피처로서, 적어도 상기 제1 소스/드레인 피처의 부분은 상기 제1 게이트 스택의 측벽들 중 하나의 측벽에 인접한 측벽 스페이서 아래에 있는 것인, 상기 제1 소스/드레인 피처; 및
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에서 상기 제2 게이트 스택에 인접하되 제2 두께를 갖는, 상기 기판의 제2 리세스 캐비티 내의 제2 소스/드레인 피처로서, 적어도 상기 제2 소스/드레인 피처의 부분은 상기 제2 게이트 스택의 측벽들 중 하나의 측벽에 인접한 측벽 스페이서 아래에 있는 것인, 상기 제2 소스/드레인 피처를 포함하고,
    상기 제1 소스/드레인 피처 또는 상기 제2 소스/드레인 피처 중 하나의 소스/드레인 피처는, 상기 제1 리세스 캐비티 또는 상기 제2 리세스 캐비티 내에 제1 스트레인 층(strained layer) 및 제2 스트레인 층을 포함하며,
    상기 제1 소스/드레인 피처 또는 상기 제2 소스/드레인 피처 중 나머지 다른 하나의 소스/드레인 피처는, 상기 제1 리세스 캐비티 또는 상기 제2 리세스 캐비티 내에 상기 제1 스트레인 층을 포함하되 상기 제2 스트레인 층을 포함하지 않는 것인, 반도체 소자.
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