KR20130000212A - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법Info
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Abstract
반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자는 활성부와 소자 분리 패턴을 포함하는 반도체 기판, 활성부 상에 형성된 게이트 라인, 활성부 내에 형성된 리세스 영역, 리세스 영역 상에 형성된 에피택시얼 패턴 및 상기 에피택시얼 패턴 상에 형성된 캡핑 패턴을 포함하되, 캡핑 패턴은 증착 공정과 에칭 공정이 반복적으로 수행되어 형성될 수 있다. 캡핑 패턴은 (100)면과 (110)면 사이의 하나 이상의 결정면을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 임베디드 실리콘-게르마늄(Embedded SiGe)의 구조 및 그 제조 방법에 관한 것이다.
오늘날 대부분의 집적 회로는 전계효과 트랜지스터(Field Effect Transister, 이하 '트랜지스터')를 이용하여 구현되는데, 상기 트랜지스터는 제어 전극으로서의 게이트 전극과, 전류가 그 사이에 흐를 수 있도록 이격되어 위치한 소스 전극 및 드레인 전극을 포함하여 구성된다. 상기 게이트 전극에 인가된 제어 전압은 상기 소스 및 드레인 전극 사이의 채널을 통해 흐르는 전류의 흐름을 제어한다.
상기 트랜지스터의 성능은 트랜지스터 채널 내의 다수 캐리어의 이동도에 비례하므로 이를 증가시키기 위한 연구가 진행중이다. 그 중, P-채널 MOS(PMOS) 트랜지스터에서는, 트랜지스터 채널에 인접하게 실리콘 게르마늄을 내장(embedded silicon germanium: eSiGe)함으로써, 압축성 스트레스가 생성되어 다수 캐리어인 홀들의 이동도를 증가시킬 수 있다. 그러나 실리콘 게르마늄의 선택적 에피택셜 성장 시 발생하는 면(Facet)으로 인해 캡핑 막(Capping Layer)이 제대로 성장하지 못하여 상기 트랜지스터의 산포 열화되는 문제가 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고신뢰성의 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예는 반도체 소자의 제조 방법에 관한 것이다. 상기 반도체 소자의 제조 방법은 활성부와 소자 분리 패턴을 포함하는 반도체 기판을 형성하는 단계, 상기 활성부 상에 게이트 라인을 형성하는 단계, 상기 활성부 내에 리세스 영역을 형성하는 단계, 상기 리세스 영역을 채우고 상기 반도체 기판과 다른 반도체 원소를 포함하는 에피택시얼 패턴을 형성하는 단계, 및 상기 에피택시얼 패턴 상에 캡핑 패턴을 형성하는 단계를 포함하되, 상기 캡핑 패턴을 형성하는 단계는 증착(Deposition) 공정과 에칭(Etching) 공정을 반복적 (Cyclic)으로 수행하여 형성하는 것을 포함할 수 있다.
상기 게이트 라인을 형성하는 단계는 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 캡핑 막을 형성하는 단계, 및 상기 게이트 전극 양 측면에 스페이서 막을 형성하는 단계를 포함할 수 있다.
상기 리세스 영역을 형성하는 단계는 건식 식각, 습식 식각, 또는 혼합 식각 단계를 포함할 수 있다. 상기 리세스 영역을 형성하는 단계 후, 상기 반도체 기판을 세정하는 단계를 더 포함하되, 상기 반도체 기판을 세정하는 단계는 화학적 습식(Wet Chemical) 공정 또는 플라스마 에칭(Plasma Etching) 공정을 포함할 수 있다.
상기 에피택시얼 패턴을 형성하는 단계는 선택적 에피택시얼 공정 (Selective Epitaxial Growth)을 이용하는 단계를 포함할 수 있다.
상기 캡핑 패턴은 언도핑(Un-doped), 낮은 게르마늄 도핑(Low Ge Doped) 및 높은 보론 도핑(High B Doped) 중 적어도 하나를 포함하되, 상기 보론 도핑은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 포함할 수 있다.
상기 캡핑 패턴을 형성하는 단계는 증착 소스(Deposition Source) 및 에칭 소스(Etching Source)를 번갈아가며 흐르게(Flow) 하는 단계를 포함할 수 있다. 상기 증착 소스는 모노실란(SiH4), 다이실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 또는 2염화실란(SiH2Cl2) 중 적어도 하나를 포함하고, 상기 에칭 소스는 염화수소(HCl) 또는 염소(Cl2) 중 적어도 하나를 포함할 수 있다. .
상기 캡핑 패턴을 형성하는 단계는 상기 증착 공정과 상기 에칭 공정 사이에 퍼지(Purge) 단계를 더 포함하되, 상기 퍼지 단계는 상기 증착 공정 및 상기 에칭 공정 후 잔여 기체를 제거하는 단계를 포함할 수 있다. 상기 캡핑 패턴을 형성하는 단계는 상기 증착 공정, 상기 퍼지 단계, 상기 에칭 공정, 및 상기 퍼지 단계를 일 주기(1 Cycle)로 포함하되, 상기 일 주기를 1회 이상 반복하여 형성하는 단계를 포함할 수 있다. 상기 증착 공정은 선택적 에피택시얼 공정, LPCVD 공정, PVD 공정, 또는 Furnace 등 증착 가능한 모든 반도체 장치를 이용하는 것을 포함할 수 있다.
본 발명의 다른 실시예는 반도체 소자에 관한 것이다. 이 반도체 소자는 활성부와 소자 분리 패턴을 포함하는 반도체 기판, 상기 활성부를 상에 형성된 게이트 라인, 상기 활성부 내에 형성된 리세스 영역, 상기 리세스 영역 상에 형성된 상기 반도체 기판과 다른 반도체 원소를 포함하는 에피택시얼 패턴, 및 상기 에피택시얼 패턴 상에 형성된 캡핑 패턴을 포함하되, 상기 캡핑 패턴은 (100)면과 (110)면 사이의 하나 이상의 결정면을 포함할 수 있다.
상기 반도체 기판은 실리콘(Si) 기판 또는 게르마늄(Ge) 기판을 포함할 수 있다. 상기 게이트 라인은 게이트 절연막, 게이트 전극, 게이트 캡핑 막, 또는 스페이서 막 중 적어도 하나를 포함할 수 있다.
상기 에피택시얼 패턴은 실리콘 게르마늄(SiGe) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 상기 캡핑 패턴은 상기 반도체 기판과 동일한 원소 및 상기 에피택시얼 패턴과 동일한 원소 중 적어도 하나를 포함할 수 있다. 상기 캡핑 패턴은 언도핑(Un-doped) 또는 보론 도핑(Boron Doped)된 막을 포함할 수 있다. 상기 캡핑 패턴 상에 금속 실리사이드(Metal Silicide)를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 상기 반도체 소자 내에 형성되는 에피택시얼 패턴 및 상기 에피택시얼 패턴 상에 형성되는 캡핑 패턴을 포함하되, 상기 캡핑 패턴의 결정면들이 (100)면[(Facet)]과 (110)면 사이의 방향을 가지는 복수개의 면들을 포함한다.
본 발명에 따른 반도체 소자의 제조 방법은, 컨택(Contact)과의 접촉을 위한 상기 캡핑 패턴(Capping Layer)를 형성하는데 있어서, 증착 공정과 에칭 공정을 반복적 성장 방법(Cyclic Growth)으로 형성하는 단계를 포함한다.
이로써, 상기 캡핑 패턴이 (100)면과 (110)면 사이의 복수개의 결정면들을 확보하여, 상기 에피택시얼 패턴 상에 형성되는 캡핑 패턴을 보다 넓은 범위에서 형성하도록 할 수 있다. 그 결과, 컨택 공정에서의 컨택 불량을 개선하고, 오정렬(Miss Align) 발생 시 플러그 효과(Plug-effect) 불균형 정도를 줄여, 종래의 트랜지스터 산포 열화 문제를 개선하는 구조 및 그 제조 방법을 제공할 수 있다.
도 1 내지 도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 5b 및 도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위해 도 5a의 일부분을 확대한 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위해 도 6a의 일부분을 확대한 단면도이다.
도 5b 및 도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위해 도 5a의 일부분을 확대한 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위해 도 6a의 일부분을 확대한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 일 실시 예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명한다.
도 1 내지 도 5a는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 활성부(102) 및 소자 분리 패턴(104)을 포함하는 반도체 기판(100) 이 제공된다.
상기 반도체 기판(100)은 단결정 상태일 수 있다. 예를 들어, 상기 반도체 기판(100)은 실리콘(Si) 기판 또는 게르마늄(Ge) 기판일 수 있다. 하지만 본 발명은 여기에 한정되지 않는다.
상기 활성부(102)는 소자 분리 패턴(104)에 의하여 둘러싸인 상기 반도체 기판(100)의 일부분에 해당한다. 상기 활성부(102)는 상기 반도체 기판(100) 내에 상기 소자 분리 패턴(104)을 제외한 영역으로 정의될 수 있다. 상기 활성부(102)는 제1 타입의 도펀트로 도핑될 수 있다. 예를 들어, 상기 활성부(102)는 상기 반도체 기판(100) 내에 제1 타입의 도펀트로 도핑된 웰 영역(well region)에 배치될 수 있다.
상기 소자 분리 패턴(104)은 상기 웰 영역 내에 형성될 수 있다. 상기 소자 분리 패턴(104)은 절연 물질로 형성될 수 있으며, 상기 반도체 기판(100) 내에 형성되어 상기 활성부(102)를 정의할 수 있다. 상기 소자 분리 패턴(104)은 트렌치형 소자분리 패턴일 수 있다. 이 경우, 상기 소자 분리 패턴(104)은 상기 반도체 기판(100) 내에 트렌치를 형성하고, 상기 트렌치를 절연 물질로 채워 형성될 수 있다.
상기 반도체 기판(100) 상에 차례로 적층된 게이트 절연막(112), 게이트 전극(114) 및 게이트 캡핑 패턴(116)이 형성될 수 있다.
상기 게이트 절연막(112)은 산화물(ex, 열산화물 등), 질화물, 산화 질화물 및/또는 고유전물(ex, 산화알루미늄, 산화하프늄 등과 같은 금속 산화물 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(114)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑 패턴(116)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다.
상기 게이트 전극(114)의 양 측벽에 스페이서 막(118)이 형성될 수 있다. 상기 스페이서 막(118)은 상기 게이트 전극(114)을 갖는 상기 반도체 기판(100) 상에 이방성으로 식각하여 형성될 수 있다. 상기 스페이서 막(118)은 산화막, 질화막 및/또는 산질화막을 포함할 수 있다. 이로써, 상기 게이트 절연막(112), 상기 게이트 전극(114), 상기 게이트 캡핑 패턴(116) 및 상기 스페이서 막(118)을 포함하는 게이트 라인들(110)을 형성할 수 있다.
도 2를 참조하면, 상기 활성부(102)의 선택된 영역들(106)을 식각할 수 있다. 상기 선택된 영역들(106)은 상기 활성부(102) 상의 상기 게이트 라인들(110)을 제외한 영역들로 정의될 수 있다. 상기 선택된 영역들(106)은 상기 게이트 라인들(110)을 식각 마스크로 사용하여 식각될 수 있다. 상기 활성부(102)의 선택된 영역들(106)은 이방성 또는 등방성으로 식각될 수 있으며, 건식 식각, 습식 식각, 또는 건식 및 습식을 함께하는 혼합 식각의 방법을 이용하여 식각될 수 있다.
일 실시예에 따르면, 상기 활성부(102)의 선택된 영역들(106)을 식각한 후, 상기 반도체 기판(100)을 세정하는 단계를 더 포함할 수 있다. 상기 반도체 기판(100)을 세정하는 단계는 화학적 습식(Wet Chemical)을 이용하는 공정 또는 플라즈마(Plasma)를 이용하는 에치 세정 공정을 포함할 수 있다.
다른 실시예들에 따르면, 상기 리세스 영역(미도시)의 단면은 4각형 이상의 다각형으로 형성될 수 있다. 상기 활성부(104)로 형성된 상기 리세스 영역의 내면들은 3개 이상 존재할 수 있다. 상기 리세스 영역의 내면은 (111)면을 포함할 수 있다.
도 3을 참조하면, 상기 활성부(102)의 선택된 영역들(106)을 식각함으로써 리세스 영역(108)이 형성될 수 있다. 상기 리세스 영역(108)의 바닥면은 도핑되지 않은 상기 활성부(102)의 부분으로 형성될 수 있다. 상기 리세스 영역(108)의 바닥면은 상기 소자 분리 패턴(104)의 바닥면보다 높은 위치에 형성될 수 있다.
상기 활성부(102)가 식각되는 과정에서 상기 소자 분리 패턴(104)이 함께 식각될 수 있다. 상기 소자 분리 패턴(104)의 상부면은 상기 리세스 영역(108)의 바닥면과 같거나 높은 위치에 형성될 수 있다.
도 4를 참조하면, 상기 리세스 영역(108) 내에 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)이 형성될 수 있다. 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다.
상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 선택적 에피택시얼 공정(Selective Epitaxial Growth)으로 형성될 수 있다.
상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 반도체 기판(100)과 다른 반도체 원소를 포함할 수 있다. 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)이 상기 반도체 기판(100)의 반도체 원소와 다른 반도체 원소를 포함함으로써, 상기 게이트 라인들(110) 아래의 상기 활성부(102) 내에 정의된 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 이에 따라, 상기 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 채널 영역을 포함하는 상기 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 채널 영역에 압축력을 제공할 수 있다. 상기 채널 영역에 압축력이 제공됨으로써, 상기 채널 영역에 생성된 채널 내 정공들의 이동도가 증가될 수 있다. 상기 채널영역에 압축력을 제공하기 위해, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 반도체 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 예를 들어, 상기 반도체 기판(100)이 실리콘 기판인 경우, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄으로 형성될 수 있다.
상기 채널 영역을 포함하는 상기 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 채널 영역에 인장력을 제공할 수 있다. 상기 채널 영역에 인장력이 제공됨으로써, 상기 채널 영역에 생성된 채널 내 전자들의 이동도가 증가될 수 있다. 상기 채널 영역에 인장력을 제공하기 위해, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 반도체 기판(100)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 예를 들어, 상기 반도체 기판(100)이 실리콘 기판인 경우, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 실리콘 카바이드(SIC)로 형성될 수 있다.
일 실시 예에 따르면, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)의 전체가 제2 타입의 도펀트로 도핑될 수 있다. 상기 전계 효과 트랜지스터가 피모스 트랜지스터인 경우 상기 제1 타입의 도펀트는 n형 도펀트이고, 상기 제2 타입의 도펀트는 p형 도펀트일 수 있다. 이와는 달리, 상기 전계 효과 트랜지스터가 엔모스 트랜지스터인 경우 상기 제1 타입의 도펀트는 p형 도펀트이고, 상기 제2 타입의 도펀트는 n형 도펀트일 수 있다. 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 인시츄(in-situ) 방식으로 도핑될 수 있다.
상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 리세스 영역(108)을 완전히 채울 수 있다. 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)은 상기 리세스 영역(108)과 접촉할 수 있다. 상기 에피택시얼 패턴들(120a, 120b)의 상부면은 상기 활성부(102)의 상부면보다 높거나 같을 수 있다.
상기 게이트 라인들(110) 사이에 형성되는 상기 제 1 에피택시얼 패턴(120a)은 상기 리세스 영역(108)의 바닥면 및 양 측면이 상기 선택적 에피택시얼 공정의 시드막(seed layer)으로 작용될 수 있다. 이 경우, 상기 게이트 라인들(110) 사이에 형성되는 상기 제 1 에피택시얼 패턴(120a)은 상기 리세스 영역(108)의 바닥면 및 양 측면에서 동시에 성장됨으로써, 상기 에피택시얼 패턴(120a)의 상부면은 실질적으로 평평하게 형성될 수 있다.
한편, 상기 게이트 라인들(110)과 상기 소자분리 패턴(104) 사이에 형성되는 상기 제 2 에피택시얼 패턴(120b)은 상기 리세스 영역(108)의 바닥면 및 상기 스페이서 막(118)에 인접한 상기 리세스 영역(108)의 측면이 상기 선택적 에피택시얼 공정의 시드막으로 작용될 수 있다.
이 경우, 상기 리세스 영역(108)의 바닥면 및 상기 스페이서 막(118) 아래의 상기 리세스 영역(108)의 일 측벽에서 에피택시얼 성장이 일어나고, 상기 소자 분리 패턴(104)에 인접한 일 측벽에서는 에피택시얼 성장이 일어나지 못하여 상기 제 2 에피택시얼 패턴(120b)의 상부면은 평평하지 않을 수 있다. 일례로, 상기 제 2 에피택시얼 패턴(120b)의 상부면은 상기 게이트 라인(110)에 가까울수록 높을 수 있으며, 상기 제 2 에피택시얼 패턴(120b)의 단면은 윗변이 짧은 사다리꼴 모양으로 형성될 수 있다.
도 5a를 참조하면, 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b) 상에 제 1 및 제 2 캡핑 패턴들(130a, 130b)이 형성될 수 있다.
상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 상기 전계 효과 트랜지스터의 소스/드레인과 접촉하는 영역일 수 있다. 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)의 상부면과 접촉할 수 있다.
상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 상기 반도체 기판(100) 또는 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)과 동일한 반도체 원소로 형성될 수 있다. 예를 들어, 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 실리콘 막(Si Layer) 또는 실리콘-게르마늄 막(SiGe Layer)으로 형성될 수 있다. 다른 예로, 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 실리콘-게르마늄(SiGe Layer)과 실리콘(Si Layer)의 이중 막(Bi-layer)으로 형성될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)과 다른 원소로 도핑될 수 있다. 예를 들어 상기 제 1 및 제 2 에피택시얼 패턴들(120a, 120b)이 실리콘-게르마늄(embedded SiGe)으로 형성된 경우, 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b)은 낮은 게르마늄 도핑(Low Ge doped) 및 높은 보론 도핑(High B doped)된 막(Layer)으로 형성될 수 있다. 상기 보론 도핑된 막을 형성하는 것은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 포함할 수 있다. 이로써 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b) 상에 상기 전계 효과 트랜지스터의 소스/드레인 접촉 시 전도도를 증가시킬 수 있다.
다른 예로, 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b) 상에 금속 실리사이드(Metal Silicide, 미도시)가 배치될 수 있다. 상기 금속 실리사이드는 상기 제 1 및 제 2 캡핑 패턴들(130a, 130b) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
도 5b 및 도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위해 도 5a의 일부분을 확대한 단면도들이다.
도 5b를 참조하면, 상기 게이트 라인들(110) 사이에 형성되는 상기 제 1 에피택시얼 패턴(120a)의 상부면은 평평한 형태일 수 있다. 이 때 상기 제 1 에피택시얼 패턴(120a) 상에 형성되는 상기 제 1 캡핑 패턴(130a)은 상기 제 1 에피택시얼 패턴(120a)의 상부면 전체에 형성될 수 있다. 이로써, 상기 제 1 캡핑 패턴(130a)상에 형성되는 컨택 플러그 영역(140a)은 실질적으로 평평한 상기 제 1 캡핑 패턴(130a) 상에 수직으로 형성될 수 있으며, 이에 따라 상기 컨택 공정에서 컨택 불량을 막을 수 있다.
도 5c를 참조하면, 상기 게이트 라인(110)과 상기 소자분리 패턴(104) 사이에 형성되는 상기 제 2 에피택시얼 패턴(120b)은 상기 제 1 에피택시얼 패턴(도 5b의 120a)과는 달리, 실질적으로 평평하지 않을 수 있다.
선택적 에피택시얼 공정은 면지수에 따라 성장 속도(Growth Rate)가 다를 수 있다. 즉, 상기 선택적 에피택시얼 공정은 [100] 방향의 성장 속도가 가장 빠르고 [111] 방향의 성장 속도가 가장 느릴 수 있다. 이 과정에서 성장 속도가 가장 느린 상기 [111] 방향의 면(Facet)이 형성되면, 성장 속도가 가장 빠른 상기 [100] 방향의 면으로의 성장이 우세하여 상기 [111] 방향으로는 성장하지 않을 수 있다. 상기 선택적 에피택시얼 공정시 발생하는 (111)면(C)이 형성되어 상기 제 2 에피택시얼 패턴(120b)의 단면은 윗변이 짧은 사다리꼴 모양으로 형성될 수 있다. 이에 따라, 상기 제 2 에피택시얼 패턴(120b) 상에 형성되는 상기 제 2 캡핑 패턴(130b)은 실질적으로 평평하지 않을 수 있다.
일반적인 반도체 소자의 상기 제 2 캡핑 패턴(130b)은 상기 증착 공정 및 상기 에칭 공정을 계속적(Continuous)인 방법으로 수행하여 형성될 수 있다. 일례로, 상기 제 2 캡핑 패턴(130b)은 상기 선택적 에피택시얼 성장을 위한 2염화실란(SiH2Cl2) 기체와 상기 에칭 공정을 위한 염화수소(HCl) 기체를 함께 흐르게(flow) 하여 형성될 수 있다. 이 경우, 상기 제 2 캡핑 패턴(130b)은 상기 제 2 에피택시얼 패턴(120b)의 (100)면(A) 상에 형성되고, (111)면(C) 상에는 거의 형성되지 않을 수 있다.
상기 제 2 캡핑 패턴(130b)의 상부면이 평평하지 못한 경우, 컨택 불량이 발생할 수 있다. 즉, 상기 컨택 공정에서 오정렬(Miss Align)이 발생되었을 때 상기 컨택 플러그 영역(140a)은 상기 제 2 캡핑 패턴(130b)의 (111)면(C)에 형성될 수 있다. 이 경우, 상기 제 2 캡핑 패턴(130b)의 (111)면(C) 부분이 에칭될 수 있으며, 이에 따라 플러그 임플란트(Plug-IIP) 공정 진행 시에 도펀트(Dopant)의 이온 주입 깊이(Range Ion Projection, Rp)가 더 깊이 맺히게 되어, 상기 이온 주입 깊이에 따라 발생하는 플러그 효과(Plug-Effect)가 상기 오정렬(Miss Align) 정도에 따라서 다르게 나타날 수 있다. 그 결과, 상기 트랜지스터의 산포 열화 문제가 발생할 수 있다.
도 6a는 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 설명하기 위한 단면도이고, 도 6b는 도 6a의 일부분을 확대한 단면도이다.
도 6a를 참조하면, 상기 게이트 라인(110)과 상기 소자분리 패턴(104) 사이에 형성되는 상기 제 2 에피택시얼 패턴(120b) 상에 제 3 캡핑 패턴(130c)이 형성될 수 있다.
상기 제 3 캡핑 패턴(130c)은 반복적 성장(Cyclic Growth) 방법으로 형성될 수 있다. 상기 반복적 성장 방법을 수행함으로써, 상기 제 2 캡핑 패턴(도 5a의 130b)은 상기 제 3 캡핑 패턴(130c)으로 변형될 수 있다.
상기 반복적 성장 방법은 증착 공정과 에칭 공정을 번갈아가며 수행하는 단계를 포함할 수 있다. 일례로, 상기 반복적 성장 방법은 증착 소스(Deposition source) 및 에칭 소스(Etching source)를 번갈아가며 흐르게(Flow) 하는 단계를 포함할 수 있다. 상기 증착 소스는 모노실란(SiH4), 다이실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 또는 2염화실란(SiH2Cl2) 중 적어도 하나를 포함할 수 있다. 상기 에칭 소스는 염화수소(HCl) 또는 염소(Cl2) 중 적어도 하나를 포함할 수 있다.
상기 증착 공정은 상기 에피택시얼 공정, LPCVD 공정, 또는 PVD 공정을 포함할 수 있다. 상기 증착 공정은 Furnace 등 증착 가능한 모든 반도체 장치를 이용할 수 있다. 상기 에칭 공정은 건식 식각, 습식 식각, 또는 건식 및 습식을 함께하는 혼합 식각 공정을 포함할 수 있다.
일례로, 상기 제 3 캡핑 패턴(130c)을 형성하는 단계는 상기 증착 공정을 위한 2염화실란(SiH2Cl2) 기체 및 상기 에칭 공정을 위한 염화수소(HCl) 기체를 번갈아가며 흐르게(flow) 할 수 있다. 다른 예로, 상기 제 3 캡핑 패턴(130c)을 형성하는 단계는 수소(H2) 기체를 계속적으로 흐르게 하고, 상기 증착 공정을 위한 실란(SiH4) 기체 및 상기 에칭 공정을 위한 염소(Cl2) 기체를 번갈아가며 흐르게 할 수 있다.
상기 반복적 성장 방법은 상기 증착 공정과 상기 에칭 공정 사이에 퍼지(Purge) 단계를 더 포함할 수 있다. 상기 퍼지 단계는 상기 증착 공정 및 에칭 공정 후 잔여 기체를 제거(residual gas pumping)하는 단계를 포함할 수 있다.
상기 제 3 캡핑 패턴(130c)은 증착 공정, 퍼지 단계, 에치 공정 및 퍼지 단계를 일 주기(1 Cycle)로 하여 형성될 수 있다. 상기 제 3 캡핑 패턴(130c)은 상기 일 주기를 1회 이상 반복하여 형성될 수 있다.
도 6b를 참조하면, 상기 제 3 캡핑 패턴(130c)의 단면은 4각형 이상의 다각형으로 형성될 수 있다. 상기 제 3 캡핑 패턴(130c)의 결정면들은 2개 이상의 결정면들을 포함할 수 있다. 예를 들어, 상기 제 3 캡핑 패턴(130c)의 결정면들은 (100)면(A)과 (110)면(B) 사이의 결정면들을 포함할 수 있다.
상기 증착 공정은 면지수에 따라 성장 속도(Growth Rate)가 다를 수 있으며, 이에 따라 상기 제 3 캡핑 패턴(130c)은 (100)면(A) 및 (111)면(C)이 형성될 수 있다.
상기 에칭 공정은 원자 간의 결합이 끊어지면서 [110] 방향으로 dangling bond가 가장 많이 형성되어, [110] 방향의 에칭 속도(Etch Rate)가 가장 빠를 수 있으며, 이에 따라 상기 제 3 캡핑 패턴(130c)은 (110) 면(B)이 형성될 수 있다.
상기 증착 공정과 상기 에칭 공정을 반복적으로 수행하면, 상기 제 3 캡핑 패턴(130c)은 (100)면(A)과 (110)면(B) 사이에 있는 하나 이상의 면들(C, D)을 가지고 형성될 수 있다. 일례로, 상기 제 3 캡핑 패턴(130c)은 (100)면(A), (110)면(B), (111)면(C), 및 (311)면(D) 중 적어도 하나를 포함할 수 있다.
본 발명에 따른 반도체 소자는 상기 제 3 캡핑 패턴(130c)이 (100)면(A)과 (110)면(B) 사이에 있는 모든 결정면들(C, D)을 포함하여, 상기 제 3 캡핑 패턴(130c)은 일반적인 반도체 소자의 캡핑 패턴보다 넓은 영역에서 형성될 수 있다. 이로써, 본 발명에 따른 반도체 소자의 컨택 플러그 영역(140a, 140b)은 일반적인 반도체 소자의 상기 컨택 플러그 영역(140a)보다 넓은 범위를 확보하여, 상기 컨택 공정에서의 오정렬(Miss Align) 발생 시 일반적인 반도체 소자보다 컨택 불량을 줄일 수 있다. 이에 따라 상기 이온 주입 깊이(Rp)에 의해 발생하는 플러그 효과(Plug-Effect)의 산포를 줄일 수 있으며, 결과적으로 트랜지스터 산포의 열화를 개선시킬 수 있다.
Claims (11)
- 활성부와 소자 분리 패턴을 포함하는 반도체 기판을 형성하는 단계;
상기 활성부 상에 게이트 라인을 형성하는 단계;
상기 게이트 라인 일측의 상기 활성부 내에 리세스 영역을 형성하는 단계;
상기 리세스 영역을 채우고, 상기 반도체 기판과 다른 반도체 원소를 포함하는 에피택시얼 패턴을 형성하는 단계; 및
상기 에피택시얼 패턴 상에 캡핑 패턴을 형성하는 단계를 포함하되,
상기 캡핑 패턴을 형성하는 단계는 증착(Deposition) 공정과 에칭(Etching) 공정을 반복적(Cyclic)으로 수행하여 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 리세스 영역을 형성하는 단계 후, 상기 반도체 기판을 세정하는 단계를 더 포함하되,
상기 반도체 기판을 세정하는 단계는 화학적 습식(Wet Chemical) 공정
또는 플라스마 에칭(Plasma Etching) 공정을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 캡핑 패턴은 언도핑(Un-doped) 또는 보론 도핑(High B Doped)된 막(Layer)을 포함하되,
상기 보론 도핑된 막을 형성하는 것은 이온 임플란트(Ion Implantation), 플라즈마 도핑(Plasma Doping), 또는 인시츄 도핑(In-situ Doping) 공정을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 캡핑 패턴을 형성하는 단계는,
증착 소스(Deposition source) 및 에칭 소스(Etching source)를 번갈아가며 흐르게(Flow) 하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 증착 소스는 모노실란(SiH4), 다이실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 또는 2염화실란(SiH2Cl2) 중 적어도 하나를 포함하고, 상기 에칭 소스는 염화수소(HCl) 또는 염소(Cl2) 중 적어도 하나를 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 캡핑 패턴을 형성하는 단계는,
상기 증착 공정과 상기 에칭 공정 사이에 퍼지(Purge) 단계를 더 포함하되,
상기 퍼지 단계는 상기 증착 공정 및 상기 에칭 공정 후 잔여 기체를 제거하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 캡핑 패턴을 형성하는 단계는,
상기 증착 공정, 상기 퍼지 단계, 상기 에칭 공정, 및 상기 퍼지 단계를 일 주기(1 Cycle)로 포함하되,
상기 일 주기를 1회 이상 반복하여 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 활성부와 소자 분리 패턴을 포함하는 반도체 기판;
상기 활성부를 상에 형성된 게이트 라인;
상기 게이트 라인 일측의 상기 활성부 내에 형성된 리세스 영역;
상기 리세스 영역 상에 형성된, 상기 반도체 기판과 다른 반도체 원소를 포함하는 에피택시얼 패턴; 및
상기 에피택시얼 패턴 상에 형성된 캡핑 패턴을 포함하되,
상기 캡핑 패턴은 (100)면 및 (110)면과 다른 적어도 하나의 결정면을 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 캡핑 패턴은 (100)면, (110)면, (111)면 또는 (311)면의 결정면 중 적어도 하나를 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 에피택시얼 패턴은 실리콘-게르마늄(SiGe) 또는 실리콘 카바이드(SiC)를 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 캡핑 패턴은 상기 반도체 기판과 동일한 원소 및 상기 에피택시얼 패턴과 동한 원소 중 적어도 하나를 포함하는 반도체 소자.
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