CN110137258B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：在衬底中的阱区；在阱区上的半导体图案，该半导体图案包括杂质；以及在半导体图案上的栅电极。半导体图案中的杂质的浓度在从半导体图案的与栅电极相邻的上部到半导体图案的与阱区相邻的下部的方向上增大。

Description

半导体器件
技术领域
本发明构思总地涉及一种半导体器件，更具体地，涉及包括场效应晶体管(FET)的半导体器件。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOSFET)构成的集成电路。随着半导体器件的尺寸和设计规则的减小，MOSFET的尺寸也按比例缩小。半导体器件的操作特性会由于MOSFET的按比例缩小而降低。因此，已经研究了制造半导体器件的各种方法以改善性能并同时克服由高集成所施加的任何限制。
发明内容
本发明构思的一些实施方式提供一种半导体器件，该半导体器件包括：衬底中的阱区；在阱区上的半导体图案，该半导体图案掺杂有杂质；以及在半导体图案上的栅电极。半导体图案中的杂质的掺杂浓度可以在从半导体图案的与栅电极相邻的上部到半导体图案的与阱区相邻的下部的方向上增大。
本发明构思的另一些实施方式提供一种半导体器件，该半导体器件包括：在衬底中的阱区；在阱区上的半导体图案；隔离图案，在半导体图案的相反两侧的阱区中；栅电极，覆盖半导体图案和隔离图案；以及源极/漏极区，在栅电极的相反两侧的阱区上。半导体图案可以插设在源极/漏极区之间并可以掺杂有杂质。半导体图案中的杂质的掺杂浓度可以在从半导体图案的与栅电极相邻的上部到半导体图案的与阱区相邻的下部的方向上增大。
附图说明
图1A是根据本发明构思的一些实施方式的半导体器件的透视图。
图1B是根据本发明构思的一些实施方式的沿着图1A的线I-I'和II-II'截取的截面图。
图2是表示根据本发明构思的一些实施方式的半导体图案中的杂质浓度的曲线图。
图3A和图4A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的透视图。
图3B和图4B是根据本发明构思的一些实施方式的分别沿着图3A和图4A的线I-I'和II-II'截取的截面图。
图5A是根据本发明构思的一些实施方式的半导体器件的透视图。
图5B是根据本发明构思的一些实施方式的沿着图5A的线I-I'、II-II'、III-III'和IV-IV'截取的截面图。
图6A是根据本发明构思的一些实施方式的半导体器件的透视图。
图6B是根据本发明构思的一些实施方式的沿着图6A的线I-I'和II-II'截取的截面图。
图7A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的透视图。
图7B是根据本发明构思的一些实施方式的沿着图7A的线I-I'和II-II'截取的截面图。
图8A是根据本发明构思的一些实施方式的半导体器件的透视图。
图8B是沿着图8A的线I-I'、II-II'和III-III'截取的截面图。
具体实施方式
现在将在下文参照附图更全面地描述各种示例实施方式。在整个本申请中，相同的附图标记可以指代相同的元件。
图1A是根据本发明构思的一些实施方式的半导体器件的透视图。图1B是沿着图1A的线I-I'和II-II'截取的截面图。图2是表示根据本发明构思的一些实施方式的半导体图案中的杂质浓度的曲线图。
参照图1A和图1B，阱区102设置在衬底100中。衬底100可以是半导体衬底。衬底100可以是例如硅衬底、锗衬底、硅锗衬底、绝缘体上硅(SOI)衬底等。阱区102可以是掺杂区，其中第一导电类型的掺杂剂被注入到衬底100中。阱区102可以具有第一导电类型。当第一导电类型是N型时，第一导电类型的掺杂剂可以是例如磷(P)。当第一导电类型是P型时，第一导电类型的掺杂剂可以是例如硼(B)。
半导体图案110设置在阱区102上。半导体图案110可以是使用衬底100作为籽晶形成的外延图案。例如，半导体图案110可以是使用衬底100作为籽晶外延生长的硅图案。半导体图案110可以包括杂质。半导体图案110中的杂质可以包括例如碳、氧和/或氮。阱区102中的第一导电类型的掺杂剂可以包括与半导体图案110中的杂质不同的元素。
参照图1A、图1B和图2，半导体图案110中的杂质浓度在从半导体图案110的上表面110U到其下表面110L的方向上增大。半导体图案110的与其上表面110U相邻的上部中的杂质浓度可以低于半导体图案110的与其下表面110L相邻的下部中的杂质浓度。半导体图案110的上部中的杂质浓度可以例如小于1E18原子数/cm3。半导体图案110的下部中的杂质浓度可以例如大于1E21原子数/cm3。半导体图案110的中间部分中的杂质浓度可以高于其上部中的杂质浓度并低于其下部中的杂质浓度。半导体图案110的中间部分可以设置在其上部和下部之间。
半导体图案110中的杂质浓度可以随着远离半导体图案110的上表面110U且更靠近其下表面110L而增大。半导体图案110中的杂质浓度可以在从半导体图案110的上表面110U到其下表面110L的方向上连续地增大。
再次参照图1A和图1B，隔离图案104在半导体图案110的相反两侧设置在阱区102中。隔离图案104可以在第一方向D1上彼此间隔开并在与第一方向D1交叉的第二方向D2上延伸。隔离图案104可以穿过阱区102的上部。半导体图案110可以设置在隔离图案104之间的阱区102上。隔离图案104可以分别暴露半导体图案110的侧壁。每个隔离图案104的最上表面可以相对于衬底100的上表面位于比半导体图案110的上表面110U低的水平面处。半导体图案110可以沿着垂直于第一方向D1和第二方向D2两者的第三方向D3突出在隔离图案104的最上表面之上。隔离图案104可以包括例如氧化物、氮化物和/或氮氧化物。
半导体图案110具有在第一方向D1上彼此相反的第一侧壁S1和在第二方向D2上彼此相反的第二侧壁S2。隔离图案104可以分别暴露半导体图案110的相反的第一侧壁S1。
栅极结构GS设置在半导体图案110上。栅极结构GS可以在第一方向D1上延伸并横过半导体图案110和隔离图案104。栅极结构GS包括栅电极GE、在半导体图案110和栅电极GE之间的栅极绝缘图案GI、在栅电极GE的侧壁上的栅极间隔物GSP、以及在栅电极GE的上表面上的栅极覆盖图案CAP。栅电极GE可以在第一方向D1上延伸并覆盖半导体图案110的上表面110U和第一侧壁S1以及隔离图案104的上表面。栅极绝缘图案GI可以沿着栅电极GE的下表面延伸。栅极绝缘图案GI可以插设在半导体图案110的上表面110U和栅电极GE之间以及在半导体图案110的每个第一侧壁和栅电极GE之间，并在每个隔离图案104的上表面和栅电极GE之间延伸。栅极间隔物GSP可以沿着栅电极GE的侧壁在第一方向D1上延伸。栅极覆盖层CAP可以沿着栅电极GE的上表面在第一方向D1上延伸。
栅电极GE可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和/或金属(例如铝或钨)。栅极绝缘图案GI可以包括高k电介质材料。例如，栅极绝缘图案GI可以包括铪氧化物、铪硅酸盐、锆氧化物和/或锆硅酸盐。栅极间隔物GSP和栅极覆盖图案CAP可以包括氮化物，例如硅氮化物。
源极/漏极区SD在栅极结构GS的相反两侧设置在阱区102上。每个源极/漏极区SD可以设置在隔离图案104之间的阱区102上。半导体图案110可以插设在源极/漏极区SD之间。源极/漏极区SD可以在第二方向D2上彼此间隔开而使半导体图案110在其间。源极/漏极区SD可以分别覆盖半导体图案110的相反的第二侧壁S2。源极/漏极区SD可以通过半导体图案110彼此连接。源极/漏极区SD可以是使用衬底100作为籽晶形成的半导体外延图案。例如，源极/漏极区SD可以是硅(Si)图案、硅锗(SiGe)图案和碳化硅(SiC)图案中的至少一种，其使用衬底100作为籽晶外延生长。每个源极/漏极区SD的最上表面可以相对于衬底100的上表面位于比半导体图案110的上表面110U高的水平面处。
源极/漏极区SD可以包括第二导电类型的掺杂剂。源极/漏极区SD可以具有第二导电类型。第二导电类型可以与第一导电类型不同。例如，当第一导电类型是N型时，第二导电类型是P型。当第一导电类型是P型时，第二导电类型是N型。源极/漏极区SD可以具有与阱区102不同的导电类型。当第二导电类型是N型时，第二导电类型的掺杂剂可以是例如磷(P)。当第二导电类型是P型时，第二导电类型的掺杂剂可以是例如硼(B)。
半导体图案110、栅电极GE和源极/漏极区SD可以构成晶体管。半导体图案110可以用作晶体管(例如FinFET)的沟道。半导体图案110的上表面110U可以与栅电极GE相邻。半导体图案110的下表面110L可以与阱区102相邻。半导体图案110中的杂质浓度可以在从半导体图案110的与栅电极GE相邻的上部到其与阱区102相邻的下部的方向上增大。
当晶体管是NMOSFET时，阱区102的第一导电类型可以是P型，源极/漏极区SD的第二导电类型可以是N型。在这些实施方式中，源极/漏极区SD可以向半导体图案110施加拉伸应变。当晶体管是PMOSFET时，阱区102的第一导电类型可以是N型，源极/漏极区SD的第二导电类型可以是P型。在这些实施方式中，源极/漏极区SD可以向半导体图案110施加压缩应变。
在使用本征半导体图案作为沟道的晶体管设置在阱区102上的实施方式中，阻挡图案可以提供在阱区102和本征半导体图案之间以降低阱区102中掺杂剂在随后的热工艺期间将扩散到本征半导体图案中的可能性。阻挡图案可以包括与本征半导体图案不同的材料。在这些实施方式中，在用于形成阻挡图案和本征半导体图案的蚀刻工艺期间，阻挡图案的蚀刻速率和本征半导体图案的蚀刻速率会不同，从而导致包括阻挡图案和本征半导体图案的有源图案的轮廓缺陷。
在一些实施方式中，可以提供使用半导体图案110作为其沟道的晶体管(例如鳍式场效应晶体管(FinFET))。半导体图案110可以包括杂质。半导体图案110中的杂质浓度可以在从半导体图案110的与栅电极GE相邻的上部到其与阱区102相邻的下部的方向上增大。在这些实施方式中，由于半导体图案110的下部包括相对高浓度的杂质，可以减少或可能防止阱区102中的掺杂剂在随后的热工艺期间将扩散到半导体图案110中的可能性。
此外，可以不在半导体图案110和阱区102之间提供额外的阻挡图案。因此，在用于形成半导体图案110的蚀刻工艺期间，可以减少或可能防止半导体图案110(即有源图案)的轮廓缺陷的可能性。
图3A和图4A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的透视图。图3B和图4B是分别沿着图3A和图4A的线I-I'和II-II'截取的截面图。为简洁起见，省略或简要地提及对参照图1A、图1B和图2描述的相同元件的描述。
参照图3A和图3B，阱区102形成在衬底100中。阱区102可以通过将第一导电类型的掺杂剂注入到衬底100中来形成。例如，阱区102可以通过在常温或高温执行离子注入工艺来形成。半导体层110R形成在阱区102上。例如，半导体层110R可以通过使用衬底100作为籽晶执行选择性外延生长工艺来形成。半导体层110R可以包括例如硅。半导体层110R的形成可以包括在选择性外延生长工艺期间或之后将杂质引入到半导体层110R中。杂质可以包括例如碳、氮和/或氧。杂质可以被引入在半导体层110R中以在其中具有浓度梯度。半导体层110R中的杂质浓度可以随着更靠近阱区102而增大。
参照图4A和图4B，半导体层110R被图案化以形成初始半导体图案110P。初始半导体图案110P可以在第一方向D1上彼此间隔开并在第二方向D2上延伸。在每个初始半导体图案110P的相反两侧的阱区102被图案化以形成沟槽T。每个沟槽T可以穿过阱区102的上部。沟槽T可以在第一方向D1上彼此间隔开并在第二方向D2上延伸。每个初始半导体图案110P可以设置在沟槽T之间的阱区102上。隔离图案104分别形成在沟槽T中。例如，隔离图案104可以通过在初始半导体图案110P上形成绝缘层以填充沟槽T以及平坦化绝缘层以暴露初始半导体图案110P的上表面来形成。隔离图案104的上部可以凹陷以暴露初始半导体图案110P的侧壁。
再次参照图1A和图1B，每个初始半导体图案110P被图案化以形成半导体图案110。半导体图案110的形成可以包括蚀刻每个初始半导体图案110P的一部分以暴露半导体图案110的相反两侧的阱区102。源极/漏极区SD形成在半导体图案110的相反两侧的阱区102上。源极/漏极区SD可以通过使用衬底100作为籽晶执行选择性外延生长工艺来形成。源极/漏极区SD的形成可以包括在选择性外延生长工艺期间或之后在源极/漏极区SD中注入第二导电类型的掺杂剂。
栅极结构GS形成为横过半导体图案110和隔离图案104。例如，栅极结构GS的形成可以包括：形成横过半导体图案110和隔离图案104的牺牲栅极图案；在牺牲栅极图案的相反的侧壁上形成栅极间隔物GSP；去除牺牲栅极图案以形成栅极间隔物GSP之间的间隙区域；依次形成栅极绝缘层和栅电极层以填充间隙区域；平坦化栅极绝缘层和栅电极层以在间隙区域中形成栅极绝缘图案GI和栅电极GE；以及在间隙区域中在栅电极GE上形成栅极覆盖图案CAP。半导体图案110可以具有在第一方向D1上彼此相反的第一侧壁S1和在第二方向D2上彼此相反的第二侧壁S2。隔离图案104可以分别暴露半导体图案110的第一侧壁S1。栅极结构GS可以覆盖半导体图案110的暴露的第一侧壁S1。源极/漏极区SD可以分别覆盖半导体图案110的第二侧壁S2。
在本发明构思的一些实施方式中，可以不在半导体图案110和阱区102之间形成额外的阻挡图案。在这些实施方式中，在蚀刻半导体层110R和初始半导体图案110P以形成半导体图案110的工艺期间，可以减少或可能防止半导体图案(即有源图案)中的轮廓缺陷的可能性。
图5A是根据本发明构思的一些实施方式的半导体器件的透视图。图5B是沿着图5A的线I-I'、II-II'、III-III'和IV-IV'截取的截面图。下面将主要描述本示例实施方式与参照图1A、图1B和图2描述的以上示例实施方式之间的差异。
参照图5A和图5B，衬底100包括第一区域R1和第二区域R2。第一区域R1和第二区域R2可以是彼此不同的区域。第一阱区102a设置在第一区域R1中。第二阱区102b设置在第二区域R2中。第一阱区102a和第二阱区102b可以具有彼此不同的导电类型。第一阱区102a可以是掺杂区，其中第一导电类型的掺杂剂被注入到衬底100中。第二阱区102b可以是掺杂区，其中第二导电类型的掺杂剂被注入到衬底100中。当第一导电类型是N型时，第二导电类型可以是P型。当第一导电类型是P型时，第二导电类型可以是N型。
第一有源结构AS1和第一栅极结构GS1设置在第一阱区102a上。第一栅极结构GS1可以在第一方向D1上延伸并横过第一有源结构AS1。第一有源结构AS1包括在第一栅极结构GS1下面的第一半导体图案110a以及在第一栅极结构GS1的相反两侧的第一源极/漏极区SD1。第一源极/漏极区SD1可以在第二方向D2上彼此间隔开而使第一半导体图案110a在其间。
第一半导体图案110a可以与参照图1A、图1B和图2描述的半导体图案110基本上相同。第一半导体图案110a可以是使用衬底100作为籽晶形成的外延图案。第一半导体图案110a可以包括杂质。第一阱区102a中的第一导电类型的掺杂剂可以包括与第一半导体图案110a中的杂质不同的元素。第一半导体图案110a中的杂质的浓度可以在从第一半导体图案110a的与第一栅极结构GS1相邻的上部到其与第一阱区102a相邻的下部的方向上增大。
第一源极/漏极区SD1可以在第一栅极结构GS1的相反两侧设置在第一阱区102a上。第一半导体图案110a可以设置在第一源极/漏极区SD1之间。第一源极/漏极区SD1可以通过第一半导体图案110a彼此连接。第一源极/漏极区SD1可以是使用衬底100作为籽晶形成的外延图案，并包括第二导电类型的掺杂剂。第一源极/漏极区SD1可以具有与第一阱区102a不同的导电类型。
隔离图案104在第一有源结构AS1的相反两侧设置在第一阱区102a中。隔离图案104可以在第一方向D1上彼此间隔开并在第二方向D2上延伸。第一有源结构AS1可以设置在隔离图案104之间的第一阱区102a上。隔离图案104可以穿过第一阱区102a的上部。隔离图案104可以分别暴露第一半导体图案110a的侧壁。第一栅极结构GS1可以覆盖第一半导体图案110a的上表面和暴露的侧壁并横过隔离图案104。第一栅极结构GS1可以与参照图1A、图1B和图2描述的栅极结构GS基本上相同。
第一半导体图案110a、第一栅极结构GS1的栅电极GE和第一源极/漏极区SD1可以构成第一晶体管。第一半导体图案110a可以用作第一晶体管的沟道。例如，第一晶体管可以是NMOSFET。在这些实施方式中，第一阱区102a的第一导电类型可以是P型，第一源极/漏极区SD1的第二导电类型可以是N型。第一源极/漏极区SD1可以向第一半导体图案110a施加拉伸应变。
第二有源结构AS2和第二栅极结构GS2设置在第二阱区102b上。第二栅极结构GS2可以在第一方向D1上延伸并横过第二有源结构AS2。第二有源结构AS2包括在第二栅极结构GS2下面的第二半导体图案110b以及在第二栅极结构GS2的相反两侧的第二源极/漏极区SD2。第二源极/漏极区SD2可以在第二方向D2上彼此间隔开而使第二半导体图案110b在其间。
第二半导体图案110b可以与参照图1A、图1B和图2描述的半导体图案110基本上相同。第二半导体图案110b可以包括与第一半导体图案110a相同的材料。第二半导体图案110b可以是使用衬底100作为籽晶形成的外延图案。第二半导体图案110b可以包括杂质。第二阱区102b中的第二导电类型的掺杂剂可以是与第二半导体图案110b中的杂质不同的元素。第二半导体图案110b中的杂质的浓度可以在从第二半导体图案110b的与第二栅极结构GS2相邻的上部到其与第二阱区102b相邻的下部的方向上增大。
第二源极/漏极区SD2可以在第二栅极结构GS2的相反两侧设置在第二阱区102b上。第二半导体图案110b可以设置在第二源极/漏极区SD2之间。第二源极/漏极区SD2可以通过第二半导体图案110b彼此连接。第二源极/漏极区SD2可以是使用衬底100作为籽晶形成的外延图案并包括第一导电类型的掺杂剂。第二源极/漏极区SD2可以具有与第二阱区102b不同的导电类型。
隔离图案104在第二有源结构AS2的相反两侧设置在第二阱区102b中。隔离图案104可以在第一方向D1上彼此间隔开并在第二方向D2上延伸。第二有源结构AS2可以设置在隔离图案104之间的第二阱区102b上。隔离图案104可以穿过第二阱区102b的上部。隔离图案104可以分别暴露第二半导体图案110b的侧壁。第二栅极结构GS2可以覆盖第二半导体图案110b的上表面和暴露的侧壁并横过隔离图案104。第二栅极结构GS2可以与参照图1A、图1B和图2描述的栅极结构GS基本上相同。
第二半导体图案110b、第二栅极结构GS2的栅电极GE和第二源极/漏极区SD2可以构成第二晶体管。第二半导体图案110b可以用作第二晶体管的沟道。例如，第二晶体管可以是PMOSFET。在这些实施方式中，第二阱区102b的第二导电类型可以是N型，第二源极/漏极区SD2的第一导电类型可以是P型。第二源极/漏极区SD2可以将压缩应变施加到第二半导体图案110b。
在一些实施方式中，具有不同导电类型的第一晶体管和第二晶体管可以提供在衬底100上。第一晶体管可以使用第一半导体图案110a作为其沟道。第二晶体管可以使用第二半导体图案110b作为其沟道。第一半导体图案110a和第二半导体图案110b可以包括杂质。第一半导体图案110a中的杂质的浓度可以在其与第一阱区102a相邻的下部中相对高。第二半导体图案110b中的杂质的浓度可以在其与第二阱区102b相邻的下部中相对高。因此，可以减少或可能防止第一阱区102a和第二阱区102b中的掺杂剂扩散到第一半导体图案110a和第二半导体图案110b中的可能性。
图6A是根据本发明构思的一些实施方式的半导体器件的透视图。图6B是沿着图6A的线I-I'和II-II'截取的截面图。下面将主要描述本示例实施方式与参照图1A、图1B和图2描述的以上示例实施方式之间的差异。
参照图6A和图6B，阱区102设置在衬底100中。阱区102可以是掺杂区，其中第一导电类型的掺杂剂被注入到衬底100中。阱区102可以具有第一导电类型。
半导体层110R设置在阱区102上。半导体层110R可以是使用衬底100作为籽晶形成的外延层。例如，半导体层110R可以包括使用衬底100作为籽晶外延生长的硅层。半导体层110R可以包括杂质。半导体层110R中的杂质可以包括例如碳、氮和/或氧。阱区102中的第一导电类型的掺杂剂可以包括与半导体层110R中的杂质不同的元素。如参照图2所述的，半导体层110R中的杂质的浓度可以在从半导体层110R的上表面110U到半导体层110R的下表面110L的方向上连续地增大。
栅极结构GS设置在半导体层110R上。栅极结构GS包括在第一方向D1上延伸的栅电极GE、在半导体层110R与栅电极GE之间的栅极绝缘图案GI、在栅电极GE的侧壁上的栅极间隔物GSP以及在栅电极GE的上表面上的栅极覆盖图案CAP。栅电极GE可以覆盖半导体层110R的上表面110U。栅极绝缘图案GI可以插设在半导体层110R的上表面110U和栅电极GE之间。栅极间隔物GSP可以沿着栅电极GE的侧壁在第一方向D1上延伸。栅极覆盖层CAP可以沿着栅电极GE的上表面在第一方向D1上延伸。
源极/漏极区SD在栅极结构GS的相反两侧设置在半导体层110R中。源极/漏极区SD可以是掺杂区，其中第二导电类型的掺杂剂被注入到半导体层110R中。源极/漏极区SD可以具有第二导电类型。第二导电类型可以与第一导电类型不同。源极/漏极区SD可以具有与阱区102不同的导电类型。源极/漏极区SD可以延伸到阱区102中。半导体层110R的一部分可以设置在栅极结构GS下面以及在源极/漏极区SD之间。源极/漏极区SD可以在第二方向D2上彼此间隔开而使半导体层110R的该部分在其间。半导体层110R的该部分可以指半导体图案。
半导体层110R的该部分、栅电极GE和源极/漏极区SD可以构成晶体管。半导体层110R的该部分可以用作晶体管(例如FinFET)的沟道。半导体层110R的上表面110U可以与栅电极GE相邻。半导体层110R的下表面110L可以与阱区102相邻。半导体层110R中的杂质的浓度可以在从半导体层110R的与栅电极GE相邻的上部到其与阱区102相邻的下部的方向上增大。当晶体管是NMOSFET时，阱区102的第一导电类型可以是P型，源极/漏极区SD的第二导电类型可以是N型。当晶体管是PMOSFET时，阱区102的第一导电类型可以是N型，源极/漏极区SD的第二导电类型可以是P型。
图7A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的透视图。图7B是沿着图7A的线I-I'和II-II'截取的截面图。下面将省略或简要地提及对参照图6A和图6B描述的相同元件的描述。
参照图7A和图7B，阱区102设置在衬底100中。阱区102可以通过将第一导电类型的掺杂剂注入到衬底100中来形成。例如，阱区102可以通过在常温或高温执行离子注入工艺来形成。半导体层110R形成在阱区102中。半导体层110R的形成可以与参照图3A和图3B描述的相同。半导体层110R可以在第三方向D3上具有一厚度。在一些实施方式中，半导体层110R可以形成为相对薄。
再次参照图6A和图6B，栅极结构GS形成在半导体层110R上。栅极结构GS的形成可以包括例如在半导体层110R上顺序地形成栅极绝缘图案GI、栅电极GE和栅极覆盖图案CAP以及在栅电极GE的相反的侧壁上形成栅极间隔物GSP。源极/漏极区SD可以在栅极结构GS的相反两侧形成在半导体层110R中。源极/漏极区SD可以通过在栅极结构GS的相反两侧将第二导电类型的掺杂剂注入在半导体层110R中来形成。
图8A是根据本发明构思的一些实施方式的半导体器件的透视图。图8B是沿着图8A的线I-I'、II-II'和III-III'截取的截面图。下面将主要描述本示例实施方式与参照图1A、图1B和图2描述的以上示例实施方式之间的差异。
参照图8A和图8B，衬底100包括第一区域R1和第二区域R2。第一区域R1和第二区域R2可以是彼此不同的区域。第一阱区102a设置在衬底100的第一区域R1中。第二阱区102b设置在衬底100的第二区域R2中。第一阱区102a和第二阱区102b可以具有彼此不同的导电类型。第一阱区102a可以是掺杂区，其中第一导电类型的掺杂剂被注入到衬底100的第一区域R1中。第二阱区102b可以是掺杂区，其中第二导电类型的掺杂剂被注入到衬底100的第二区域R2中。当第一导电类型是N型时，第二导电类型可以是P型。当第一导电类型是P型时，第二导电类型可以是N型。
半导体层110R设置在第一阱区102a和第二阱区102b中。半导体层110R可以是使用衬底100作为籽晶形成的外延层。例如，半导体层110R可以包括使用衬底100作为籽晶外延生长的硅层。半导体层110R可以包括杂质。半导体层110R中的杂质可以是碳、氮和/或氧。第一阱区102a和第二阱区102b的掺杂剂可以包括与半导体层110R中的杂质不同的元素。如参照图2所述的，半导体层110R中的杂质的浓度可以在从半导体层110R的上表面110U到其下表面110L的方向上增大。半导体层110R中的杂质浓度可以在从半导体层110R的上表面110U到其下表面110L的方向上连续地增大。
第一栅极结构GS1和第二栅极结构GS2设置在半导体层110R上并彼此间隔开。第一栅极结构GS1和第二栅极结构GS2可以分别设置在第一阱区102a和第二阱区102b上，并在第一方向D2上延伸。第一栅极结构GS1和第二栅极结构GS2中的每个可以与参照图6A和图6B描述的栅极结构GS基本上相同。
第一源极/漏极区SD1在第一栅极结构GS1的相反两侧设置在半导体层110R中。第二源极/漏极区SD2在第二栅极结构GS2的相反两侧设置在半导体层110R中。第二源极/漏极区SD2可以具有与第一源极/漏极区SD1不同的导电类型。第一源极/漏极区SD1可以是掺杂区，其中第二导电类型的掺杂剂被注入在半导体层110R中。第二源极/漏极区SD2可以是掺杂区，其中第一导电类型的掺杂剂被注入在半导体层110R中。第一源极/漏极区SD1可以延伸到第一阱区102a中。第二源极/漏极区SD2可以延伸到第二阱区102b中。
半导体层110R的第一部分P1设置在第一栅极结构GS1下面并插设在第一源极/漏极区SD1之间。第一源极/漏极区SD1可以在第二方向D2上彼此间隔开而使半导体层110R的第一部分P1在其间。半导体层110R的第二部分P2设置在第二栅极结构GS2下面并插设在第二源极/漏极区SD2之间。第二源极/漏极区SD2可以在第二方向D2上彼此间隔开而使半导体层110R的第二部分P2在其间。半导体层110R的第一部分P1可以指第一半导体图案。半导体层110R的第二部分P2可以指第二半导体图案。
半导体层110R的第一部分P1、第一栅极结构GS1的栅电极GE和第一源极/漏极区SD1可以构成第一晶体管。半导体层110R的第一部分P1可以用作第一晶体管的沟道。例如，第一晶体管可以是NMOSFET。在这些实施方式中，第一阱区102a的第一导电类型可以是P型。第一源极/漏极区SD1的第二导电类型可以是N型。半导体层110R的第二部分P2、第二栅极结构GS2的栅电极GE和第二源极/漏极区SD2可以构成第二晶体管。半导体层110R的第二部分P2可以用作第二晶体管的沟道。例如，第二晶体管可以是PMOSFET。在这些实施方式中，第二阱区102b的第二导电类型可以是N型。第二源极/漏极区SD2的第一导电类型可以是P型。
在一些实施方式中，具有彼此不同的导电类型的第一晶体管和第二晶体管可以提供在衬底100上。第一晶体管和第二晶体管可以分别使用半导体层110R的第一部分P1和第二部分P2作为其各自的沟道。半导体层110R中的杂质浓度可以在半导体层110R的与第一阱区102a和第二阱区102b相邻的下部中相对高。
在一些实施方式中，包括杂质的半导体层110R可以设置在阱区102中。半导体层110R中的杂质浓度可以随着更靠近阱区102而增大。在这些实施方式中，由于半导体层110R的与阱区102相邻的下部包括相对高浓度的杂质，所以可以减少或可能防止阱区102中的掺杂剂将由于随后的热工艺而扩散到半导体层110R中的可能性。
此外，额外的阻挡图案可以不插设在半导体图案110和阱区102之间。因此，当图案化半导体层110R以形成半导体图案110时，在蚀刻半导体层110R的工艺期间可以减少半导体图案110(即有源图案)的轮廓缺陷的可能性。
尽管已经参照本发明构思的示例实施方式示出并描述了本发明构思，但是本领域普通技术人员将理解，可以对其进行形式和细节上的各种改变，而没有脱离本发明构思的精神和范围，本发明构思的精神和范围由权利要求书阐述。
本申请要求于2018年2月9日在韩国知识产权局提交的韩国专利申请第10-2018-0016380号的优先权，其公开内容通过引用整体地结合于此。

Claims (16)

1.一种半导体器件，包括：
在衬底中的阱区；
在所述阱区上的半导体图案，所述半导体图案掺杂有杂质；
在所述半导体图案上的栅电极，以及
在所述栅电极的相反两侧的源极/漏极区，
其中所述半导体图案在所述源极/漏极区之间，并且所述半导体图案的下表面和所述源极/漏极区的下表面与所述阱区接触，
其中所述半导体图案中的所述杂质的掺杂浓度在从所述半导体图案的与所述栅电极相邻的上表面到所述半导体图案的与所述阱区相邻的所述下表面的方向上增大，
其中所述阱区掺杂有具有第一导电类型的掺杂剂，所述阱区的所述第一导电类型的所述掺杂剂包括与所述半导体图案中的所述杂质不同的元素，
其中所述半导体图案中的所述杂质包括碳、氮和/或氧。
2.根据权利要求1所述的半导体器件，
其中所述源极/漏极区掺杂有具有不同于所述第一导电类型的第二导电类型的掺杂剂。
3.根据权利要求1所述的半导体器件：
其中所述半导体图案的中间部分中的杂质的掺杂浓度高于所述半导体图案的上部中的掺杂浓度并低于所述半导体图案的下部中的掺杂浓度；并且
其中所述半导体图案的所述中间部分在所述半导体图案的所述上部和所述半导体图案的所述下部之间。
4.根据权利要求1所述的半导体器件，还包括在所述半导体图案的相反两侧的所述阱区中的隔离图案，
其中所述隔离图案分别暴露所述半导体图案的侧壁；并且
其中所述栅电极覆盖所述半导体图案的上表面和暴露的侧壁。
5.根据权利要求4所述的半导体器件，其中所述半导体图案的所述下表面相对于所述衬底的上表面位于与所述隔离图案的上表面相同的水平。
6.根据权利要求4所述的半导体器件，其中所述源极/漏极区是在所述阱区上形成的半导体外延图案。
7.根据权利要求4所述的半导体器件，其中所述源极/漏极区具有与所述阱区不同的导电类型。
8.根据权利要求4所述的半导体器件：
其中所述半导体图案包括在第一方向上彼此相反的第一侧壁和在与所述第一方向交叉的第二方向上彼此相反的第二侧壁；
其中所述隔离图案分别暴露所述半导体图案的所述第一侧壁；
其中所述栅电极覆盖所述半导体图案的暴露的第一侧壁；并且
其中所述源极/漏极区分别覆盖所述半导体图案的所述第二侧壁。
9.根据权利要求1所述的半导体器件：
其中所述阱区包括具有彼此不同的导电类型的第一阱区和第二阱区；
其中所述半导体图案包括在所述第一阱区上的第一半导体图案和在所述第二阱区上的第二半导体图案；
其中所述栅电极包括在所述第一半导体图案上的第一栅电极和在所述第二半导体图案上的第二栅电极；
其中所述第一半导体图案和所述第二半导体图案中的每个包括杂质；
其中所述第一半导体图案中的杂质的掺杂浓度在从所述第一半导体图案的与所述第一栅电极相邻的上表面到所述第一半导体图案的与所述第一阱区相邻的下表面的方向上增大；并且
其中所述第二半导体图案中的杂质的掺杂浓度在从所述第二半导体图案的与所述第二栅电极相邻的上表面到所述第二半导体图案的与所述第二阱区相邻的下表面的方向上增大。
10.一种半导体器件，包括：
在衬底中的阱区；
在所述阱区上的半导体图案，所述半导体图案掺杂有杂质；
隔离图案，在所述半导体图案的相反两侧的所述阱区中；
栅电极，覆盖所述半导体图案和所述隔离图案；以及
源极/漏极区，在所述栅电极的相反两侧的所述阱区上，
其中所述半导体图案插设在所述源极/漏极区之间；
其中所述半导体图案中的杂质的掺杂浓度在从所述半导体图案的与所述栅电极相邻的上部到所述半导体图案的与所述阱区相邻的下部的方向上增大，
其中所述阱区包括第一导电类型的掺杂剂，
其中所述第一导电类型的所述掺杂剂包括与所述半导体图案中的所述杂质不同的元素，
其中所述半导体图案的下表面和所述源极/漏极区的下表面与所述阱区接触，
其中所述杂质包括碳、氮和/或氧。
11.根据权利要求10所述的半导体器件，其中所述半导体图案包括硅。
12.根据权利要求10所述的半导体器件，
其中所述隔离图案分别暴露所述半导体图案的侧壁；并且
其中所述栅电极覆盖所述半导体图案的上表面和暴露的侧壁，并在所述隔离图案的上表面上延伸。
13.根据权利要求10所述的半导体器件：
其中所述半导体图案包括在第一方向上彼此相反的第一侧壁和在与所述第一方向交叉的第二方向上彼此相反的第二侧壁；
其中所述栅电极在所述第一方向上延伸，并覆盖所述半导体图案的所述第一侧壁和所述隔离图案的上表面；并且
其中所述源极/漏极区彼此间隔开而使所述半导体图案在其间，并覆盖所述半导体图案的所述第二侧壁。
14.根据权利要求10所述的半导体器件，其中所述半导体图案中的所述杂质的掺杂浓度在从所述半导体图案的所述上部到所述半导体图案的所述下部的方向上连续地增大。
15.根据权利要求10所述的半导体器件，其中所述源极/漏极区具有与所述阱区不同的导电类型。
16.根据权利要求10所述的半导体器件，其中所述半导体图案的最下表面相对于所述衬底的上表面位于与每个所述隔离图案的最上表面相同的水平。
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