KR101857917B1 - 반도체 구조물 및 그 제조 방법 - Google Patents

반도체 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR101857917B1
KR101857917B1 KR1020170079054A KR20170079054A KR101857917B1 KR 101857917 B1 KR101857917 B1 KR 101857917B1 KR 1020170079054 A KR1020170079054 A KR 1020170079054A KR 20170079054 A KR20170079054 A KR 20170079054A KR 101857917 B1 KR101857917 B1 KR 101857917B1
Authority
KR
South Korea
Prior art keywords
layer
thickness
substrate
epitaxial region
concentration
Prior art date
Application number
KR1020170079054A
Other languages
English (en)
Other versions
KR20170077854A (ko
Inventor
신지운 쿠앙
쭝싱 유
이밍 쉐우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170077854A publication Critical patent/KR20170077854A/ko
Application granted granted Critical
Publication of KR101857917B1 publication Critical patent/KR101857917B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

본 개시의 일부 실시예들은, 기판 및 기판 내에 부분적으로 배치되는 에피택셜 영역을 포함하는 반도체 구조물을 제공한다. 에피택셜 영역은 기판의 격자 상부보다 더 큰 격자 상수를 가진 기판을 포함한다. 에피택셜 영역 내의 물질의 농도 프로파일은 에피택셜 영역의 하부 부분으로부터 에피택셜 영역의 상부 부분까지 단조 증가한다. 에피택셜 영역의 제1 층은 약 2인 폭에 대한 높이의 비율을 가진다. 제1 층은 기판에 가장 가깝게 위치되는 층이며, 제1 층은 약 20 퍼센트 내지 약 32 퍼센트의 평균 농도의 물질을 가진다. 제2 층은 제1 층 위에 배치된다. 제2 층은 약 27 퍼센트 내지 약 37 퍼센트의 농도의 물질을 가진 하부 부분을 구비한다.

Description

반도체 구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 구조물 및 그 제조 방법에 관한 것이다.
금속 산화물 반도체 전계 효과 트래지스터(MOSFET)의 소형화는, 속도, 성능, 기능적 밀도, 및 제조 비용에 있어서 지속적인 향상을 가능하게 하였다. MOSFET 성능을 추가적으로 향상시키기 위한 하나의 방법은, 트랜지스터의 채널 영역에 선택적으로 응력(stress)을 인가하는 것이다. 응력은 반도체 결정 격자를 변형시키고(즉, 스트레인(strain)), 이러한 변형은 교대로 반도체의 밴드 정렬 및 격자 구조물에 영향을 준다.
금속 산화물 반도체(MOS) 디바이스의 성능을 향상시키기 위하여, 응력은 캐리어 이동도를 개선시키도록 MOS 디바이스의 채널 영역들에 도입될 수도 있다. 일반적으로, 소스/드레인 방향으로 n 형 MOS("NMOS") 디바이스의 채널 영역 내에 인장 응력을 유도하고, 그리고 소스/드레인 방향으로 p 형 MOS("PMOS") 디바이스의 채널 영역 내에 압축 응력을 유도하는 것이 바람직하다.
PMOS 디바이스의 채널 영역들에 압축 응력을 인가하기 위하여 일반적으로 사용되는 방법은 소스 및 드레인 영역 내에 SiGe 스트레서들을 성장시키는 것이다. 이러한 방법은 통상적으로 실리콘 기판 상에 게이트 스택을 형성하는 단계와, 게이트 스택의 측벽들 상에 스페이서들을 형성하는 단계와, 실리콘 기판 내에 그리고 게이트 스페이서에 인접하게 오목부를 형성하는 단계와, 상기 오목부 내에 SiGe 스트레서들을 에피택셜적으로 성장시키는 단계를 포함한다. 그 후, 어닐링을 수행한다. SiGe는 실리콘보다 더 큰 격자 상수를 가지므로, SiGe는 어닐링 이후에 팽창되고, 각각의 MOS 디바이스의 채널 영역에 압축 응력을 인가하며, 이러한 채널 영역은, 소스 SiGe 스트레서와 드레인 SiGe 스트레서 사이에 위치된다.
본 개시의 일부 실시예들은, 기판 및 그 기판 내에 부분적으로 배치되는 에피택셜 영역을 포함하는 반도체 구조물을 제공한다. 이 에피택셜 영역은 기판의 격자 상수보다 더 큰 격자 상수를 가진 물질을 포함한다. 애피택셜 영역 내의 상기 물질의 농도 프로파일은, 에피택셜 영역의 하부 부분으로부터 에피택셜 영역의 상부 부분까지 단조 증가하는 것을 나타낸다. 에피택셜 영역은 또한 다층 구조물을 포함한다. 다층 구조물의 제1 층은 약 2인, 폭에 대한 높이의 비율을 가진다. 제1 층은, 기판에 가장 가깝게 위치되는 층이며, 상기 제1 층은 약 20 퍼센트 내지 약 32 퍼센트의 평균 농도의 물질을 가진다. 제2 층은 제1 층 위에 위치된다. 제2 층의 하부 부분은, 약 27 퍼센트 내지 약 37 퍼센트의 평균 농도의 물질을 가진다.
본 개시의 일부 실시예들에 있어서, 물질은 주기율표에서의 4족 원소로부터 선택된다.
본 개시의 일부 실시예들에 있어서, 상기 제1 층의 하부 두께는 약 14 나노미터 내지 약 17 나노미터이다.
본 개시의 일부 실시예들에 있어서, 상기 하부 부분은, 약 9 나노미터 내지 약 14 나노미터의 수직 두께를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제2 층 내의 도펀트는, 약 1.8E20/cm3 내지 약 2.6E20/cm3의 도핑 농도를 포함한다.
본 개시의 일부 실시예들에 있어서, 제1 층은 1E19/cm3 보다 낮은 도핑 농도의 도펀트를 포함한다.
본 개시의 일부 실시예들에 있어서, 본 개시의 반도체 구조물은, 상기 기판 상에 그리고 상기 에피택셜 영역에 근접하게 적어도 게이트 및 스페이서를 더 포함한다.
본 개시의 일부 실시예들은, 게이트, 기판, 및 에피택셜 영역을 포함하는 반도체 구조물을 제공한다. 에피택셜 영역은, 상기 게이트 부근의 드레인 영역과 소스 영역 중 적어도 하나에 위치된다. 에피택셜 영역은, 하부 부분으로부터 상부 부분까지 단조 증가하고 있는 게르마늄 농도 프로파일을 포함한다. 다층 구조물은 제1 층 및 제2 층을 포함한다. 제1 층은 기판에 가장 가깝다. 제1 층은 약 2인, 폭에 대한 높이의 비율을 가진다. 제1 층은 약 20 퍼센트 내지 약 32 퍼센트의 평균 게르마늄 농도를 가진다. 제2 층은 제1 층 위에 있다. 제2 층의 하부 부분은 약 27 퍼센트 내지 약 37 퍼센트의 게르마늄 농도를 가진다.
본 개시의 일부 실시예들에 있어서, 상기 제1 층의 수직 두께는, 약 14 나노미터 내지 약 17 나노미터이다.
본 개시의 일부 실시예들에 있어서, 상기 하부 부분은 약 9 나노미터 내지 약 14 나노미터의 수직 두께를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제2 층은, 약 1.8E20/cm3 내지 약 2.6E20/cm3의 붕소 농도를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제2 층에서의 상기 게르마늄 농도는, 그레이딩(grading) 프로파일을 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제1 층은 1E19/cm3 보다 낮은 붕소 도핑 농도를 더 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제1 층에서의 게르마늄 농도는, 최대 농도와 최소 농도 간의 차이가 10 퍼센트인 그레이딩 프로파일을 포함한다.
본 개시의 일부 실시예들은, 반도체 구조물의 제조 방법을 제공한다. 이 방법은, 기판 내에 오목부를 형성하는 단계와, 에피택셜 영역을 형성하는 단계를 포함한다. 상기 에피택셜 영역을 형성하는 단계는, 상기 기판의 제2 격자 상수보다 더 큰 제1 격자 상수를 갖는 물질을 가지는 다층 구조물을 형성하는 단계를 포함한다. 상기 기판 부근에, 약 20 퍼센트 내지 약 32 퍼센트의 평균 농도의 물질을 가지는 제1 층을 형성하는 단계는 인 시츄(in-situ) 성장에 의해 행해진다. 제2 층은 제1 층 위에 형성된다. 제2 층의 하부 부분은 약 27 퍼센트 내지 약 37 퍼센트의 농도의 물질을 가진다. 도펀트는 상기 제1 층 및 상기 제2 층 내에 형성된다.
본 개시의 일부 실시예들에 있어서, 상기 오목부를 형성하는 단계는, 습식 에칭, 건식 에칭 또는 이들의 조합에 의해 상기 기판을 에칭하는 단계를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 에피택셜 영역을 형성하는 단계는, 주기적인(cyclic) 퇴적 에칭 동작, 선택적인 에피택셜 성장, 또는 이들의 조합을 수행하는 단계를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제1 층 내에 도펀트들을 형성하는 단계는, 본질적으로 Ⅲ-Ⅴ 원소로 구성되는 그룹으로부터 선택되는 도펀트를 이용하여 인 시츄 도핑 또는 이온 주입 동작을 수행하는 단계를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제2 층 내에 도펀트들을 형성하는 단계는, 붕소를 이용하여 인 시츄 도핑 또는 이온 주입 동작을 수행하는 단계를 포함한다.
본 개시의 일부 실시예들에 있어서, 상기 제2 층 위에 실질적으로 제2 격자 상수를 가진 캡층을 형성하는 단계를 포함한다.
본 개시의 양태들은 첨부된 도면들을 참조하여 판독할 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들이 축척비율대로 그려진 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 피쳐들의 크기는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른, 제1 층에 대한 세부 사항을 가진, 게이트 바로 옆의 에피택시 영역의 횡단면도이다.
도 2는 일부 실시예들에 따른, 제2 층에 대한 세부 사항을 가진, 게이트 바로 옆의 에피택시 영역의 횡단면도이다.
도 3은 일부 실시예들에 따른, 에피택시 영역들 및 게이트를 가지는 트랜지스터의 횡단면도이다.
도 4는 일부 실시예들에 따른, 반도체 구조물을 제조하기 위한 방법의 동작 흐름이다.
도 5 내지 도 9는 본 개시의 일부 실시예들에 따른, 2개의 에피택시 영역들과 이들 영역들 사이에 있는 게이트를 가진 트랜지스터를 제조하기 위한 방법에서의 동작에 대한 횡단면도이다.
도 10은 본 개시의 일부 실시예들에 따른, 에피택시 영역의 농도 프로파일과 전류 이득 사이의 관계를 나타낸다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 컴포넌트 및 구조의 특정 예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한하고자 함은 아니다. 예를 들어, 후속하는 설명에서 제2 피쳐 상의 또는 그 위의 제1 피쳐는, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성될 수 있는 실시예들도 역시 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 다양한 실시예 및/또는 논의되는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "아래의(under)", "아래쪽의(below)", "낮은(lower)", "위의(above)", "위쪽의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 한 요소(들) 또는 피쳐(들)에 대한 또 다른 요소 또는 피쳐의 관계를 기술하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 장치의 상이한 배향들을 포괄하도록 의도된 것이다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수 있다.
트랜지스터의 구동 전류를 증가시키는 하나의 방법은 소스 및 드레인 영역에 Ge를 첨가하는 것이다. 그러나, Ge의 농도는 또는 누설 전류를 증가시킨다. 누설 전류의 또 다른 원인은 격자 부정합 주위에 형성된 전위(dislocation)일 수 있다. 캐리어는 격자 부정합 영역들 부근에 나타나서 누설 전류 또는 전하 축적을 야기한다.
누설 전류는 스위치로서의 MOS 성능을 감소시키는 오프 드레인 전류의 원인이 될 수 있고, 또한 전력 소비를 증가시킨다. 부임계 누설(부임계 도전, 게이트 산화물 누설 및 역바이어스 접합 누설)은 고성능 VLSI 칩들의 전체 전력 소비의 절반 이상을 소비할 수 있다.
Ge 농도를 첨가하는 것이 응력을 증가시킬 수도 있지만, 이는 또한 누설 전류를 증가시킬 수도 있다. 이를 해결하는 하나의 방법은 다층 영역을 형성하는 것이며, 각 층은 소스 및 드레인 영역에서 상이한 Ge 농도를 가진다. 단조 증가하는 Ge 농도 프로파일을 유지함으로써, 당업자는, 다층 중 하부 층의 Ge 농도가 증가함에 따라, 구동 전류 및 누설 전류도 또한 증가한다는 것을 관찰할 수 있다. 그러나, Ge 농도 프로파일의 범위가 존재하며, 여기서 구동 전류 레벨은 누설 전류 레벨보다 더 빠르게 상승한다. Ge 농도 프로파일의 또 다른 범위가 존재하며, 여기서 구동 전류 레벨은 누설 전류 레벨 보다 더 느리게 상승한다. 따라서, 트랜지스터의 사양 요건에 따라서, Ge 농도의 적절한 범위는, 성능의 최적 레벨을 산출하기 위하여 도출될 수 있으며, 이러한 레벨은 적어도 누설량 및 구동 전류의 최대량에 대한 것이다. 붕소 도핑 레벨 및 일정하게 유지된 다층 영역의 두께와 같은 다른 인자들에 있어서, Ge 농도 레벨의 범위는, 누설 전류 및 구동 전류에 대하여 제시된 제한에 따라서 알아낼 수 있다.
여기서의 몇몇 실시예들은 예시적인 예들이지만, 개시의 범위를 제한하지 않고, 몇몇의 첨부된 청구항들의 범위를 제한하지 않는다. 이러한 개시의 실시예들은, 성능이 개선되며, 접합 누설이 감소되며, 쇼트 채널 효과가 감소된 신규한 SiGe 에피택셜 소스/드레인 영역을 위한 방법 및 장치를 포함한다. 일부 실시예들에서, Ge 농도를 제어하는 것은, 소스 및 드레인 영역의 격자 변형(strain)을 조절하기 위한 것이다. 상이한 Ge 농도 및 상이한 붕소 도핑 레벨들을 가지는 복수의 SiGe 층들이 형성된다. 최종적으로, 인시츄(in-situ) 에피택셜 프로세스는 캡 층을 형성하기 위하여 지속된다.
도 1은 예시적인 실시예의 선택된 피쳐들의 횡단면도를 나타낸다. 에피택셜 영역(201)은 CMOS 디바이스의 PMOS 또는 NMOS 트랜지스터에서의 소스 및 드레인 영역을 지칭한다. 에피택셜 영역(201)은, 일부 실시형태들에서, 실리콘 기판일 수 있는 기판(200) 상에 배치된 다층 영역을 포함한다.
대안적으로, 기판(200)은, 결정질 구조의 실리콘 또는 게르마늄과 같은 기본적인 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 비화 인듐(indium arsenide) 및/또는 안티몬산 인듐(indium antimonite)과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다. 허용가능한 기판은 또한 실리콘-온-인슐레이터(SOI) 기판을 포함한다. SOI 기판은, SIMOX(separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적절한 방법들을 이용하여 제조된다. 일부 예시적인 기판은 절연체 층을 포함한다. 이 절연체 층은, 실리콘 산화물, 사파이어를 포함하는 임의의 적절한 재료, 다른 적절한 절연 재료들, 및/또는 이들의 조합을 포함한다. 예시적인 절연체 층은 BOX(buried oxide layer)일 수 있다. 절연체는, 주입(예컨대, SIMOX), 산화, 퇴적과 같은 임의의 적절한 프로세스 및/또는 다른 적절한 프로세스에 의해 형성된다. 일부 예시적인 FinFET 프리커서들에 있어서, 절연체 층은 실리콘-온-인슐레이터 기판의 구성요소(예컨대, 층)이다. 기판(200)은 또한 당해 분야에 알려진 바와 같이 설계 요건(예를 들어, p 형 웰(well) 또는 n 형 웰)에 따라서 여러 가지 도핑된 영역들을 포함할 수 있다. 도핑된 영역들은 붕소 또는 BR2와 같은 p 형 도펀트들; 인 또는 비소와 같은 n 형 도펀트; 또는 이들의 조합으로 도핑된다. 도핑된 영역들은, P-웰 구조, N-웰 구조, 듀얼-웰 구조에서, 기판(200) 상에 직접 형성될 수 있거나 또는 상승된 구조를 이용하여 형성될 수 있다. 기판(200)은 N형 금속 산화물 반도체 트랜지스터 디바이스에 대하여 구성되는 영역들 및 P형 금속 산화물 반도체 트랜지스터 디바이스에 대하여 구성되는 영역들과 같은 여러 가지 활성 영역들을 더 포함할 수 있다. 기판(200)은 또한 여러 가지 디바이스들을 분리하기 위하여 기판(200) 내에 형성되는 STI(shallow trench isolation) 피쳐들과 같은 여러 가지 분리 피쳐들을 포함할 수도 있다.
에피택시 영역(201)은, 에피택시 영역(21)의 일부분이 기판(200)의 표면 레벨 아래에 있고, 다른 일부분이 기판(200)의 표면 레벨 위에 있는 상태로, 기판(200) 상에 부분적으로 배치된다. 에피택셜 영역(201)은 소스/드레인 영역의 표면적을 효과적으로 증가시켜 접촉 저항을 낮게 하기 위한 상승된 소스/드레인 구조물이며, 이에 의해 시트 저항을 낮춘다. 후속 프로세스 동작들에서 있어서, 실리콘 게르마늄(SiGe)과 같은 반도체 재료는 SEG(selective epitaxial growth)에 의해 에피택셜 영역(201)에서 에피택셜적으로 성장된다. 반도체 재료는 기판 내의 격자 상수보다 더 큰, 에피택셜 영역(201) 내의 격자 상수를 가질 수 있다. 원하는 불순물은, 에피택셜 성장이 진행되는 동안에 도핑될 수 있다. 어닐링 처리된 이후에, SiGe는 그 격자 상수를 회복시키므로, 결과적으로 형성되는 MOS 디바이스의 채널 영역에 압축 응력을 가한다. SiGe는 실리콘보다 더 큰 격자 상수를 가지므로, SiGe는 어닐링 이후에 팽창되고, 채널 영역에 압축 응력을 가하며, 이는 게이트(202) 아래에 있는 기판(200)의 일부분이 된다.
계속해서 도 1을 참조하면, 제1 층(210)은 사이드 부분보다 더 두꺼운 하부 부분을 가질 수도 있다. 예컨대, 하부 두께 H1과 횡적(lateral) 두께 W가 존재할 수 있다. 하부 두께 H1은, 기판(200)과 제1 층(210) 사이의 제1 계면(241)으로부터 제1 층(210)과 제2 층(220) 사이의 제2 계면(242)까지 측정된다. 횡적 두께 W는, 도 1에 도시된 바와 같이 표면(S)에 평행한 방향으로, 기판(200)의 표면(S) 아래의 약 10 나노미터의 깊이(D)에서 측정된다. 횡적 두께 W는 제1 계면(241)으로부터 제2 계면(242)까지 측정된다. 일부 실시형태들에서, 하부 두께 H1과 횡적 두께 W 사이의 비는 약 2이다.
에피택셜 영역(201)의 Ge 농도가 단조 증가하기 때문에, 성장 조건을 제어하는 것이 적절하게 설계되어야 한다. 에피택셜 영역(201)의 Ge 농도는, 성장 프로세스 동안에 Ge 프리커서 흐름의 농도, 온도 및 압력을 조절함으로써 조정될 수 있다. 일례에 있어서, 제1 층(210)은 기판(200)에 가장 가까우며, 약 20 내지 약 32 퍼센트의 평균적인 Ge 농도를 포함한다. 측정된 퍼센트는 원자 퍼센트이다. 평균적인 Ge 농도는, 제1 층(210)의 상부(212)에서의 Ge 농도와 제1 층(210)의 하부(211)에서의 Ge 농도의 합을 2로 나눔으로써 정의된다.
도 2를 참조하면, 도 1에서의 제2 층(220)은 상부 부분(222)과 하부 부분(221)으로 분리된다. 제2 층(220)은 제1 층(210)보다 더 큰 Ge 농도를 포함한다. 하부 부분(221)은 균일한 Ge 농도를 가질 수 있다. 하부 부분(221)에서의 균일한 Ge 농도는 약 27, 31 또는 37 퍼센트일 수 있다. 상이한 성장 조건이 하부 부분(221)에 적용될 수 있다. 하부 부분(221)에서의 Ge 농도는 개시 농도로서 지칭될 수 있다. 일부 실시예들에서, 하부 부분(221)은, Ge 농도를 단조 증가시키기 위하여 제1 층(210)에서의 평균적인 Ge 농도보다 더 큰 Ge 농도를 가진다.
도 2를 참조하면, 일부 실시예들에서, 상부 부분(222) 및 하부 부분(221)은 상이한 도핑 농도를 가질 수 있다. 도핑 농도는, 하부 부분(221)으로부터 상부 부분(222)까지 단조 증가한다. 예컨대, 상부 부분(222)은 약 2.0E20/cm3의 농도를 가지는 붕소로 도핑될 수 있으며, 하부 부분(221)은 약 1.9E20/cm3의 농도를 가지는 붕소로 도핑될 수 있다. 추가적인 예에서, 상부 부분(222)은 약 2.1E20/cm3의 붕소 농도로 도핑될 수 있으며, 하부 부분(221)은 약 2.0E20/cm3의 붕소 농도로 도핑될 수 있다. 도핑 농도의 어느 쪽 조합이라도 디바이스의 성능을 최적화하기 위한 최대의 적용가능한 결과를 산출하도록 배열될 수 있다. 하부 부분(221)은, 약 10 또는 12 나노미터의 수직 두께 H2를 가지는 얇은 막일 수 있다. 하부 부분(221)에서의 수직 두께 H2는 제1 층(210)에서의 하부 두께 H1보다 더 작을 수 있다. 그러나, 상부 부분(222)의 두께는, Ge 및 붕소 농도 프로파일이 단조 증가하는 한, 제한된 한계를 갖지 않을 수도 있다. 제2 층(220)은 또는 3개, 4개 또는 복수의 부분들을 포함할 수도 있으며, 각각이 상이한 평균 농도의 Ge 또는 도펀트를 가진다. 각 층은 균일한 Ge 또는 도펀트 농도 프로파일을 포함할 수도 있다. 가장 높은 층은 캡층(230)이다. 캡층(230)은, 소스 및 드레인 여역들에 형성될 컨택트에 대한 우수한 접촉 특성을 제공하도록, SiGe 영역의 시트 저항을 낮추기 위하여 제공된다. 일부 실시예들에 있어서, 캡층은 붕소로 도핑된 순수 실리콘을 포함할 수도 있다.
일부 실시예에 있어서, 에피택셜 영역(201)은 3개, 4개 또는 복수의 층들을 포함할 수도 있으며, 각각이 상이한 평균 농도의 Ge 또는 도펀트를 가진다. 각 층은 균일한 도핑 농도를 포함할 수도 있다. 각 층은 균일한 또는 경사진 Ge 농도를 포함할 수도 있다. Ge 농도 프로파일은 아래의 층으로부터 위의 층까지 단조 증가한다. 붕소 도핑 농도 프로파일은 또한 단조 증가한다. 예컨대, 에피택셜 영역(201)은 4개의 층을 포함할 수도 있다. 제1 층(210)은 가장 낮은 레벨에 있으며, 약 20 퍼센트의 평균적인 Ge 농도 및 약 2.1E20/cm3의 균일한 붕소 농도를 가진다. 증여(giving) 층의 평균적인 Ge 농도는 증여층의 상부 영역에서의 Ge 농도와 증여층의 하부 영역에서의 Ge 농도의 합을 2로 나눔으로써 정의된다. 제2 층(220)은 약 27 내지 약 37 퍼센트의 경사진 Ge 농도와 약 2.2E20/cm3의 균일한 붕소 농도를 가진다. 제3 층(도 2에 도시되지 않음)은 약 40 퍼센트의 평균 농도와 약 2.7E20/cm3의 균일한 붕소 농도를 가진다. 제4 층(도 2에 도시되지 않음)은 약 41 내지 약 47 퍼센트의 경사진 Ge 농도와 약 2.9E20/cm3의 균일한 붕소 농도를 가진다.
에피택셜 영역(201)은 붕소 도핑된 스트레서 재료로 매립되며, 캡층(230)에 의해 커버된다. 실리콘 기판(200) 내에 형성된 소스 및 드레인 영역에서 SiGe는, 소스 및 드레인 영역들에서의 SiGe와 기판(200) 재료 사이의 격자 부정합으로 인해 드레인 영역과 소스 영역 사이의 채널 영역에서 단축의 압축 응력을 창출하는 것으로 알려져 있다. 이러한 압축 응력은 캐리어 이동도(홀 이동도)를 증가시키므로, 트랜지스터 성능을 개선시킨다. 캐리어 이동도가 증가되는 것은 MOSFET 디바이스들에 대하여 특히 중요하다. 인버터들과 같은 CMOS 회로들이 형성될 때, NMOS 및 PMOS 트랜지스터는 더 많은 또는 더 적은 대칭적인 성능 특성을 가지는 것이 바람직하다. 캐리어 이동도를 증가시킴으로써 MOS 트랜지스터 성능을 향상시키면 디바이스에서의 전체 CMOS 성능을 개선 및 균형잡을 수 있다.
또 다른 실시예에서, 도 3에 도시된 바와 같이, 게이트(202)는 에피택셜 영역(201) 사이에 배치되며, 이 영역은 소스 및 드레인 영역일 수 있다. 하나 이상의 게이트(202)는 기판(200) 위에 형성될 수 있다. 게이트(202)는 게이트 스택을 포함하며, 밀봉 층 및 다른 적절한 구조를 포함할 수 있다. 게이트 스택은 계면층, 게이트 유전체층, 게이트 전극층 및 하드 마스크층을 가진다. 게이트 스택이 계면층들, 캡핑층들, 확산/배리어 층들, 유전체 층들, 도전성 층들, 다른 적절한 층들 및/또는 이들의 조합과 같은 추가적인 층들을 포함할 수도 있다. 계면층은 임의의 적절한 프로세스에 의해 임의의 적절한 두께로 형성될 수도 있다. 예시적인 계면층은 실리콘 산화물(예컨대, 열적 산화물 또는 화학적 산화물) 및/또는 실리콘 산질화물(SiON)을 포함한다. 게이트 유전체 층은 임의의 적절한 프로세스에 의해 계면층 위에 형성된다. 게이트 유전체 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고-k 유전체 재료와 같은 유전체 재료와, 다른 적절한 유전체 재료 및/또는 이들의 조합을 포함할 수 있다. 고-k 유전체 재료의 예들은, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfOZi Al2O3) 합금, 다른 적절한 고-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 게이트 전극층은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금과 같은 임의의 적절한 재료, 다른 적절한 재료 및/또는 이들의 조합을 포함한다. 하드 마스크 층은 게이트 전극층 위에 임의의 적절한 프로세스에 의해 형성된다. 하드 마스크 층은, 예컨대 실리콘 질화물, SiON, SiC, SiOC, 스핀-온 글래스(spin-on glass; SOG), TEOS(tetraethylorthosilicate), 플라즈마 강화 CVD 산화물(PE-산화물), HARP(high-aspect-ratio-process)로 형성된 산화물과 같은 임의의 적절한 재료 및/또는 다른 적절한 재료를 포함한다.
도 5를 참조하면, 게이트(202)의 각 측부에 위치되는 게이트 스페이서(203)는, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물과 같은 유전체 재료, 다른 적절한 재료 및/또는 이들의 조합을 포함할 수도 있다. 일부 실시형태들에서, 게이트 스페이서(203)는 소스/드레인 영역들과 같은 후속으로 형성되는 도핑된 영역들을 오프셋시키는데 사용된다. 게이트 스페이서(203)는 소스 및 드레인 영역의 접합의 프로파일을 설계 또는 변경하는데 추가적으로 사용될 수 있다.
도 6을 참조하면, 게이트(202) 또는 게이트 스페이서(203)는 게이트(202) 또느 게이트 스페이서(203)에 인접한 오목부(recess)(204)에 대한 에칭 마스크로서 기능할 수 있다. 오목부(204)에 대하여 획득된 형상은, “V 형상”이다. 이 형상은 채널 영역에서의 SiGe 응력을 팽창시키거나 또는 소스 및 드레인 영역의 일부에서 채널 영역에 더 가깝게 되도록 선택된다. 이 형상은 채널 영역에서 더욱 효과적인 압축 응력을 창출한다. 오목부(204)는 에피택셜 영역(201)의 제1 층(210) 및 제2 층(220)의 하부 두께 H1에 대응하는 미리 정해진 깊이를 가질 수도 있다. 일부 실시예들에서, 오목부(204)는 또한 다이아몬드 형상의 오목부 또는 다른 다각형 형상의 오목부일 수도 있다.
도 4를 다시 참조하면, 기판(200) 상에 에피택셜 영역(201)을 형성하는 동작이 동작 410으로부터 동작 450까지 서술된다. 도 4 및 도 5에서, 게이트(202)의 게이트 스택은, 동작 420의 일부로서 임의의 적절한 프로세스 또는 프로세스들에 의해 형성된다. 예컨대, 게이트 스택은, 퇴적, 포토리소그래피 패터닝, 및 에칭 프로세스들을 포함하는 동작에 의해 형성될 수 있다. 증가 프로세스들은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기(organic) CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 다른 적절한 방법들, 및/또는 이들의 조합을 포함한다. 포토리소그래피 패터닝 프로세스는 게이트의 경계를 규정하기 위하여 사용될 수도 있다. 포토리소그래피 패터닝 프로세스는, 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적절한 프로세스들 및/또는 이들의 조합을 포함한다. 대안적으로, 포토리소그래피 노광 프로세스는 마스크없는 포토리소그래피, 전자-빔 기록, 및 이온 빔 기록과 같은 다른 적절한 방법들에 의해 구현 또는 대체된다. 에칭 프로세스들은 건식 에싱, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응성 이온 에칭)을 포함한다.
도 4 및 도 6에 있어서, 게이트 스페이서(203) 각각은 하나 이상의 층들을 포함할 수 있으며, 이러한 층들의 각각은 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 및/또는 다른 유전체 재료를 포함한다. 동작 420에 있어서, 게이트 스페이서(203)는, 플라즈마 강화 화학적 기상 증착(PECVD), 저압력 화학적 기상 증착(LPCVD), 부기압(sub-atmospheric) 화학적 기상 증착(SACVD) 등과 같은 일반적으로 사용되는 기술들을 이용하여 형성될 수 있다. 게이트 스페이서(203)를 형성하는 것은, 몇몇의 게이트 스페이서 층들을 블랭킷 형성하는 것과, 그 후에 게이트 스페이서 층들의 수평 부분들을 제거하기 위하여 에칭 동작들을 수행하는 것을 포함할 수 있으므로, 게이트 스페이서 층들의 나머지 수직 부분들이 형성될 수 있다. 게이트 스페이서(203)는 리세스된 영역의 에지를 규정하기 위하여 형성될 수도 있다. 게이트(202) 및 게이트 스페이서(203)는 주입 마스크로서 기능할 수 있으며, 또한 소스/드레인 주입은 영구적인 전극 스페이서들을 형성한 이후에 수행될 수도 있다. 에칭 동작은 에칭 선택도, 유연성 및 원하는 에칭 프로파일을 얻기 위하여 다단계 에칭을 포함할 수도 있다.
동작 420에 있어서, STI 피쳐의 형성은, 기판(200) 내의 트렌치를 에칭하는 것과 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연체 재료에 의해 트렌치를 충전하는 것을 포함할 수 있다. 충전된 트렌치는, 트렌치를 충전하는 실리콘 질화물을 가진 열적 산화물 라이너 층과 같은 다층 구조물을 가질 수도 있다. STI 구조물은, 패드 산화물을 성장시키는 것, 저압력 화학적 기상 증착(LPCVD) 질화물 층을 형성하는 것, 포토레지스트 및 마스킹을 이용하여 STI 개구를 패터닝하는 것, 기판(200) 내의 트렌치를 에칭하는 것, 트렌치 계면을 개선시키기 위하여 열적 산화물 트렌치 라이너를 선택적으로 성장시키는 것, 트렌치를 산화물로 충전하는 것과 같은 프로세스 시퀀스를 이용하여, 에치 백을 위하여 화학적 기계적 평탄화(CMP)를 이용하여, 그리고 STI 구조물을 남겨두기 위하여 질화물 스트리핑을 이용하여 창출될 수 있다. 어닐링 프로세스는 STI의 형성 이후에 수행될 수 있다.
도 4 및 도 6에서, 게이트(202), 게이트 스페이서(203), 및 STI를 형성한 이후에, 동작 420에 이은 동작 430에서 도시된 바와 같이, 오목(204)가 형성될 수 있다. 오목부(204)는 게이트(202)에 인접하게 될 수 있고, 소스/드레인 영역이 배치될 수 있는 영역을 제공한다. 일부 실시예들에 있어서, 하나 이상의 포토리소그래피 프로세스들은, 기판(200)의 몇몇 잔류 영역들이 에칭 프로세스로부터 보호될 수 있도록 마스킹 소자들에 의해 오목부(204)를 형성하는데 사용된다. 포토리소그래피 프로세스는 기판(200) 위에 가로 놓이는(예를 들어, 실리콘 층 상에) 포토레지스트 층(레지스트)를 형성하는 것, 상기 레지스트를 패턴에 노출시키는 것, 노광후 베이크 프로세스를 수행하는 것, 및 레지스트를 포함하는 마스킹 소자를 형성하기 위하여 레지스트를 현상하는 것을 포함할 수 있다. 그 후, 마스킹 소자는, 에칭 프로세스가 실리콘층에 오목부(204)를 형성하는 동안에 기판의 영역들을 보호하는데 사용될 수도 있다. 포토리소그래피 패터닝 프로세스들은, 포토레지스트 코팅(예컨대, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 세정, 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스들, 및/또는 이들의 조합을 포함한다. 대안적으로, 포토리소그래피 노광 프로세스는, 마스크없는 포토리소그래피, 전자-빔 기록, 및 이온 빔 기록과 같은 다른 적절한 방법들에 의해 구현 또는 대체된다. 또 다른 대안으로서, 리소그래피 프로세스는 나노임프린트 기술을 구현할 수 있다.
마스킹 소자에 의해 보호되지 않는 구역은, 건식 에칭, 습식 에칭, 또는 건식 에칭 및 습식 에칭의 조합을 포함하는 여러 가지 방법들에 의해 에칭된다. 건식 에칭 프로세스는, 불소 함유 가스(예컨대, CF4, SP6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, C12, CHC13, CCl4, 및/또는 BC13), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 산소 함유 가스, 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 또는 이들의 조합을 구현할 수도 있다. 게이트 전극 재료가 다결정 실리콘이고 게이트 유전체 재료가 산화물인 예시적인 실시예에 있어서, 에칭 프로세스는, 습식 또는 건식, 이방성 또는 등방성의 에칭 프로세스일 수 있다. 이방성 프로세스에 있어서, 반응성 이온 에칭(RIE) 프로세스들이 수행될 수 있다. 깊은 반응성 이온 에칭(DRIE)과 같은 또 다른 이방성 프로세스가 또한 사용될 수 있다. DRIE의 하나의 타입은 극저온(cryogenic) 에칭이며, 이는 측벽들 상의 SiOxFy 기능성 그룹들(이는 육불화황 및 산소 에칭 가스로부터 형성됨)의 농축과 같은 측벽 패시베이션을 포함할 수 있으며, 이들을 횡적 에칭으로부터 보호할 수 있다. DRIE 프로세스는 또한 화학적으로 비활성인 패시베이션 층의 퇴적을 포함할 수도 있다. (예를 들어, C4F8 (Octafluorocyclobutane) 소스 가스는 테플론과 유사한 물질을 산출함.) 수입된 수소가 동반되는 프리-베이킹 프로세스는 오목부(204)의 표면을 세정하기 위하여 수행된다.
도 4 및 도 7을 참조하면, 오목부(204)의 형성 이후에, 제1 층(210) 및 제2 층(220)은, 도 4에서의 동작 440 및 동작 450에서 도시된 바와 같이 그리고 또한 도 7 및 도 8에 도시된 바와 같이, 오목부(204) 영역에서 성장될 수 있다. SiGe를 성장시키기 위한 최적의 조건을 결정하기 위하여, 성장에 대한 에치백의 비율(또는 에칭 대 성장 비율, 또는 E/G 비율로 지칭됨)은 프로세스 조건을 규정하는데 사용될 수도 있다. E/G 비율은, 성장 가스(들)(예를 들어, Ge 공급원에 대한 GeH4 그리고 Ge 공급원에 대한 것은, DCS, SiH2Cl2, SiH4, Si2H6, 또는 이들의 조합을 포함함)의 가중된 부분 압력에 대한 에치 백 가스(들)(예들 들어, HCl)의 부분적인 압력의 비율이다. GeH4, HCl, 및 DCS가 사용되는 예시적인 실시예에서, E/G 비율은, HCl, DCS, 및 GeH4의 부분적인 압력의 함수로서 표현될 수 있다. GeH4의 정확하게 추정된 무게는 실험을 통하여 알아낼 필요가 있다. GeH4는 DCS보다 성장에 대하여 더 높은 효과를 가진다는 점이 관찰되었다. 즉, 성장률을 증가시키기 위하여, 더 많은 DCS를 도입하는 것보다 더 많은 GeH4를 도입하는 것이 더욱 더 효과적이다. 대안적으로, 일정한 온도 및 HCl, DCS, 및 GeH4의 전체 체적 하에서, E/G 비율은, 각각 HCl, DCS, 및 GeH4의 유동률을 가진 몇몇 프로세스 가스들의 몇몇 유동률의 함수일 수 있다. GeH4의 정확하게 추정된 무게는 실험을 통하여 알아낼 필요가 있다. 이에 따라, 실험들은 프로세스 가스들 및 각 층에 대한 성장/에칭 프로세스들을 위한 부분적인 압력(또는 유동률)을 포함하는 프로세스 조건을 발견하기 위하여 수행될 수도 있다. 프로세스 가스들의 몇몇 유동률은 조성에서의 급격한 변화를 감소시키기 위하여 점진적으로 변경될 수도 있다. 일부 SiGe 영역들에 있어서, E/G 비율은 시간의 함수일 수도 있다. 일부 실시예에서, E/G 비율을 점진적으로 증가시키는 것은, 성장률을 증가시킬 수 있으므로, 낮은 성장률을 가진 SiGe 영역보다 SiGe 영역을 더 두껍게 할 수 있다. 두께의 조절은, 에피택셜 프로세스의 지속 기간 및/또는 제조 프로세스들 동안의 E/G 비율을 조절함으로써 달성될 수도 있다.
도 4 및 도 8을 참조하면, 일부 실시예들에서, 제2 층(220)은 붕소로 도핑된 SiGe 영역들일 수 있으며, B2H6 도핑 가스들이 프리커서로서 사용된다. 선택적 에피택셜 성장(SEG)에 의해 에피택셜 성장 동안에, 성장과 에칭이 공존하게 된다. 몇몇 실시예들의 상이한 에피택셜 스테이지들에서, 성장률은 에칭률보다 더 크거나 또는 이보다 더 작을 수 있으므로, 대응하는 네트(net) 효과는 성장 또는 에칭이 될 수 있다. 일부 실시예들에 있어서, SEG는 챔버에서 저압력 화학적 기상 증착(LPCVD)을 이용하여 수행된다. 붕소 도핑 농도는, 또한 도 9에서의 상이한 영역들을 위한 분리 점선을 가진 제2 층(220)에 도시된 바와 같이, 제2 영역(220) 내의 상이한 영역들에서 다르게 될 수도 있다. 선택적 에칭은 SiGe 영역들의 예상되어지는 비정상적인 성장을 감소 또는 실질적으로 제거하므로, SiGe 영역들은 개선된 품질을 가질 수도 있다. 이외에, 선택적 에칭은 레이아웃 또는 다른 프로세스 실행으로 인한 SiGe 영역의 비정상적인 성장을 감소시킬 수 있다. 비록 SiGe의 에피택셜 성장이 바람직하지만, SiGe를 오목부(204) 영역들에 배치하는 것과 같은 다른 형성 동작이 사용될 수도 있다. 소스/드레인 영역들에 임베디드 스트레서 층들을 퇴적시키는데 사용되는 에피택셜 프로세스는, 화학적 기상 증착, 초고진공 화학적 기상 증착(UHV-CVD) 또는 분자 빔 에피택시(MBE)를 포함할 수도 있다.
도 4 및 도 9를 참조하면, 가장 높은 층은 캡층(230)이며, 이는 동작 460에 도시된 바와 같이 마지막에 형성된다. 실리콘 캡 또는 SiGe 캡의 형성은, 또한 SEG를 이용하여 형성될 수도 있다. 실리콘 함유 캡을 형성하기 위한 몇몇의 프로세스 가스들은, 실란(SiH4) 및 HCl을 포함할 수도 있다. 전술한 바와 같이, 실리콘 함유 캡의 선택적 성장에 있어서, 성장과 에치 백 양쪽이 존재하지만 네트 효과는 성장이다. 패싯(facet)들은 또한 실리콘 함유 캡들 상에 형성될 수 있다. 이에 따라서, SiGe 영역들의 형성과 유사하게, 실리콘 함유 캡의 선택적 성장 이후에, 옵션적인 선택적 에치 백은, 패턴-로딩 효과를 감소시키고 그리고 실리콘 함유 캡들의 프로파일들을 개선시키기 위하여 수행될 수도 있다. 실리콘 함유 캡들의 선택적인 에치 백은, 각각의 선택적인 성장에 대하여 인-시츄로 수행될 수 있다. 선택적 성장으로부터 선택적 에치 백까지의 천이는 HCl의 부분 압력을 증가시키는 것 및/또는 실란의 부분적인 압력을 감소시키는 것과 같은 프로세스 조건을 조절함으로써 달성될 수도 있다. 캡층(230)은 또한 인-시츄 도핑 방법에 의해 포지티브 붕소 도펀트로 도핑될 수도 있다.
실시예에서, 불순물은 성장(예를 들어, 인-시츄 도핑) 동안에 에피택셜 영역(201)에 첨가된다. 예시적인 도펀트들은 비소, 인, 안티몬, 붕소, 붕소 디플루오라이드(di-fluoride), 및/또는 다른 발생가능한 불순물을 포함한다. 붕소에 대한 소스들은 예컨대 SiGe 에피택시 동안에 사용되는 디보란(B2H6) 가스, 및 BF2를 포함한다. 임베디드 스트레서의 에피택셜 성장 이외의 방법들은, 예시적인 실시예에 따라서 구현될 수도 있다. SiGe에 도핑된 붕소는, 인-시츄 방식으로 붕소 함유 가스를 에피택셜 SiGe 성장에 도입함으로써 달성될 수도 있다. 붕소 또는 다른 도펀트들은 또한 주입 동작들에 의해 형성될 수도 있다.
도핑된 SiGe의 추가층은 성능을 추가적으로 개선시키기 위하여 에피택셜 영역(201) 내에 형성될 수도 있다. 예컨대, 제2 층(220)은 하부 부분(221)에서 약 2E19/cm3의 붕도 도핑 농도를 가지며, 상부 부분(222)에서 약 3E19/cm3의 붕소 도핑 농도를 가질 수도 있다. 본 개시에서 전술한 바와 같이 SiGe 에피택셜 성장 동작들 전반에 걸쳐서 Ge 농도를 제어함으로써, 종래의 접근 방법들에서 관찰된 쇼트 채널 효과 및 접합 누설 문제가 감소되거나 제거될 수도 있다. 전술된 몇몇 실시예들을 특정 컨택스트에서의 예시적인 예들 즉, PMOS 트랜지스터들의 소스/드레인 영역들에 대하여 SiGe 에피택셜 성장된 임베디드 스트레서들에 관하여 서술하였지만, 개념은 또한 NMOS 트랜지스터 내의 예를 들어 SiC 등의 다른 스트레서 재료를 포함하는 다른 반도체 디바이스들에 적용될 수도 있다.
도 10을 참조하면, 도 10은 구동 전류에 관하여 제1 층(210)과 제2 층(220) 각각의 Ge 농도 프로파일(이하, 이온 이득으로 표시됨) 및 누설 전류(이하, Iboff 로 표시됨)를 나타내는 컨투어 맵이다. 제1 층(210)에서의 평균적인 Ge 농도와 제2 층(220)에서의 개시 Ge 농도 양쪽이 증가할 때, 연속된(solid) 컨투어 라인으로 도시된 이온 이득이 또한 증가한다. 그러나, 제1 층(210)에서의 평균적인 Ge 농도와 제2 층(220)에서의 개시 Ge 농도 양쪽이 증가할 때, 점으로 구성된 컨투어 라인으로 도시된 Iboff도 또한 증가한다.
일 실시예에 있어서, 포인트(301)에 의해 나타낸 바와 같이, 제1 층(210)은 약 20 퍼센트의 평균적인 Ge 농도를 가진다. 제1 층(210)은 또한 약 18 나노미터의 하부 두께 및 약 9 나노미터의 횡적 두께를 가진다(도 10에 도시되지 않음). 제2 층(220)은 약 33 퍼센트의 개시 Ge 농도를 가진다. 제2 층(220)은 또한 약 2.2E20/cm3의 붕소 도핑 농도를 가질 수 있다. 이 실시예는 도 10에 따라서 2에 가까운 이온 이득을 그리고 1에 가까운 Iboff를 산출한다.
또 다른 실시예에 있어서, 포인트(302)에 의해 나타낸 바와 같이, 제1 층(210)은 약 23 퍼센트의 평균적인 Ge 농도를 가진다. 제1 층(210)은 또한 약 18 나노미터의 하부 두께 및 약 9 나노미터의 횡적 두께를 가진다(도 10에는 도시되지 않음). 제2 층(220)은 약 34 퍼센트의 개시 Ge 농도를 가진다. 제2 층(220)은 또한 약 2.2E20/cm3의 붕소 도핑 농도를 가질 수도 있다. 이 실시예는 도 10에 따라서 대략 4인 이온 이득 및 대략 2인 Iboff를 산출할 수 있다.
포인트(301) 및 포인트(302)에 의해 나타내는 이들 2개의 실시예로부터, 2개의 실시예가 제1 층에 대하여 동일한 붕소 도핑 농도 및 동일한 두께를 가지면, Ge 농도 프로파일이 어떻게 트랜지스터의 구동 전류 및 누설 전류의 결과에 영향을 주는지를 이해하기 위한 비교를 행할 수 있다. 따라서, 농도 프로파일의 조절은 디바이스의 성능을 최적화할 수 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시예들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시예들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 이러한 등가의 구성은 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판;
    상기 기판 내에 부분적으로 배치되는 에피택셜 영역; 및
    상기 에피택셜 영역 위의 캡층
    을 포함하며,
    상기 에피택셜 영역은,
    상기 기판의 제2 격자 상수보다 더 큰 제1 격자 상수를 가진 물질로서, 상기 물질의 농도 프로파일은 상기 기판에 가장 가까운 부분으로부터 상기 기판으로부터 멀리 떨어진 부분까지 단조 증가되는 것인, 상기 물질; 및
    다층 구조물로서, 그 각 층은 다른 층들과 상이한, 상기 물질의 평균 농도를 가지는 것인, 상기 다층 구조물
    을 포함하며,
    상기 다층 구조물은,
    상기 에피택셜 영역과 상기 기판 사이의 계면에 근접한 제1 층; 및
    상기 제1 층 위에 위치되는 제2 층
    을 포함하며,
    상기 제1 층은,
    하부 두께;
    횡적(lateral) 두께; 및
    도펀트
    를 포함하며,
    상기 하부 두께와 상기 횡적 두께의 두께 비율은 2이고,
    상기 제2 층은,
    하부 부분;
    도펀트; 및
    상기 하부 부분의 도핑 농도와 상이한 도핑 농도를 갖는 상부 부분
    을 포함하고,
    상기 하부 부분에서의 수직 두께는 상기 제1 층에서의 상기 하부 두께보다 더 작고,
    상기 제1 층, 상기 하부 부분 및 상기 상부 부분 각각은 균일한 도핑 농도를 갖는 것인 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 층 내의 물질의 평균 농도는 20 퍼센트 내지 32 퍼센트이고, 상기 하부 부분은 27 퍼센트 내지 37 퍼센트의 농도의 물질을 가지는 것인 반도체 구조물.
  3. 제1항에 있어서, 상기 물질은 주기율표에서의 4족 원소로부터 선택되는 것인 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 층의 하부 두께는 14 나노미터 내지 17 나노미터인 것인 반도체 구조물.
  5. 제1항에 있어서, 상기 하부 부분은, 9 나노미터 내지 14 나노미터의 수직 두께를 포함하는 것인 반도체 구조물.
  6. 제1항에 있어서, 상기 제2 층 내의 도펀트는, 1.8E20/cm3 내지 2.6E20/cm3의 도핑 농도를 포함하는 것인 반도체 구조물.
  7. 제1항에 있어서, 상기 제1 층은 1E19/cm3 보다 낮은 도핑 농도의 도펀트를 포함하는 것인 반도체 구조물.
  8. 제1항에 있어서, 상기 기판 상에 그리고 상기 에피택셜 영역에 근접하게 적어도 게이트 및 스페이서를 더 포함하는 반도체 구조물.
  9. 반도체 구조물에 있어서,
    기판의 상부 상의 게이트;
    상기 게이트에 근접한 드레인 영역과 소스 영역 중 적어도 하나에 배치되는 에피택셜 영역; 및
    상기 에피택셜 영역 위의 캡층
    을 포함하며,
    상기 에피택셜 영역은,
    상기 기판에 가장 가까운 부분으로부터 상기 기판으로부터 멀리 떨어진 부분까지 단조 증가되는 게르마늄 농도 프로파일; 및
    다층 구조물
    을 포함하며,
    상기 다층 구조물은,
    상기 에피택셜 영역과 상기 기판 사이의 계면에 근접한 제1 층; 및
    상기 제1 층 위에 위치되는 제2 층
    을 포함하며,
    상기 제1 층은,
    하부 두께;
    횡적 두께; 및
    도펀트
    를 포함하며,
    상기 하부 두께와 상기 횡적 두께의 두께 비율은 2이고,
    상기 제2 층은,
    하부 부분;
    도펀트; 및
    상기 하부 부분의 도핑 농도와 상이한 도핑 농도를 갖는 상부 부분
    을 포함하고,
    상기 하부 부분에서의 수직 두께는 상기 제1 층에서의 상기 하부 두께보다 더 작고,
    상기 제1 층, 상기 하부 부분 및 상기 상부 부분 각각은 균일한 도핑 농도를 갖는 것인 반도체 구조물.
  10. 반도체 구조물의 제조 방법에 있어서,
    기판 내에 오목부(recess)를 형성하는 단계;
    상기 기판의 제2 격자 상수보다 더 큰 제1 격자 상수를 갖는 물질을 가지는 다층 구조물을 포함하는 에피택셜 영역을 형성하는 단계로서, 상기 물질의 농도 프로파일은 상기 기판에 가장 가까운 부분으로부터 상기 기판으로부터 멀리 떨어진 부분까지 단조 증가되는 것인, 상기 에피택셜 영역을 형성하는 단계; 및
    상기 에피택셜 영역 위에 상기 제2 격자 상수를 가진 캡층을 형성하는 단계
    를 포함하며,
    상기 에피택셜 영역을 형성하는 단계는,
    상기 에피택셜 영역과 상기 기판 사이의 계면에 근접한 제1 층을 형성하는 단계;
    상기 제1 층 위에 제2 층을 형성하는 단계; 및
    상기 제1 층 및 상기 제2 층 내에 도펀트들을 형성하는 단계
    를 포함하고,
    상기 제1 층은,
    하부 두께; 및
    횡적(lateral) 두께
    를 포함하며,
    상기 하부 두께와 상기 횡적 두께의 두께 비율은 2이고,
    상기 제2 층의 상부 부분은 상기 제2 층의 하부 부분의 도핑 농도와 상이한 도핑 농도를 갖고,
    상기 하부 부분에서의 수직 두께는 상기 제1 층에서의 상기 하부 두께보다 더 작고,
    상기 제1 층, 상기 하부 부분 및 상기 상부 부분 각각은 균일한 도핑 농도를 갖는 것인 반도체 구조물의 제조 방법.
KR1020170079054A 2014-07-10 2017-06-22 반도체 구조물 및 그 제조 방법 KR101857917B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/328,061 US9893183B2 (en) 2014-07-10 2014-07-10 Semiconductor structure and manufacturing method thereof
US14/328,061 2014-07-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020140195524A Division KR20160007334A (ko) 2014-07-10 2014-12-31 반도체 구조물 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170077854A KR20170077854A (ko) 2017-07-06
KR101857917B1 true KR101857917B1 (ko) 2018-05-15

Family

ID=55068222

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020140195524A KR20160007334A (ko) 2014-07-10 2014-12-31 반도체 구조물 및 그 제조 방법
KR1020170079054A KR101857917B1 (ko) 2014-07-10 2017-06-22 반도체 구조물 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020140195524A KR20160007334A (ko) 2014-07-10 2014-12-31 반도체 구조물 및 그 제조 방법

Country Status (3)

Country Link
US (2) US9893183B2 (ko)
KR (2) KR20160007334A (ko)
CN (2) CN105280707A (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102216511B1 (ko) 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9761693B2 (en) * 2014-11-27 2017-09-12 United Microelectronics Corp. Method for fabricating semiconductor device
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9647122B2 (en) * 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9947755B2 (en) 2015-09-30 2018-04-17 International Business Machines Corporation III-V MOSFET with self-aligned diffusion barrier
KR102374321B1 (ko) 2015-10-14 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
US10796924B2 (en) * 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
CN107731753B (zh) * 2016-08-12 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108074868B (zh) * 2016-11-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN106653589A (zh) * 2016-12-16 2017-05-10 上海华力微电子有限公司 高压低热预算高k后退火工艺
US10438855B2 (en) * 2017-02-17 2019-10-08 International Business Machines Corporation Dual channel FinFETs having uniform fin heights
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10840358B2 (en) * 2017-11-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with source/drain structure having modified shape
US11227918B2 (en) * 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11171209B2 (en) 2018-09-27 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
TWI782101B (zh) * 2018-09-27 2022-11-01 聯華電子股份有限公司 半導體結構及其製作方法
US11659722B2 (en) * 2018-12-19 2023-05-23 Intel Corporation Thin-film-transistor based complementary metal-oxide-semiconductor (CMOS) circuit
US11088150B2 (en) * 2019-01-28 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11038060B2 (en) * 2019-08-21 2021-06-15 Nanya Technology Corporation Semiconductor device with embedded sigma-shaped structure and method for preparing the same
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions
CN113140462B (zh) * 2021-03-29 2024-03-08 上海华力集成电路制造有限公司 嵌入式外延层的制造方法
US11476342B1 (en) * 2021-05-05 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved source and drain contact area and methods of fabrication thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214236A1 (en) * 2005-03-22 2006-09-28 Chin-Cheng Chien Semiconductor transistor and method for making the same
US20120153387A1 (en) * 2010-12-21 2012-06-21 Murthy Anand S Transistors with high concentration of boron doped germanium

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance
US7605407B2 (en) * 2006-09-06 2009-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Composite stressors with variable element atomic concentrations in MOS devices
JP2010287739A (ja) 2009-06-11 2010-12-24 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8299535B2 (en) * 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
KR20130045716A (ko) 2011-10-26 2013-05-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8754448B2 (en) * 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8629008B2 (en) * 2012-01-11 2014-01-14 International Business Machines Corporation Electrical isolation structures for ultra-thin semiconductor-on-insulator devices
US9142642B2 (en) 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US8710632B2 (en) * 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
US8853060B1 (en) * 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214236A1 (en) * 2005-03-22 2006-09-28 Chin-Cheng Chien Semiconductor transistor and method for making the same
US20120153387A1 (en) * 2010-12-21 2012-06-21 Murthy Anand S Transistors with high concentration of boron doped germanium

Also Published As

Publication number Publication date
US20180166572A1 (en) 2018-06-14
CN111243961A (zh) 2020-06-05
KR20160007334A (ko) 2016-01-20
US20160013316A1 (en) 2016-01-14
CN105280707A (zh) 2016-01-27
KR20170077854A (ko) 2017-07-06
US10868175B2 (en) 2020-12-15
US9893183B2 (en) 2018-02-13

Similar Documents

Publication Publication Date Title
KR101857917B1 (ko) 반도체 구조물 및 그 제조 방법
US11393727B2 (en) Structure and formation method of fin-like field effect transistor
US10971406B2 (en) Method of forming source/drain regions of transistors
US10170592B2 (en) Integrated circuit structure with substrate isolation and un-doped channel
US11817499B2 (en) P-type strained channel in a fin field effect transistor (FinFET) device
US9647118B2 (en) Device having EPI film in substrate trench
KR101735204B1 (ko) 채널 영역의 이동성을 개선시키기 위한 apt(anti-punch through) 주입 영역 위의 장벽층을 포함하는 핀 전계 효과 트랜지스터(finfet) 디바이스 구조물 및 그 형성 방법
US10037921B2 (en) Structure and formation method of fin-like field effect transistor
US9224734B2 (en) CMOS devices with reduced leakage and methods of forming the same
US9614085B2 (en) Semiconductor structure having enlarged regrowth regions and manufacturing method of the same
US8624326B2 (en) FinFET device and method of manufacturing same
KR101623626B1 (ko) 반도체 디바이스 및 반도체 디바이스를 제조하는 방법들

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant