CN108074868B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供含锗基底；在基底上形成栅极结构；在栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料形成凹槽；混合刻蚀气体包括硅源气体和HCl气体；在凹槽内形成掺杂外延层。由于初始凹槽底部和侧壁的部分厚度基底材料在初始凹槽形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，因此本发明采用硅源气体和HCl气体的混合刻蚀气体对初始凹槽的侧壁和底部进行刻蚀，可以去除受损的基底材料且对所述基底的损伤较小，使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的逐步发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off) 沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面 MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术所形成半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；所述混合刻蚀气体包括硅源气体和HCl气体；在所述凹槽内形成掺杂外延层。
相应的，本发明还提供一种半导体结构，包括：含锗基底；栅极结构，位于所述基底上；凹槽，位于所述栅极结构两侧的基底内；其中，所述凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl 气体；位于所述凹槽内的掺杂外延层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述栅极结构两侧的基底内形成初始凹槽后，采用硅源气体和 HCl气体的混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；由于所述初始凹槽底部和侧壁的部分厚度基底材料在所述初始凹槽的形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，而采用硅源气体和HCl气体的混合刻蚀气体进行刻蚀时，硅源气体与所述初始凹槽暴露出的含锗基底材料反应形成Ge-Si键，HCl气体去除所述Ge-Si键以去除受损的基底材料，且对所述基底的损伤较小，因此使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。
本发明提供一种半导体结构，所述半导体结构中的凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体，因此所述凹槽的质量较好，所述凹槽中的基底材料较好，相应提高了所述掺杂外延层的形成质量，从而提高了半导体器件的电学性能。
附图说明
图1至图20是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析电学性能仍有待提高的原因。
所述形成方法包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽；在所述凹槽内形成掺杂外延层。
但是，在形成所述凹槽的刻蚀过程中，所述凹槽侧壁和底部的基底材料受到离子轰击，容易导致部分厚度的基底材料受到损伤而具有缺陷(例如Ge 原子偏离晶格位置)，从而导致所述凹槽内掺杂外延层的形成质量较差，进而导致所形成半导体器件的电学性能下降。
此外，后续步骤还包括在所述掺杂外延层上形成金属硅化物(silicide)层；相应的，还容易导致在形成所述金属硅化物层的过程中出现silicide piping问题。其中，silicide piping指的是：采用金属层以形成金属硅化物层时，如果所述基底或掺杂外延层具有缺陷问题，则所述缺陷成为所述金属层中的金属原子扩散至所述掺杂外延层内的快速通道，所述金属原子容易经所述掺杂外延层扩散至沟道区内，甚至经所述掺杂外延层与衬底体区(bulk)之间的PN 结扩散至体区内，从而引起所述掺杂外延层与体区发生导通的问题，进而导致所形成半导体器件的体区漏电流(bulk leakage)较高。
为了解决所述技术问题，本发明在所述栅极结构两侧的基底内形成初始凹槽后，采用硅源气体和HCl气体的混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；由于所述初始凹槽底部和侧壁的部分厚度基底材料在所述初始凹槽的形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，而采用硅源气体和HCl气体的混合刻蚀气体进行刻蚀时，硅源气体与所述初始凹槽暴露出的含锗基底材料反应形成Ge-Si键，HCl气体去除所述Ge-Si键以去除受损的基底材料，且对所述基底的损伤较小，因此使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图20是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图1为立体图(仅示意出两个鳍部)，图2为图1 沿AA1割线的剖面图，提供含锗基底。
所述基底为后续形成半导体器件提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应管，因此提供含锗基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。
所述衬底100为后续形成半导体器件提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100 包括PMOS区域I和NMOS区域II，所述PMOS区域I和NMOS区域II的衬底100上均具有分立的鳍部。具体地，位于所述PMOS区域I衬底100上的鳍部为第一鳍部110，位于所述NMOS区域II衬底100上的鳍部为第二鳍部120。
在其他实施例中，所形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域；所形成的鳍式场效应管仅包括PMOS器件时，所述衬底仅包括PMOS区域。
本实施例中，所述PMOS区域I和NMOS区域II为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
为了提高所形成半导体器件的载流子迁移率，所述基底为含锗基底。本实施例中，所述含锗基底为锗基底，相应的，所述衬底100的材料为锗。在其他实施例中，所述含锗基底的材料还可以为锗化硅，所述含锗基底还能够为绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。因此，本实施例中，所述鳍部的材料为锗，即所述第一鳍部110和第二鳍部120的材料为锗。
在其他实施例中，还可以为：所述衬底的材料为单晶硅、多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。所述鳍部的材料为含锗材料。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成第一硬掩膜层200；以所述第一硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的第一硬掩膜层200。所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述第一硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部顶部的作用。
结合参考图3，需要说明的是，形成所述衬底100和鳍部后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构 101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的工艺步骤包括：在所述鳍部露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述第一硬掩膜层200(如图2所示)顶部；研磨去除高于所述第一硬掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜形成隔离结构101；去除所述第一硬掩膜层200。
结合参考图4和图5，图4为立体图，图5为图4沿DD1割线的剖面图，在所述基底上形成栅极结构102。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺，因此所述栅极结构102为伪栅结构(dummy gate)，所述栅极结构102为后续所形成鳍式场效应管的实际栅极结构占据空间位置。
具体地，所述PMOS区域I的栅极结构102横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；所述NMOS区域II的栅极结构102横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面。
所述栅极结构102为单层结构或叠层结构。所述栅极结构102包括伪栅层；或者所述栅极结构102包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
具体地，形成所述栅极结构102的步骤包括：在所述隔离结构101上形成伪栅膜，所述伪栅膜横跨所述鳍部，且覆盖鳍部顶部表面和侧壁表面；在所述伪栅膜表面形成第二硬掩膜层210，所述第二硬掩膜层210定义出待形成的栅极结构102的图形；以所述第二硬掩膜层210为掩膜，图形化所述伪栅膜，在所述PMOS区域I隔离结构101上以及NMOS区域II隔离结构101上形成栅极结构102。
在其他实施例中，所述栅极结构还能够为后续所形成鳍式场效应管的实际栅极结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、 Cu、Al、W、Ag或Au中的一种或多种。
需要说明的是，形成所述栅极结构102后，保留位于所述栅极结构102 顶部上的第二硬掩膜层210。本实施例中，所述第二硬掩膜层210的材料为氮化硅，所述第二硬掩膜层210在后续工艺过程中用于对所述栅极结构102顶部起到保护作用。
后续步骤包括：在所述栅极结构两侧的基底内形成初始凹槽；对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；在所述凹槽内形成掺杂外延层。
具体地，在所述栅极结构两侧的基底内形成初始凹槽的步骤包括：在所述NMOS区域栅极结构两侧的基底内形成N区初始凹槽，在所述PMOS区域栅极结构两侧的基底内形成P区初始凹槽；对所述初始凹槽的侧壁和底部进行刻蚀的步骤包括：对所述N区初始凹槽的侧壁和底部进行刻蚀，形成N区凹槽；对所述P区初始凹槽的侧壁和底部进行刻蚀，形成P区凹槽；在所述凹槽内形成掺杂外延层的步骤包括：在所述N区凹槽内形成N型掺杂外延层；在所述P区凹槽内形成P型掺杂外延层。
本实施例中，以先在PMOS区域形成P区初始凹槽、对所述P区初始凹槽的侧壁和底部进行刻蚀以形成P区凹槽、在所述P区凹槽内形成P型掺杂外延层为例进行说明。
结合参考图6和图7，图6为基于图5的剖面结构示意图，图7为基于图 5沿垂直于鳍部延伸方向割线(如图4中EE1割线所示)的剖面结构示意图，在所述第一鳍部110侧壁和顶部上形成P区掩膜层310。
本实施例中，所述P区掩膜层310还位于所述第二鳍部120顶部和侧壁上，所述P区掩膜层310还位于PMOS区域I的栅极结构102顶部和侧壁、 NMOS区域II的栅极结构102顶部和侧壁上，且还位于所述隔离结构101上。形成所述P区掩膜层310的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述P区掩膜层310。
所述P区掩膜层310的作用包括：位于鳍部侧壁上的P区掩膜层310起到保护鳍部侧壁的作用，避免后续在所述第一鳍部110和第二鳍部120侧壁上进行外延生长工艺；此外，位于NMOS区域II的P区掩膜层310后续还作为后续NMOS区域II的N区掩膜层的一部分。
所述P区掩膜层310的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述P区掩膜层310的材料与鳍部的材料不同，所述P区掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述P区掩膜层310的材料为氮化硅。
结合参考图8和图9，图8为基于图7的剖面结构示意图，图9为沿第一鳍部延伸方向割线(如图1中BB1割线)的剖面结构示意图，在所述PMOS 区域I栅极结构102两侧的基底内形成P区初始凹槽111。
所述P区初始凹槽111为后续形成P区凹槽提供工艺基础。
具体地，采用各向异性刻蚀工艺刻蚀位于所述PMOS区域I栅极结构102 两侧第一鳍部110顶部上的P区掩膜层310，其中，在刻蚀位于所述PMOS 区域I栅极结构102两侧第一鳍部110顶部上P区掩膜层310的工艺过程中，还刻蚀位于所述PMOS区域I栅极结构102顶部上以及部分隔离结构101上的P区掩膜层310；在所述PMOS区域I栅极结构102两侧的第一鳍部110 顶部被暴露出来后，继续刻蚀部分厚度的第一鳍部110，以在所述第一鳍部 110内形成P区初始凹槽111。
本实施例中，后续步骤还包括对所述P区初始凹槽111的侧壁和底部进行刻蚀以形成P区凹槽，因此为了使所述P区凹槽的深度和开口尺寸满足工艺需求，刻蚀所述述PMOS区域I栅极结构102两侧部分厚度第一鳍部110 的步骤中，所述第一鳍部110的去除量为10nm至60nm，相应的，所述P区初始凹槽111的深度为10nm至60nm。
在一个具体实施例中，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为 50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。
需要说明的是，在刻蚀位于所述PMOS区域I栅极结构102两侧第一鳍部110顶部上的P区掩膜层310之前，还在所述NMOS区域II上形成第一图形层220，所述第一图形层220覆盖所述NMOS区域II的P区掩膜层310。所述第一图形层220起到保护NMOS区域II上P区掩膜层310的作用，所述第一图形层220还可以覆盖PMOS区域I中不期望被刻蚀的区域。本实施例中，所述第一图形层220的材料为光刻胶材料。在形成所述P区初始凹槽111 之后，保留所述第一图形层220，所述第一图形层220作为后续刻蚀工艺的刻蚀掩膜。
还需要说明的是，后续去除所述P区初始凹槽111底部和侧壁部分厚度的第一鳍部110材料以形成P区凹槽，为了增加后续在所述P区凹槽内所形成P型掺杂外延层的体积，在刻蚀所述第一鳍部110的同时，还刻蚀位于所述第一鳍部110侧壁上的P区掩膜层310，使得形成所述P区初始凹槽111后，位于所述第一鳍部110侧壁上的P区掩膜层310与所第一鳍部110顶部齐平。
结合参考图10和图11，图10为基于图8的剖面结构示意图，图11为基于图9的剖面结构示意图，采用混合刻蚀气体对所述P区初始凹槽111(如图 9所示)的侧壁和底部进行刻蚀，形成P区凹槽112；所述混合刻蚀气体包括硅源气体和HCl气体。
所述P区凹槽112为后续形成P型掺杂外延层提供空间位置。
需要说明的是，在形成所述P区初始凹槽111的刻蚀工艺过程中，所述P 区初始凹槽111侧壁和底部的第一鳍部110材料受到离子轰击，容易导致部分厚度的第一鳍部110材料受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，因此为了提高后续形成于所述P区凹槽112的P型掺杂外延层的形成质量，通过硅源气体和HCl气体的混合刻蚀气体对所述P区初始凹槽111的侧壁和底部进行刻蚀，从而去除受损的第一鳍部110材料且对所述第一鳍部110损伤较小，因此可以使所形成P区凹槽112暴露出的第一鳍部110材料的质量较好，从而可以提高后续P型掺杂外延层的形成质量。
具体地，形成所述凹槽的步骤包括：提供所述硅源气体和HCl气体的混合气体；所述硅源气体与所述P区初始凹槽111暴露出的第一鳍部110反应形成Ge-Si键；所述HCl气体去除所述Ge-Si键，以去除部分厚度的第一鳍部 110材料。
本实施例中，所述硅源气体为SiH4，工艺温度为400℃至700℃。在其他实施例中，所述硅源气体还可以为Si2Cl2或SiHCl3。
本实施例中，SiH4用于与第一鳍部110反应形成Ge-Si键，HCl用于去除所述Ge-Si键以去除部分厚度的第一鳍部110材料，因此SiH4和HCl的气体流量均影响所述第一鳍部110的去除量。为了在完全去除具有缺陷的第一鳍部110材料的同时，避免对所述第一鳍部110造成过多损耗，所述SiH4和HCl 的气体流量均需控制在合理范围内，且合理搭配。
需要说明的是，SiH4的气体流量不宜过少，也不宜过多。如果SiH4的气体流量过少，相应与暴露出的第一鳍部110反应所形成的Ge-Si键过少，相应容易导致暴露出的第一鳍部110去除量过少，从而难以完全去除具有缺陷的第一鳍部110材料；相反，如果SiH4的气体流量过多，则容易导致过多的第一鳍部110材料与SiH4发生反应，从而导致对所形成半导体器件的电学性能产生不良影响。为此，本实施例中，SiH4的气体流量为10sccm至1000sccm。
还需要说明的是，HCl的气体流量不宜过少，也不宜过多。所述HCl的气体流量过少，则去除所述Ge-Si键的效果相应较差，从而导致难以完全去除具有缺陷的第一鳍部110材料；相反，如果所述HCl的气体流量过多，则容易导致对剩余所述第一鳍部110造成损伤，增加工艺风险。为此，本实施例中，HCl的气体流量为5sccm至100sccm。
对所述P区初始凹槽111暴露出的第一鳍部110的去除量根据实际工艺而定。若去除量过少，相应导致所形成P区凹槽112暴露出的第一鳍部110 材料质量较差；若去除量过多，相应对所形成半导体器件沟道区所对应第一鳍部110材料造成不良影响，甚至容易导致所述PMOS区域I栅极结构102 侧壁上的P区掩膜层310发生坍塌。本实施例中，对所述P区初始凹槽111 的侧壁和底部进行刻蚀后，所述P区初始凹槽111暴露出的第一鳍部110的去除量为1nm至2nm。
本实施例中，形成所述P区凹槽112后，采用湿法去胶或灰化工艺去除所述第一图形层220。
结合参考图12和图13，图12为基于图10的剖面结构示意图，图13为基于图11的剖面结构示意图，在所述P区凹槽112(如图11所示)内形成P 型掺杂外延层131。
本实施例中，采用选择性外延工艺，在所述P区凹槽112内形成半导体层(图未示)，且在形成所述半导体层的工艺过程中，原位自掺杂P型离子以形成所述P型掺杂外延层131。所述半导体层为PMOS区域I的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
需要说明的是，所述P型掺杂外延层131中P型离子的掺杂浓度越高，相应起到的提供压应力作用越明显；但是，后续步骤还包括在所述P型掺杂外延层131上形成金属硅化物(silicide)层，在所述金属硅化物层上形成接触孔插塞，P型离子的掺杂浓度越高相应也会导致接触电阻过大。
因此，本实施例中，为了保证提供压应力作用的同时，减小接触电阻，在所述P区凹槽112内形成P型掺杂外延层131的步骤包括：在所述P区凹槽112的底部和侧壁形成掺杂有P型离子的第一P型掺杂半导体层135；在所述第一P型掺杂半导体层135上形成掺杂有P型离子的第二P型掺杂半导体层136，且所述第二P型掺杂半导体层136的掺杂离子浓度小于所述第一P 型掺杂半导体层135的掺杂离子浓度。
具体地，所述半导体层的材料为Si，所述P型离子为Ge离子和B离子，因此所述第一P型掺杂半导体层135的材料为掺杂有Ge离子和B离子的Si，所述第二P型掺杂半导体层136的材料为掺杂有Ge离子和B离子的Si。本实施例中，所述第一P型掺杂半导体层135的Ge离子的原子百分比含量为 30％至60％，B离子的掺杂浓度为1.4E21atom/cm3至2.6E21atom/cm3，所述第二P型掺杂半导体层136的Ge离子的原子百分比含量为10％至20％，B离子的掺杂浓度为1.4E20atom/cm3至2.6E20atom/cm3。且所述第一P型掺杂半导体层135厚度与所述第二P型掺杂半导体层136厚度的比值为1:15至1:5。其中，Ge离子的原子百分比含量指的是Ge的总原子个数占Si的总原子个数的百分比。
需要说明的是，本实施例中，所述P型掺杂外延层131的顶部高于所述P 区凹槽112的顶部，且由于选择性外延工艺的特性，高于所述P区凹槽112 的P型掺杂外延层131侧壁表面具有向远离所述第一鳍部110方向突出的顶角。在其他实施例中，所述P型掺杂外延层顶部还可以与所述P区凹槽顶部齐平。
还需要说明的是，为了避免后续工艺对所述P型掺杂外延层131表面造成工艺损伤，在形成所述P型掺杂外延层131后，所述方法还包括：对所述P 型掺杂外延层131表面进行氧化处理，在所述P型掺杂外延层131表面形成氧化保护层(图未示)，所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。
参考图14，图14为基于图12的剖面结构示意图，在所述第二鳍部120 的顶部和侧壁上形成N区掩膜层330。
具体的，形成所述N区掩膜层330的步骤包括：在形成所述P型掺杂外延层131之后，在所述NMOS区域II的P区掩膜层310上形成N区掩膜侧墙 320，其中，位于所述NMOS区域II的P区掩膜层310和N区掩膜侧墙320 作为所述N区掩膜层330。相应的，所述N区掩膜层330位于所述第二鳍部 120顶部和侧壁上以及NMOS区域II栅极结构102顶部和侧壁上，且还位于NMOS区域II的隔离结构101上。
本实施例中，所述N区掩膜侧墙320还位于所述P型掺杂外延层131上以及PMOS区域I的隔离结构101上，且还位于PMOS区域I的栅极结构102 侧壁和顶部上。
有关所述N区掩膜侧墙320的材料和形成工艺可参考前述P区掩膜层310 的相关描述，在此不再赘述。
所述N区掩膜侧墙320的作用包括：一方面，所述N区掩膜侧墙320与所述P区掩膜层310构成叠层结构的N区掩膜层330，后续刻蚀所述NMOS 区域II栅极结构102两侧部分厚度的第二鳍部120时，以所述N区掩膜层330 作为掩膜，因此通过所述N区掩膜侧墙320，可以增加后续所形成N区凹槽与NMOS沟道区的距离，有利于改善短沟道效应。
结合参考图15和图16，图15为基于图14的剖面结构示意图，图16为沿第二鳍部延伸方向割线(如图1中CC1割线)的剖面结构示意图，在所述 NMOS区域II栅极结构102两侧的基底内形成N区初始凹槽121。
所述N区初始凹槽121为后续形成N区凹槽提供工艺基础。
具体地，采用各向异性刻蚀工艺刻蚀位于所述NMOS区域II栅极结构102 两侧第二鳍部120顶部上的N区掩膜层330，其中，在刻蚀位于所述NMOS 区域II栅极结构102两侧第二鳍部120顶部上的N区掩膜层330的工艺过程中，还刻蚀位于所述NMOS区域II栅极结构102顶部上以及部分隔离结构101 上的N区掩膜层330；在所述NMOS区域II栅极结构102两侧的第二鳍部120 顶部被暴露出来后，继续刻蚀部分厚度的第二鳍部120，以在所述第二鳍部 120内形成N区初始凹槽121。
对形成所述N区初始凹槽121的具体工艺描述请参考前述形成P区初始凹槽111(如图9所示)的相应描述，在此不再赘述。
需要说明的是，在刻蚀位于所述NMOS区域II栅极结构102两侧第二鳍部120顶部上的N区掩膜层330之前，在所述PMOS区域I上形成第二图形层230(如图15所示)，所述第二图形层230覆盖所述P型掺杂外延层131，所述第二图形层230还覆盖所述PMOS区域I的栅极结构102。
具体地，所述第二图形层230形成于所述PMOS区域I的N区掩膜侧墙 320上，所述第二图形层230可以起到保护PMOS区域I的作用，所述第二图形层230还可以覆盖NMOS区域II中不期望被刻蚀的区域。本实施例中，所述第二图形层230的材料为光刻胶材料。在形成所述N区初始凹槽121之后，保留所述第二图形层230，所述第二图形层230作为后续刻蚀工艺的刻蚀掩膜。
还需要说明的是，后续去除所述N区初始凹槽121底部和侧壁部分厚度的第二鳍部120材料以形成N区凹槽，为了增加后续在所述N区凹槽内所形成N型掺杂外延层的体积，在刻蚀所述第二鳍部120的同时，还刻蚀位于所述第二鳍部120侧壁上的N区掩膜层330，使得形成所述N区初始凹槽121 后，位于所述第二鳍部120侧壁上的N区掩膜层330与所述第二鳍部120顶部齐平。
结合参考图17和图18，图17为基于图15的剖面结构示意图，图18为基于图16的剖面结构示意图，采用混合刻蚀气体对所述N区初始凹槽121(如图16所示)的侧壁和底部进行刻蚀，形成N区凹槽122；所述混合刻蚀气体包括硅源气体和HCl气体。
所述N区凹槽122为后续形成N型掺杂外延层提供空间位置。
需要说明的是，在形成所述N区初始凹槽121的刻蚀工艺过程中，所述 N区初始凹槽121侧壁和底部的第二鳍部120材料受到离子轰击，容易导致部分厚度的所述第二鳍部120材料受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，因此为了提高后续形成于所述N区凹槽122的N型掺杂外延层的形成质量，通过硅源气体和HCl气体的混合刻蚀气体对所述N区初始凹槽121 的侧壁和底部进行刻蚀，从而去除受损的第二鳍部120材料且对所述第二鳍部120损伤较小，因此可以使所形成N区凹槽122暴露出的第二鳍部120材料的质量较好，从而可以提高后续N型掺杂外延层的形成质量。
本实施例中，所述硅源气体为SiH4。对所述N区凹槽122形成工艺的具体描述请参考前述对所述P区凹槽112(如图11所示)形成工艺的相应描述，在此不再赘述。
对所述N区初始凹槽121暴露出的第二鳍部120的去除量根据实际工艺而定。若去除量过少，相应导致所形成N区凹槽122暴露出的第二鳍部120 材料质量较差；若去除量过多，相应对所形成半导体器件沟道区所对应第二鳍部120材料造成不良影响，甚至容易导致所述NMOS区域II栅极结构102 侧壁上的N区掩膜层330发生坍塌。本实施例中，对所述N区初始凹槽121 的侧壁和底部进行刻蚀后，所述N区初始凹槽121暴露出的第二鳍部110的去除量为1nm至2nm。
本实施例中，形成所述N区凹槽122后，采用湿法去胶或灰化工艺去除所述第二图形层230。
结合参考图19和图20，图19为基于图17的剖面结构示意图，图20为基于图18的剖面结构示意图，在所述N区凹槽122(如图18所示)内形成N 型掺杂外延层231。
本实施例中，采用选择性外延工艺，在所述N区凹槽122内形成半导体层(图未示)，且在形成所述半导体层的工艺过程中，原位自掺杂N型离子以形成所述N型掺杂外延层231。
具体地，所述半导体层的材料为Si，所述N型离子为P离子，因此所述 N型掺杂外延层231的材料为掺杂有P离子的Si。本实施例中，所述N型掺杂外延层231的P离子浓度为1E21atom/cm3至2E21atom/cm3。
需要说明的是，本实施例中，所述N型掺杂外延层231的顶部高于所述 N区凹槽122的顶部，且由于选择性外延工艺的特性，高于所述N区凹槽122 的N型掺杂外延层231侧壁表面具有向远离所述第二鳍部120方向突出的顶角。在其他实施例中，所述N型掺杂外延层顶部还可以与所述N区凹槽顶部齐平。
本实施例中，在所述栅极结构两侧的基底内形成初始凹槽后，采用硅源气体和HCl气体的混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；由于所述初始凹槽底部和侧壁的部分厚度基底材料在所述初始凹槽的形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，而采用硅源气体和HCl气体的混合刻蚀气体进行刻蚀时，硅源气体与所述初始凹槽暴露出的含锗基底材料反应形成Ge-Si键，HCl气体去除所述Ge-Si键以去除受损的基底材料，且对所述基底的损伤较小，因此使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。
结合参考图11、13、18和20，示出了本发明半导体结构一实施例的剖面结构示意图，图11为PMOS区域沿鳍部延伸方向的剖面结构示意图，图13 为基于图11的剖面结构示意图，图18为NMOS区域沿鳍部延伸方向的剖面结构示意图，图20为基于图18的剖面结构示意图。相应的，本发明还提供一种半导体结构，包括：
含锗基底；栅极结构102，位于所述基底上；凹槽(未标示)，位于所述栅极结构102两侧的基底内；其中，所述凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体；位于所述凹槽内的掺杂外延层(未标示)。
本实施例中，所述基底上具有鳍式场效应管，因此所述基底包括衬底100 以及位于所述衬底100上分立的鳍部(未标示)。因此，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；所述凹槽位于所述栅极结构两侧的鳍部内。在其他实施例中，所述基底上具有平面晶体管，相应的，所述基底为平面基底。
本实施例中，以所述鳍式场效应管为CMOS器件为例，所述衬底100包括PMOS区域I和NMOS区域II，所述PMOS区域I和NMOS区域II的衬底100上均具有分立的鳍部。具体地，位于所述PMOS区域I衬底100上的鳍部为第一鳍部110，位于所述NMOS区域II衬底100上的鳍部为第二鳍部 120。
在其他实施例中，所述鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域；所述鳍式场效应管仅包括PMOS器件时，所述衬底仅包括 PMOS区域。
相应的，位于所述PMOS区域I的栅极结构102横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；位于所述NMOS区域 II的栅极结构102横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面。
为了提高半导体器件的载流子迁移率，所述基底为含锗基底。本实施例中，所述含锗基底为锗基底，相应的，所述衬底100的材料为锗。在其他实施例中，所述含锗基底的材料还可以为锗化硅，所述含锗基底还能够为绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。因此，本实施例中，所述鳍部的材料为锗，即所述第一鳍部110和第二鳍部120的材料为锗。
在其他实施例中，还可以为：所述衬底的材料为单晶硅、多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。所述鳍部的材料为含锗材料。
本实施例中，所述栅极结构102包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、 TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
需要说明的是，所述半导体结构还包括：位于相邻所述鳍部之间衬底100 上的隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述凹槽包括：位于所述NMOS区域II栅极结构102两侧基底内的N区凹槽122、以及位于所述PMOS区域I栅极结构102两侧基底内的P区凹槽112。相应的，所述掺杂外延层包括：位于所述N区凹槽122 内的N型掺杂外延层231、以及位于所述P区凹槽112内的P型掺杂外延层 131。
所述N区凹槽122和P区凹槽112为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体。具体地，所述硅源气体用于与暴露出的鳍部反应形成Ge-Si键；所述HCl气体用于去除所述Ge-Si键，以去除部分厚度的鳍部材料。通过硅源气体和HCl气体的混合刻蚀气体进行刻蚀，在所述N区凹槽122和P区凹槽112的形成过程中，不仅可以去除暴露出的受损鳍部材料，且对所述鳍部的损伤较小，因此所述N区凹槽122所暴露出的第二鳍部120的质量较好，所述P区凹槽112所暴露出的第一鳍部110 的质量较好。
本实施例中，所述硅源气体为SiH4。在其他实施例中，所述硅源气体还可以为Si2Cl2或SiHCl3。
本实施例中，所述P型掺杂外延层131的掺杂离子为P型离子，所述P 型离子为Ge离子和B离子。具体地，所述P型掺杂外延层131的材料为掺杂有Ge离子和B离子的Si。
所述P型掺杂外延层131可用于为PMOS区域I的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
需要说明的是，所述P型掺杂外延层131中P型离子的掺杂浓度越高，相应起到的提供压应力作用越明显；但是，P型离子的掺杂浓度越高相应也会导致接触孔插塞的接触电阻过大。
因此，为了保证提供压应力作用的同时，减小接触电阻，所述P型掺杂外延层131包括：位于所述P区凹槽112的底部和侧壁的第一P型掺杂半导体层135；位于所述第一P型掺杂半导体层135上的第二P型掺杂半导体层 136，且所述第二P型掺杂半导体层136的掺杂离子浓度小于所述第一P型掺杂半导体层135的掺杂离子浓度。
本实施例中，所述第一P型掺杂半导体层135的Ge离子的原子百分比含量为30％至60％，B离子的掺杂浓度为1.4E21atom/cm3至2.6E21atom/cm3，所述第二P型掺杂半导体层136的Ge离子的原子百分比含量为10％至20％， B离子的掺杂浓度为1.4E20atom/cm3至2.6E20atom/cm3。且所述第一P型掺杂半导体层135厚度与所述第二P型掺杂半导体层136厚度的比值为1:15至 1:5。其中，Ge离子的原子百分比含量指的是Ge的总原子个数占Si的总原子个数的百分比。
本实施例中，所述N型掺杂外延层231的掺杂离子为N型离子，所述N 型离子为P离子。具体地，所述N型掺杂外延层231的材料为掺杂有P离子的Si。所述N型掺杂外延层231的P离子浓度为1E21atom/cm3至2E21atom/cm3。
本实施例中，所述半导体结构中的凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体，因此所述凹槽的质量较好，所述凹槽所暴露出的基底材料较好，相应提高了所述掺杂外延层的形成质量，从而提高了半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供含锗基底，所述基底包括NMOS区域和PMOS区域；
在所述基底上形成栅极结构；
在所述栅极结构两侧的基底内形成初始凹槽；形成初始凹槽的步骤包括：在所述NMOS区域栅极结构两侧的基底内形成N区初始凹槽；在所述PMOS区域栅极结构两侧的基底内形成P区初始凹槽；
采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；所述混合刻蚀气体包括硅源气体和HCl气体；对所述初始凹槽的侧壁和底部进行刻蚀的步骤包括：对所述N区初始凹槽的侧壁和底部进行刻蚀，形成N区凹槽；对所述P区初始凹槽的侧壁和底部进行刻蚀，形成P区凹槽；
在所述凹槽内形成掺杂外延层；形成掺杂外延层的步骤包括：在所述N区凹槽内形成N型掺杂外延层；在所述P区凹槽内形成P型掺杂外延层；
其中，在所述P区凹槽内形成P型掺杂外延层的步骤包括：在所述P区凹槽的底部和侧壁形成掺杂有P型离子的第一P型掺杂半导体层；在所述第一P型掺杂半导体层上形成掺杂有P型离子的第二P型掺杂半导体层，且所述第二P型掺杂半导体层的掺杂离子浓度小于所述第一P型掺杂半导体层的掺杂离子浓度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤包括：提供所述硅源气体和HCl气体的混合气体；
所述硅源气体与所述初始凹槽暴露出的含锗基底反应形成Ge-Si键；
所述HCl气体去除所述Ge-Si键，以去除部分厚度基底材料。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硅源气体为SiH4、Si2Cl2或SiHCl3。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤中，所述硅源气体为SiH4，SiH4的气体流量为10sccm至1000sccm，HCl的气体流量为5sccm至100sccm，工艺温度为400℃至700℃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始凹槽的侧壁和底部进行刻蚀的步骤中，所述基底材料的去除量为1nm至2nm。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的基底内形成初始凹槽的步骤包括：采用各向异性刻蚀工艺，刻蚀所述栅极结构两侧部分厚度的基底。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构两侧部分厚度的基底的步骤中，所述基底的去除量为10nm至60nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一P型掺杂半导体层的材料为掺杂有Ge离子和B离子的Si，Ge离子的原子百分比含量为30％至60％，B离子的掺杂浓度为1.4E21atom/cm3至2.6E21atom/cm3。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二P型掺杂半导体层的材料为掺杂有Ge离子和B离子的Si，Ge离子的原子百分比含量为10％至20％，B离子的掺杂浓度为1.4E20atom/cm3至2.6E20atom/cm3。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一P型掺杂半导体层厚度与所述第二P型掺杂半导体层厚度的比值为1:15至1:5。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型掺杂外延层的材料为掺杂有P离子的Si，所述N型掺杂外延层的P离子浓度为1E21atom/cm3至2E21atom/cm3。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，提供含锗基底的步骤中，所述基底包括衬底以及位于所述衬底上分立的鳍部；
在所述基底上形成栅极结构的步骤中，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；
在所述栅极结构两侧的基底内形成初始凹槽的步骤中，在所述栅极结构两侧的鳍部内形成所述初始凹槽。
13.一种半导体结构，其特征在于，包括：
含锗基底，所述基底包括NMOS区域和PMOS区域；
栅极结构，位于所述基底上；
凹槽，位于所述栅极结构两侧的基底内；其中，所述凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体；所述凹槽包括：位于所述NMOS区域栅极结构两侧基底内的N区凹槽、以及位于所述PMOS区域栅极结构两侧基底内的P区凹槽；
位于所述凹槽内的掺杂外延层，所述掺杂外延层包括：位于所述N区凹槽内的N型掺杂外延层、以及位于所述P区凹槽内的P型掺杂外延层；
其中，所述P型掺杂外延层包括：位于所述P区凹槽的底部和侧壁的第一P型掺杂半导体层，所述第一P型掺杂半导体层掺杂有P型离子；位于所述第一P型掺杂半导体层上的第二P型掺杂半导体层，所述第二P型掺杂半导体层掺杂有P型离子，且所述第二P型掺杂半导体层的掺杂离子浓度小于所述第一P型掺杂半导体层的掺杂离子浓度。
14.如权利要求13所述的半导体结构，其特征在于，所述硅源气体为SiH4、Si2Cl2或SiHCl3。
15.如权利要求13所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上分立的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；
所述凹槽位于所述栅极结构两侧的鳍部内。
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