CN112447828B - 一种半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其形成方法，所述方法在基底上形成第一初始栅电极结构后，刻蚀所述第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成第一栅电极结构，所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸。由于第一初始栅电极结构在第一沟道区的长度方向上的尺寸相对较大，因此在形成第一初始栅电极结构的过程中，能够较好的控制第一初始栅电极结构的尺寸均一性。而第一栅电极结构由刻蚀第一初始栅电极的底部侧壁而形成，因此形成的第一栅电极结构的尺寸均一性较好，从而提高了器件的尺寸均一性，进而提高了器件的性能均一性。

Description

一种半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了形成更小的特征尺寸，通常采用光刻(photolithography)技术进行结构的图形化。
随着半导体工艺节点的不断减小，自对准双重图形化(self-aligned doublepatterning，SADP)方法和自对准四重图形化(self-aligned quadruple patterning，SAQP)方法成为近年来受到青睐的图形化方法，该方法能够克服光刻工艺的光刻分辨率极限，增加形成于衬底上的图形的密度，进一步缩小图形的特征尺寸。
然而，这些方法形成的器件尺寸均一性以及性能均一性仍有待提高。
发明内容
有鉴于此，本发明实施提供一种半导体结构及其形成方法，提高了尺寸均一性，进而提高了器件的性能均一性。
为解决上述问题，本发明实施例提供一种半导体结构及其形成方法，该方法包括：
提供基底；
在所述基底上形成第一初始栅电极结构；
刻蚀所述第一初始栅电极结构的底部侧壁，使所述第一初始栅电极结构形成第一栅电极结构；所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸。
优选的，所述第一初始栅电极结构包括位于基底上的第一初始底栅电极和位于第一初始底栅电极上的第一顶栅电极；
所述刻蚀所述第一初始栅电极结构的底部侧壁，包括：
以第一顶栅电极为掩膜，刻蚀所述第一初始底栅电极的侧壁，形成第一底栅电极；在沿所述第一沟道区的长度方向上，所述第一底栅电极的尺寸小于第一顶栅电极的尺寸，所述第一底栅电极和所述第一顶栅电极构成所述第一栅电极结构。
优选的，在刻蚀所述第一初始底栅电极的侧壁的过程中，对第一初始底栅电极和第一顶栅电极的刻蚀选择比大于或等于10:1。
优选的，所述第一初始底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一初始底栅电极的材料和第一顶栅电极的材料不同。
优选的，所述第一初始底栅电极的材料为SiGe，所述第一顶栅电极的材料为Si，所述刻蚀所述第一初始底栅电极的侧壁的工艺为蒸汽刻蚀工艺，刻蚀蒸汽为HCl蒸汽，刻蚀时间为5秒至60秒。
优选的，所述第一初始底栅电极的厚度为3纳米至10纳米。
优选的，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸与顶部尺寸之比为1:1.1至1:1.5。
优选的，还包括：在所述基底上形成第一初始栅电极结构的过程中，在基底上形成与第一初始栅电极结构相互分立的第二栅电极结构，第二栅电极结构底部的基底中具有第二沟道区，所述第一沟道区的长度小于所述第二沟道区的长度。
优选的，所述第一初始栅电极结构的特征尺寸和所述第二栅电极结构的特征尺寸一致。
优选的，形成所述第一初始栅电极结构和第二栅电极结构的方法包括：
在基底上形成底层栅电极材料层；
在底层栅电极材料层上形成顶层栅电极材料层；
图形化顶层栅电极材料层和底层栅电极材料层，以形成第一初始栅电极结构和第二栅电极结构。
优选的，所述刻蚀第一初始栅电极结构的底部侧壁，包括：
在基底上形成掩膜层，所述掩膜层覆盖所述第二栅电极结构且暴露出所述第一初始栅电极结构；
以所述掩膜层为掩膜，刻蚀第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成所述第一栅电极结构；
形成所述第一栅电极结构之后，去除所述掩膜层。
优选的，在形成第一初始栅电极结构的过程中，形成位于第一初始栅电极结构底部的第一栅介质层；形成第一栅电极结构之后，第一栅介质层位于第一栅电极结构的底部；所述半导体结构的形成方法还包括：在所述第一栅电极结构和所述第一栅介质层两侧的基底中分别形成第一源漏掺杂层。
可选的，还包括：在形成第一初始栅电极结构之前，在所述基底表面形成第一栅介质膜；在形成第一初始栅电极结构之后，所述第一初始栅电极结构位于所述第一栅介质膜的部分表面；在刻蚀所述第一初始栅电极结构的底部侧壁的过程中，所述第一初始栅电极结构侧部的第一栅介质膜保护基底表面；在形成第一栅电极结构之后，所述第一栅电极结构位于所述第一栅介质膜的部分表面；所述半导体结构的形成方法还包括：在所述第一栅电极结构两侧的基底中分别形成第一源漏掺杂层；其中，在所述第一栅电极结构两侧的基底中分别形成第一源漏掺杂层的过程中，刻蚀所述第一栅介质膜，使所述第一栅介质膜形成分立的第一栅介质层，所述第一栅介质层位于所述第一栅电极结构的底部。
优选的，还包括：
在第一栅电极结构两侧的基底上形成覆盖第一栅电极结构侧壁的层间介质层；
形成覆盖所述第一栅电极结构侧壁的层间介质层后，去除第一栅电极结构，以形成第一栅开口；
在第一栅开口中形成第一金属栅电极。
优选的，所述基底为平面型的半导体衬底；或者，所述基底包括半导体衬底和位于半导体衬底上的鳍部；
当所述基底包括半导体衬底和位于半导体衬底上的鳍部时，第一初始栅电极结构横跨鳍部且覆盖鳍部的部分顶部表面和部分侧壁表面，第一栅电极结构横跨鳍部且覆盖鳍部的部分顶部表面和部分侧壁表面。
本发明实施例还提供一种半导体结构，包括：
基底；
位于基底上的第一栅电极结构，第一栅电极结构底部的基底中具有第一沟道区；在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸。
优选的，第一栅电极结构包括：位于基底上的第一底栅电极和位于第一底栅电极上的第一顶栅电极；在沿所述第一沟道区的长度方向上，所述第一底栅电极的尺寸小于所述第一顶栅电极的尺寸。
优选的，所述第一底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一底栅电极的材料和第一顶栅电极的材料不同。
优选的，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸与顶部尺寸之比为1:1.1至1:1.5。
优选的，还包括：位于基底上的与第一栅电极结构分立的第二栅电极结构，第二栅电极结构底部的基底中具有第二沟道区，第一沟道区的长度小于第二沟道区的长度。
本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构及其形成方法，所述方法在基底上形成第一初始栅电极结构后，刻蚀所述第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成第一栅电极结构，所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸，因此第一沟道区的长度较小，满足工艺设计的需求。由于第一初始栅电极结构在第一沟道区的长度方向上的尺寸相对较大，因此在形成第一初始栅电极结构的过程中，能够较好的控制第一初始栅电极结构在第一沟道区的长度方向上的尺寸均一性。而第一栅电极结构由刻蚀第一初始栅电极的底部侧壁而形成，因此形成的第一栅电极结构在第一沟道区的长度方向上的尺寸均一性较好，避免了仅通过掩膜形成小尺寸的第一栅电极结构时造成的尺寸均一性差的问题，提高了器件的尺寸均一性，进而提高了器件的性能均一性。
并且，仅对第一栅电极结构的底部侧壁进行刻蚀，刻蚀面积小，工艺成本低。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1至图2为一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图15为本发明实施例一种半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析电学性能仍有待提高的原因。
参考图1至图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1以及凸出于所述衬底1的鳍部2，所述基底上依次形成有栅电极材料层3、硬掩膜材料层4和掩膜层，掩膜层包括多个采用自对准四重图形化技术(Self-Aligned Quadruple Patterning，SAQP)工艺形成的分立的侧墙块5，该侧墙块5的尺寸为特征尺寸d。
接着，如图2所示，以该掩膜层为掩膜，依次刻蚀硬掩膜材料层和栅电极材料层，进而形成具有特征尺寸d的栅电极结构6。
然而，随着特征尺寸的不断降低，刻蚀工艺造成的均一性问题凸显。上述方法中在形成特征尺寸d的侧墙块5后，以此侧墙块5为掩膜，进一步的刻蚀硬掩膜材料层4、以及栅电极材料层3的过程中，当特征尺寸d过小时，由于刻蚀负载效应，极易造成形成的栅电极结构6的均一性差的问题，最终导致器件的性能均一性较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，所述方法包括提供基底，在基底上形成第一初始栅电极结构，刻蚀所述第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成第一栅电极结构，所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸，因此第一沟道区的长度较小，满足工艺设计的需求。由于第一初始栅电极结构在第一沟道区的长度方向上的尺寸相对较大，因此在形成第一初始栅电极结构的过程中，能够较好的控制第一初始栅电极结构在第一沟道区的长度方向上的尺寸均一性。而第一栅电极结构由刻蚀第一初始栅电极的底部侧壁而形成，因此形成的第一栅电极结构在第一沟道区的长度方向上的尺寸均一性较好，避免了仅通过掩膜形成小尺寸的第一栅电极结构时造成的尺寸均一性差的问题，提高了器件的尺寸均一性，进而提高了器件的性能均一性。
并且，仅对第一栅电极结构的底部侧壁进行刻蚀，刻蚀面积小，工艺成本低。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
作为本发明实施例公开内容的一个可选示例，图3至图15示出了本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底。
所述基底用于为后续形成半导体结构提供工艺平台。
在一个实施例中，所述基底为平面型的半导体衬底
在另一实施例中，所述基底包括半导体衬底100和位于所述半导体衬底100上的鳍部101。其中，所述鳍部101用于在后续提供鳍式场效应晶体管的导电沟道。
本实施例中，所述基底中的半导体衬底100和鳍部101为一体型结构，从而有利于简化工艺流程。在其他实施例中，所述基底还可以包括第一半导体材料的半导体衬底以及位于半导体衬底上的第二半导体材料的鳍部，从而可以形成具有精确高度的鳍部的目的。
所述基底的材料可以是适宜于工艺需要或易于集成的材料。本实施例中，所述半导体衬底100和鳍部101的材料为硅。在其他实施例中，所述半导体衬底和鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。或者，所述半导体衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底，所述鳍部的材料与所述半导体衬底的半导体材料相同。其中，半导体衬底内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
本实施例中，所述基底表面形成有界面层(图中未示出)，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。在本申请的其他实施方式中，所述半导体结构还可以包括形成在所述鳍部101的顶壁的硬掩膜层。
在所述鳍部101露出的半导体衬底100上形成隔离层102，所述隔离层102覆盖鳍部101的部分侧壁，所述隔离层102的顶部表面低于鳍部101的顶部表面。所述隔离层102用于隔离相邻器件。所述隔离层102的材料为氧化硅，其他实施例中，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
参考图4至图7，所述图4为立体图，所述图5为沿图4中AA1方向的剖面图，图6为立体图，所述图7为沿图6中AA1方向的剖面图，在所述基底上形成第一初始栅电极结构104。
本实施例中，所述第一初始栅电极结构104为伪栅电极结构，用于为后续制程中形成的第一金属栅电极占据空间位置。在其他实施例中，所述第一初始栅电极结构104还可以为掺杂半导体栅极电极。
在本实施例中，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部101，所述第一初始栅电极结构104横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面。
所述第一初始栅电极结构104包括位于基底上的第一初始底栅电极1045和位于第一初始底栅电极1045上的第一顶栅电极1046。其中，在后续刻蚀第一初始底栅电极1045的侧壁的过程中，所述第一初始底栅电极1045和第一顶栅电极1046具有较大的刻蚀选择比，以得到底部尺寸小于顶部尺寸的第一栅电极结构。在后续刻蚀所述第一初始底栅电极1045的侧壁步骤中，所述第一初始底栅电极1045和第一顶栅电极1046的选择刻蚀比大于或等于10：1。
所述第一初始底栅电极的厚度不可过大，也不可过小。若第一初始底栅电极的厚度过大，容易造成后续针对第一初始底栅电极侧壁的刻蚀工艺的刻蚀成本增大；若第一初始底栅电极的厚度过小，则容易造成后续针对第一初始底栅电极侧壁的刻蚀工艺的刻蚀精度降低。在本实施例中，第一初始底栅电极1045的厚度为3纳米至10纳米，在一个可选的示例中，所述第一初始底栅电极1045的厚度为7纳米。
所述第一初始底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一初始底栅电极的材料和第一顶栅电极的材料不同。在本实施例中，所述第一初始底栅电极1045的材料为SiGe，所述第一顶栅电极1046的材料为Si，具体为多晶硅。
在本实施例中，在所述基底上形成第一初始栅电极结构104的过程中，还在基底上形成与第一初始栅电极结构104相互分立的第二栅电极结构105。
具体的，在需要形成两种沟道长度的器件时，在需要形成对应较大沟道长度的区域形成第二栅电极结构，在需要形成对应较小沟道长度的区域形成第一初始栅电极结构，进而在后续通过刻蚀第一初始栅电极结构的底部侧壁，形成第一栅电极结构，在沿第一栅电极结构底部沟道的长度方向上，第一栅电极结构的底部尺寸小于顶部尺寸，第一栅电极结构的底部尺寸较小，因此第一栅电极结构对应器件的沟道长度较小。而第二栅电极结构对应器件的沟道长度较大。这样满足工艺设计的需要。
其中，在本实施例中，所述第一初始栅电极结构104的特征尺寸D1和所述第二栅电极结构105的特征尺寸D2一致，从而使得第一初始栅电极结构104和第二栅电极结构105可以同时形成，进而减少工艺步骤，降低工艺成本。在本实施例中，第一初始栅电极结构和第二栅电极结构的特征尺寸是沿器件沟道区的长度方向上的尺寸，即，沟道区内载流子的输运方向上的尺寸。具体的，形成所述第一初始栅电极结构104和第二栅电极结构105的方法包括：在基底上形成底层栅电极材料层1042(参考图4和图5)；在底层栅电极材料层1042上形成顶层栅电极材料层1043(参考图4和图5)；图形化顶层栅电极材料层1042和底层栅电极材料层1043，以形成第一初始栅电极结构104和第二栅电极结构105(参考图6和图7)。
在其他实施例中，不形成第二栅电极结构。
参考图4和图5，在基底上形成底层栅电极材料层1042，在底层栅电极材料层1042上形成顶层栅电极材料层1043。
底层栅电极材料层1042为形成第一初始底栅电极和第二底栅电极提供工艺基础，顶层栅电极材料层1043为形成第一顶栅电极和第二顶栅电极提供工艺基础。对应的，底层栅电极材料层1042的材料为SiGe，顶层栅电极材料层1043的材料为Si，以便采用同一种工艺(例如CVD工艺)形成底层栅电极材料层和顶层栅电极材料层。
具体的，底层栅电极材料层1042和顶层栅电极材料层1043的形成工艺均可以为化学气相沉积(Chemical Vapor Deposition，CVD)工艺。对应的形成步骤包括：首先通入硅烷和锗烷气体，形成SiGe层，接着，通入硅烷形成Si层。可以看出，通过在工艺中调整流入的气体种类，可以采用同一种工艺，在同一腔室中，先后形成材料不同的底层栅电极材料层1042和顶层栅电极材料层1043。
参考图6和图7，图形化顶层栅电极材料层和底层栅电极材料层，以形成第一初始栅电极结构104和第二栅电极结构105。
第一初始栅电极结构104包括位于基底上的第一初始底栅电极1045和位于第一初始底栅电极1045上的第一顶栅电极1046。
本实施例中，所述第一初始栅电极结构104横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面，其中，第一初始底栅电极1045横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面。
第二栅电极结构105包括位于基底上第二底栅电极1055和位于第二底栅电极1055上的第二顶栅电极1056。所述第二栅电极结构105横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面，其中，第二底栅电极1055横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面。
本实施例中，通过自对准双重图形化技术(Self-Aligned Double Patterning，SADP)或自对准四重图形化技术(Self-Aligned Quadruple Patterning，SAQP)图形化所述顶层栅电极材料层和底层栅电极材料层，从而有利于提高所述第一初始栅电极结构的图形密度和精度。
并且，需要说明的是，由于第一初始栅电极结构特征尺寸D1和所述第二栅电极结构的特征尺寸D2一致，在通过自对准双重图形化技术或自对准四重图形化技术图形化所述顶层栅电极材料层和底层栅电极材料层的步骤中，仅需形成具有一致的特征尺寸的掩膜图形即可，无需同时形成不同特征尺寸的掩膜图形。
在本实施例中，在形成所述第一初始栅电极结构104之前，还在基底表面形成第一栅介质膜(图中未示出)；在形成第一初始栅电极结构104之后，第一初始栅电极结构104位于第一栅介质膜的部分表面。后续刻蚀第一栅介质膜而形成第一栅介质层。
在本实施例中，在形成第二栅电极结构105之前，还在基底表面形成第二栅介质膜(图中未示出)；在形成第二栅电极结构105之后，第二栅电极结构105位于第二栅介质膜的部分表面。后续刻蚀第二栅介质膜而形成第二栅介质层。
本实施例中，第一栅介质膜和第二栅介质膜一体成膜，第一栅介质膜和第二栅介质膜在同一工艺步骤中形成。
其中，所述第一栅介质膜的材料为氧化硅或高K介质材料。第二栅介质膜的材料为氧化硅或高K介质材料。
在其他实施例中，在形成第一初始栅电极结构的过程中，形成位于第一初始栅电极结构底部的第一栅介质层；形成第一栅电极结构之后，所述第一栅介质层位于所述第一栅电极结构的底部。相应的，在形成第二栅电极结构的过程中，形成位于第二栅电极结构底部的第二栅介质层；形成第二栅电极结构之后，所述第二栅介质层位于所述第二栅电极结构的底部。
参考图8至图9，其中，图8和图9是以图7为基础的示意图，刻蚀所述第一初始栅电极结构104的底部侧壁，使所述第一初始栅电极结构104形成第一栅电极结构106；所述第一栅电极结构106底部的基底中具有第一沟道区P1，在沿所述第一沟道区P1的长度方向上，所述第一栅电极结构106的底部尺寸D3小于顶部尺寸D1。
刻蚀所述第一初始栅电极结构104的底部侧壁，用于缩小第一初始栅电极结构104的底部尺寸。
所述第一沟道区P1位于第一栅电极结构106下方的鳍部中，第一沟道区P1的长度方向为基底内载流子的输运方向。在本实施例中，所述第一栅电极结构106底部的鳍部101中具有第一沟道区P1，所述第一沟道区P1的长度方向为所述第一栅电极结构106横跨的鳍部101的延伸方向(即图6中AA1方向)。
在本实施例中，在沿所述第一沟道区P1的长度方向上，所述第一栅电极结构106的底部尺寸D3与顶部尺寸D1之比为1:1.1至1:1.5。
在本实施例中，第二栅电极结构105底部的基底中具有第二沟道区P2，所述第一沟道区P1的长度小于所述第二沟道区P2的长度。在本实施例中，第二沟道区P2的长度方向为第二栅电极结构105横跨的鳍部101的延伸方向。第一沟道区P1的长度等于第一栅电极结构106的底部尺寸D3，第二沟道区P2的长度等于第二栅电极结构105的特征尺寸D2。
在本实施例中，第一初始栅电极结构104为双层结构，包括位于基底上的第一初始底栅电极1045和位于第一初始底栅电极1045上的第一顶栅电极1046。因此，本步骤可以通过刻蚀第一初始底栅电极1045的侧壁实现刻蚀所述第一初始栅电极结构104的底部侧壁。在本发明的其他实施例中，也可采用同样的方法，将第一初始栅电极结构形成为叠层结构，以区分需要去除侧壁的部分和不需去除侧壁的部分，并选取在刻蚀工艺中具有较大选择刻蚀比的材料作为叠层结构的不同层材料，以降低刻蚀难度。
在刻蚀所述第一初始底栅电极1045的侧壁的过程中，对第一初始底栅电极1045和第一顶栅电极1046的刻蚀选择比大于或等于10:1。
在本实施例中，由于在所述基底上形成第一初始栅电极结构104的过程中，在基底上还形成与第一初始栅电极结构104相互分立的第二栅电极结构105。因此，在刻蚀所述第一初始栅电极结构104的底部侧壁的步骤中，需要在第二栅电极结构105上形成掩膜层。
具体的，参考图8，在基底上形成掩膜层120，所述掩膜层120覆盖所述第二栅电极结构105且暴露出所述第一初始栅电极结构104。
其中，所述掩膜层120为后续刻蚀所述第一初始栅电极结构104的底部侧壁提供工艺基础。
所述掩膜层120覆盖所述第二栅电极结构105且暴露出所述第一初始栅电极结构104，用于避免刻蚀所述第一初始栅电极结构104时，第二栅电极结构105被同时刻蚀。
在本实施例中，所述掩膜层120可以为光刻胶掩膜层，具体的，光刻胶的材料可以为正性光刻胶或者负性光刻胶；在具体形成该掩膜层时，通过涂覆光刻胶，并对光刻胶进行光刻显影工艺，可以形成具有对应图形的掩膜层，本发明在此不做赘述。
参考图9，以所述掩膜层120为掩膜，刻蚀第一初始栅电极结构的底部侧壁，使第一初始栅电极结构形成所述第一栅电极结构106。
其中，刻蚀第一初始栅电极结构的底部侧壁，以使形成的第一栅电极结构沿所述第一沟道区P1的长度方向上的底部尺寸小于顶部尺寸。
在本实施例中，第一栅电极结构106横跨鳍部且覆盖鳍部101的部分顶部表面和部分侧壁表面。
具体的，在本步骤中，同时以掩膜层120和第一顶栅电极1046为掩膜，刻蚀所述第一初始底栅电极的侧壁，形成第一底栅电极1065；在沿所述第一沟道区P1的长度方向上，所述第一底栅电极1065的尺寸D3小于第一顶栅电极1046的尺寸D1，所述第一底栅电极1065和所述第一顶栅电极1046构成所述第一栅电极结构106。
在本实施例中，所述第一初始底栅电极的材料为SiGe，所述第一顶栅电极的材料为Si，所述刻蚀所述第一初始底栅电极的侧壁的工艺为蒸汽刻蚀工艺，刻蚀蒸汽为HCl蒸汽，刻蚀时间为5秒至60秒。
在其他实施例中，还可以对所述第一初始底栅电极进行湿法刻蚀，具体的，采用浓度为5％至20％的HCl溶液为刻蚀液，刻蚀时间为5秒至60秒。
在一种可选的示例中，在沿所述第一沟道区的长度方向上，第一初始栅电极结构的底部尺寸为8nm至20nm，刻蚀第一初始栅电极结构的底部侧壁的尺寸为2nm至5nm。
本实施例中，在刻蚀所述第一初始栅电极结构的底部侧壁的过程中，所述第一初始栅电极结构侧部的第一栅介质膜(未图示)保护基底表面，具体的，第一初始栅电极结构侧部的第一栅介质膜能够保护第一初始栅电极结构侧部的鳍部，避免第一初始栅电极结构侧部的鳍部受到刻蚀损伤。相应的，形成所述第一栅电极结构106后，第一栅电极结构106位于第一栅介质膜的部分表面。
在其他实施例中，当在形成第一初始栅电极结构的过程中，形成位于第一初始栅电极结构底部的第一栅介质层时，形成第一栅电极结构之后，所述第一栅介质层位于所述第一栅电极结构的底部。
第二栅电极结构底部的基底中具有第二沟道区，第一栅电极结构底部的基底中具有第一沟道区，第一沟道区的长度小于所述第二沟道区的长度。
参考图10，形成所述第一栅电极结构106之后，去除所述掩膜层120。
具体的，可以采用剥离工艺去除所述掩膜层120。
可以看出，本实施例先形成的是较大尺寸的第一初始栅电极结构，之后，再对第一初始栅电极结构的底部侧壁进行刻蚀，从而形成对应沟道长度尺寸较小的第一栅电极结构106，从而提高了第一栅电极结构106的尺寸均一性，进而提高了器件的性能均一性。
参考图11，形成覆盖所述第一栅电极结构106侧壁的第一栅侧墙107。
所述第一栅侧墙107用于在后续工艺步骤中保护第一栅电极结构106的侧壁，所述第一栅侧墙107还用于定义后续第一源漏掺杂层的形成区域。
本实施例中，还包括：在形成第一栅侧墙107的过程中，形成覆盖所述第二栅电极结构105侧壁的第二栅侧墙108。
所述第二栅侧墙108用于在后续工艺步骤中保护第二栅电极结构105的侧壁，所述第二栅侧墙108还用于定义后续第二源漏掺杂层的形成区域。
所述第一栅侧墙107和第二栅侧墙108的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。
具体的，形成第一栅侧墙107和第二栅侧墙108的步骤可以包括：形成保形覆盖第一栅电极结构106、第二栅电极结构105和基底的栅侧墙材料层，采用各向异性刻蚀工艺，刻蚀位于所述第一栅电极结构106顶部、第二栅电极结构105顶部和所述第一栅电极结构106和第二栅电极结构105暴露的基底上的栅侧墙材料层，保留位于第一栅电极结构106侧壁的栅侧墙材料层作为所述第一栅侧墙107，保留位于第二栅电极结构105侧壁的栅侧墙材料层作为所述第二栅侧墙108。
接着，参考图12，在第一栅电极结构106两侧的基底中分别形成第一源漏掺杂层109。
具体的，本实施例中，在第一栅电极结构106两侧的鳍部中分别形成第一源漏掺杂层109。
本实施例中，还包括：在形成第一源漏掺杂层109的过程中，在第二栅电极结构105两侧的基底中分别形成第二源漏掺杂层110，具体的，在第二栅电极结构105两侧的鳍部中分别形成第二源漏掺杂层110。
本实施例中，具体的，在第一栅电极结构106两侧的鳍部中分别形成第一凹陷；在第一凹陷中外延生长所述第一源漏掺杂层109。
本实施例中，具体的，在第二栅电极结构105两侧的鳍部中分别形成第二凹陷；在第二凹陷中外延生长第二源漏掺杂层110。其中，当第一栅电极结构106和第二栅电极结构105的间距较小时，且当第一栅电极结构106对应的晶体管类型和第二栅电极结构105对应的晶体管类型一致时，位于第一栅电极结构106和第二栅电极结构105之间的第一源漏掺杂层和第二源漏掺杂层重叠。
当第一栅电极结构106对应的晶体管为NMOS晶体管时，所述第一源漏掺杂层109包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当第一栅电极结构106对应的晶体管为PMOS晶体管时，所述第一源漏掺杂层109包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
当第二源漏掺杂层110对应的晶体管为NMOS晶体管时，第二源漏掺杂层110包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC；当第二源漏掺杂层110对应的晶体管为PMOS晶体管时，第二源漏掺杂层110包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe。
在其他实施例中，还可以采用离子注入工艺形成第一源漏掺杂层和第二源漏掺杂层。
本实施例中，在第一栅电极结构两侧的基底中分别形成第一源漏掺杂层的过程中，刻蚀第一栅介质膜，使第一栅介质膜形成分立的第一栅介质层，第一栅介质层位于第一栅电极结构的底部；在第二栅电极结构两侧的基底中分别形成第二源漏掺杂层的过程中，刻蚀第二栅介质膜，使第二栅介质膜形成分立的第二栅介质层，第二栅介质层位于第二栅电极结构的底部。所述第一栅介质层的材料为氧化硅或高K介质材料。第二栅介质层的材料为氧化硅或高K介质材料。
接着，参考图13，在第一栅电极结构106两侧的基底上形成覆盖第一栅电极结构106侧壁的层间介质层111。
在本实施例中，所述层间介质层111同时覆盖第二栅电极结构105的侧壁。
所述层间介质层用于对相邻器件之间起到隔离作用，所述层间介质层还用于为后续第一金属栅电极的形成提供工艺平台。
所述层间介质层的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述层间介质层111为单层结构，所述层间介质层111的材料为氧化硅。
形成层间介质层111的步骤可以包括：形成完全覆盖所述第一栅电极结构106和第二栅电极结构105的介质材料层；研磨所述介质材料层，直至露出所述第一栅电极结构106和第二栅电极结构105的顶部。
参考图14，形成层间介质层111后，去除第一栅电极结构，以在层间介质层111中形成第一栅开口112T。
在本实施例中，去除第一栅电极结构的同时，还去除第二栅电极结构，以在层间介质层111中形成第二栅开口113T。
去除第一栅电极结构，用于为后续形成第一金属栅电极提供空间；去除第二栅电极结构，用于为后续形成第二金属栅电极提供空间。
由于本实施例形成的第一栅电极结构的底部尺寸小，因而在去除第一栅电极结构时，本步骤中的第一栅电极结构更易于去除。
具体的，可以采用干法刻蚀和湿法刻蚀相结合的工艺，去除所述第一栅电极结构和第二栅电极结构。
本实施例，第一栅介质层和第二栅介质层的材料为氧化硅，相应的，去除第一栅电极结构和第一栅电极结构底部的第一栅介质层，从而在层间介质层111中形成第一栅开口；去除第二栅电极结构和第二栅电极结构底部的第二栅介质层，从而在层间介质层111中形成第二栅开口；之后，在第一栅开口112T的底部的侧壁形成第一高K栅介质层；在第二栅开口113T的底部和侧壁形成第二高K栅介质层。
在其他实施例中，第一栅介质层和第二栅介质层的材料为高K介质材料，相应的，不去除第一栅介质层和第二栅介质层。
接着，参考图15，在第一栅开口中形成第一金属栅电极112。
本实施例中形成的第一金属栅电极112，在沿所述第一沟道区的长度方向上，所述第一金属栅电极112的底部尺寸小于顶部尺寸，因此对应的第一沟道区的长度尺寸较小，满足工艺的需求。
在本实施例中，在第一栅开口中形成第一金属栅电极112的同时，还在第二栅开口中形成第二金属栅电极113。
所述第一金属栅电极112和第二金属栅电极113为金属材料，具体的，可以为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，第一金属栅电极112和第二金属栅电极113的材料相应为W。
对应的，形成第一金属栅电极112和第二金属栅电极113的步骤包括：形成完全覆盖所述第一栅开口和第二栅开口的栅电极材料层，研磨去除所述层间介质层顶部的栅电极材料层，以剩余在第一栅开口的栅电极材料层为第一金属栅电极112，以剩余在第二栅开口内的栅电极材料层作为第二金属栅电极113。
在本步骤中，形成所述第一金属栅电极和第二金属栅电极之前，还在第一栅开口底部形成第一高K栅介质层114，在第二栅开口底部形成第二高K栅介质层115。其中，第一高K栅介质层114和第二高K栅介质层115可以同时形成。
其中，K为介电常数，高K材料指介电常数大于氧化硅的介电常数的材料，具体的，高K的取值范围为介电常数大于3.9(氧化硅的介电常数)。
本实施例中，所述第一高K栅介质层114和第二高K栅介质层115的材料为三氧化二铝。在其他实施例中，所述第一高K栅介质层和第二高K栅介质层的材料还可以为二氧化铪。
参考图13，示出了本发明实施例中的一种半导体结构，所述半导体结构包括：
基底，所述基底可以为平面型的半导体衬底。本实施例中，基底包括半导体衬底100和位于所述半导体衬底100上的鳍部101。其中，所述鳍部101用于在后续提供鳍式场效应晶体管的导电沟道。
所述基底的材料可以是适宜于工艺需要或易于集成的材料。本实施例中，所述基底中的半导体衬底100和鳍部101为一体型结构，从而有利于简化工艺流程。在其他实施例中，所述基底还可以包括第一半导体材料的半导体衬底以及位于半导体衬底上的第二半导体材料的鳍部，从而可以形成具有精确高度的鳍部的目的。
本实施例中，所述半导体衬底100和鳍部101的材料为硅。在其他实施例中，所述半导体衬底和鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。或者，所述半导体衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底，所述鳍部的材料与所述半导体衬底的半导体材料相同。其中，半导体衬底内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
本实施例中，所述基底表面形成有界面层(图中未示出)，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。在本申请的其他实施方式中，所述半导体结构还可以包括形成在所述鳍部101的顶壁的硬掩膜层。
在所述鳍部101露出的半导体衬底100上形成有隔离层(图中未示出)，所述隔离层覆盖鳍部101的部分侧壁，所述隔离层的顶部表面低于鳍部101的顶部表面。所述隔离层用于隔离相邻器件。所述隔离层的材料为氧化硅，其他实施例中，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
在所述基底上，设有第一栅电极结构106。所述第一栅电极结构106底部的基底中具有第一沟道区P1；在沿所述第一沟道区P1的长度方向上，所述第一栅电极结构106的底部尺寸D3小于顶部尺寸D1。
所述第一栅电极结构106包括：位于基底上的第一底栅电极1065和位于第一底栅电极1065上的第一顶栅电极1046；在沿所述第一沟道区P1的长度方向上，所述第一底栅电极1065的尺寸D3小于所述第一顶栅电极1046的尺寸D1。
在本实施例中，所述第一栅电极结构106横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面，其中，第一底栅电极1065横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面。
并且，在本实施例中，在沿所述第一沟道区P1的长度方向上，所述第一栅电极结构106的底部尺寸D3与顶部尺寸D1之比为1:1.1至1:1.5。
所述第一底栅电极的厚度不可过大，也不可过小。若第一底栅电极的厚度过大，容易造成刻蚀工艺成本增大；若第一底栅电极的厚度过小，则容易造成刻蚀工艺精度降低。在本实施例中，第一底栅电极1065的厚度为3纳米至10纳米，在一个可选的示例中，所述第一底栅电极1065的厚度为7纳米。
在本实施例中，还包括与第一栅电极结构106相互分立的第二栅电极结构105。第二栅电极结构105包括位于基底上第二底栅电极1055和位于第二底栅电极1055上的第二顶栅电极1056。所述第二栅电极结构105横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面，其中，第二底栅电极1055横跨鳍部101且覆盖鳍部101的部分顶部表面和部分侧壁表面。
所述第一底栅电极1065和第二底栅电极1055的材料相同，具体为Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极1046和所述第二顶栅电极1056的材料相同，具体可以为Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一底栅电极1065的材料和第一顶栅电极1046的材料不同。在本实施例中，所述所述第一底栅电极1065的材料为SiGe，所述第一顶栅电极1046的材料为Si，具体为多晶硅。
所述第一栅电极结构106底部的鳍部101中具有第一沟道区P1，所述第一沟道区P1的长度方向为第一栅电极结构106横跨的鳍部101的延伸方向；所述第二栅电极结构105底部的基底中具有第二沟道区P2，所述第一沟道区P1的长度小于所述第二沟道区P2的长度。第一沟道区P1的长度等于第一栅电极结构的底部尺寸D3，第二沟道区P2的长度等于第二栅电极结构的特征尺寸D2。
所述半导体结构还包括覆盖所述第一栅电极结构106侧壁的第一栅侧墙107和覆盖所述第二栅电极结构105侧壁的第二栅侧墙108。
所述第一栅侧墙107和第二栅侧墙108的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。
在第一栅电极结构106两侧的基底中还形成有第一源漏掺杂层109，在第二栅电极结构105两侧的基底中还形成有第二源漏掺杂层110。
在第一栅电极结构106两侧的基底上，还形成有覆盖第一栅电极结构106侧壁的层间介质层111。并且，所述层间介质层111同时覆盖第二栅电极结构105的侧壁。
所述层间介质层111用于对相邻器件之间起到隔离作用，所述层间介质层111的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述层间介质层111为单层结构，所述层间介质层111的材料为氧化硅。
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
上述所述的半导体结构的可由半导体结构的形成方法形成，参照方法部分的相应说明，说明书中关联的各部分均可对应参照，此处不再赘述
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一初始栅电极结构；
刻蚀所述第一初始栅电极结构的底部侧壁，使所述第一初始栅电极结构形成第一栅电极结构；所述第一栅电极结构底部的基底中具有第一沟道区，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸；
在所述基底上形成第一初始栅电极结构的过程中，在所述基底上形成与所述第一初始栅电极结构相互分立的第二栅电极结构，所述第二栅电极结构底部的基底中具有第二沟道区，所述第一沟道区的长度小于所述第二沟道区的长度。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一初始栅电极结构包括位于基底上的第一初始底栅电极和位于第一初始底栅电极上的第一顶栅电极；
所述刻蚀所述第一初始栅电极结构的底部侧壁，包括：
以所述第一顶栅电极为掩膜，刻蚀所述第一初始底栅电极的侧壁，形成第一底栅电极；在沿所述第一沟道区的长度方向上，所述第一底栅电极的尺寸小于所述第一顶栅电极的尺寸，所述第一底栅电极和所述第一顶栅电极构成所述第一栅电极结构。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一初始底栅电极的侧壁的过程中，对所述第一初始底栅电极和所述第一顶栅电极的刻蚀选择比大于或等于10:1。
4.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一初始底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一初始底栅电极的材料和所述第一顶栅电极的材料不同。
5.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一初始底栅电极的材料为SiGe，所述第一顶栅电极的材料为Si，所述刻蚀所述第一初始底栅电极的侧壁的工艺为蒸汽刻蚀工艺，刻蚀蒸汽为HCl蒸汽，刻蚀时间为5秒至60秒。
6.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一初始底栅电极的厚度为3纳米至10纳米。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸与顶部尺寸之比为1:1.1至1:1.5。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一初始栅电极结构的特征尺寸和所述第二栅电极结构的特征尺寸一致。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一初始栅电极结构和所述第二栅电极结构的方法包括：
在所述基底上形成底层栅电极材料层；
在所述底层栅电极材料层上形成顶层栅电极材料层；
图形化所述顶层栅电极材料层和所述底层栅电极材料层，以形成第一初始栅电极结构和第二栅电极结构。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀所述第一初始栅电极结构的底部侧壁，包括：
在所述基底上形成掩膜层，所述掩膜层覆盖所述第二栅电极结构且暴露出所述第一初始栅电极结构；
以所述掩膜层为掩膜，刻蚀所述第一初始栅电极结构的底部侧壁，使所述第一初始栅电极结构形成第一栅电极结构；
形成所述第一栅电极结构之后，去除所述掩膜层。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
在形成第一初始栅电极结构的过程中，形成位于第一初始栅电极结构底部的第一栅介质层；形成第一栅电极结构之后，所述第一栅介质层位于所述第一栅电极结构的底部；
所述半导体结构的形成方法还包括：在所述第一栅电极结构和所述第一栅介质层两侧的基底中分别形成第一源漏掺杂层。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第一初始栅电极结构之前，在所述基底表面形成第一栅介质膜；在形成第一初始栅电极结构之后，所述第一初始栅电极结构位于所述第一栅介质膜的部分表面；在刻蚀所述第一初始栅电极结构的底部侧壁的过程中，所述第一初始栅电极结构侧部的第一栅介质膜保护基底表面；在形成第一栅电极结构之后，所述第一栅电极结构位于所述第一栅介质膜的部分表面；
所述半导体结构的形成方法还包括：在所述第一栅电极结构两侧的基底中分别形成第一源漏掺杂层；其中，在所述第一栅电极结构两侧的基底中分别形成第一源漏掺杂层的过程中，刻蚀所述第一栅介质膜，使所述第一栅介质膜形成分立的第一栅介质层，所述第一栅介质层位于所述第一栅电极结构的底部。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
在所述第一栅电极结构两侧的基底上形成覆盖所述第一栅电极结构侧壁的层间介质层；
形成覆盖所述第一栅电极结构侧壁的层间介质层后，去除所述第一栅电极结构，以形成第一栅开口；
在所述第一栅开口中形成第一金属栅电极。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述基底为平面型的半导体衬底；或者，所述基底包括半导体衬底和位于所述半导体衬底上的鳍部；
当所述基底包括半导体衬底和位于所述半导体衬底上的鳍部时，所述第一初始栅电极结构横跨所述鳍部且覆盖所述鳍部的部分顶部表面和部分侧壁表面，所述第一栅电极结构横跨所述鳍部且覆盖所述鳍部的部分顶部表面和部分侧壁表面。
15.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上的第一栅电极结构，所述第一栅电极结构底部的基底中具有第一沟道区；在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸小于顶部尺寸：
还包括位于所述基底上的与所述第一栅电极结构分立的第二栅电极结构，所述第二栅电极结构底部的基底中具有第二沟道区，所述第一沟道区的长度小于所述第二沟道区的长度。
16.根据权利要求15所述半导体结构，其特征在于，所述第一栅电极结构包括：位于所述基底上的第一底栅电极和位于所述第一底栅电极上的第一顶栅电极；在沿所述第一沟道区的长度方向上，所述第一底栅电极的尺寸小于所述第一顶栅电极的尺寸。
17.根据权利要求16所述半导体结构，其特征在于，所述第一底栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种；所述第一顶栅电极的材料包括Si、SiGe、Ge和SiC中的一种或多种，其中，所述第一底栅电极的材料和所述第一顶栅电极的材料不同。
18.根据权利要求15所述半导体结构，其特征在于，在沿所述第一沟道区的长度方向上，所述第一栅电极结构的底部尺寸与顶部尺寸之比为1:1.1至1:1.5。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328711A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN108074868A (zh) * 2016-11-10 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110060931A (zh) * 2018-01-18 2019-07-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
JP4548521B2 (ja) * 2008-07-09 2010-09-22 ソニー株式会社 半導体装置の製造方法及び半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328711A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN108074868A (zh) * 2016-11-10 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110060931A (zh) * 2018-01-18 2019-07-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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