KR102216511B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 채널 영역을 포함하는 활성 영역이 정의된 반도체 기판, 채널 영역 상의 게이트 전극, 채널 영역과 게이트 전극 사이에 제공되는 게이트 절연막, 활성 영역 내에서 채널 영역에 인접하게 배치되고, 순차적으로 적층된 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 제1 농도보다 높은 제2농도의 게르마늄을 함유하는 제2 에피택셜층, 및 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
고집적화, 고성능화의 요구로 인해 CMOS(Complementary Metal Oxide Silicon) 전계 효과 트랜지스터의 크기는 지속적으로 감소해왔다. 하지만, 이에 따른 단채널 효과의 심화로 인해 트랜지스터의 크기 감소에 따른 성능 향상이 어려워지고 있다. 고집적화에 따른 한계를 극복하면서 우수한 성능을 가지는 트랜지스터가 요구되고 있다. 이에 따라, 고성능 MOS(Metal Oxide Silicon) 전계 효과 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도를 증가시키는 방법이 개발되고 있다. 한편, 소스 및 드레인 영역에서의 저항 및 콘택 저항을 낮추려는 개발이 진행되고 있다.
본 발명의 일 실시예에서 해결하고자 하는 과제는 고농도의 게르마늄을 포함하는 임베디드 실리콘 게르마늄(embedded SiGe, eSiGe) 스트레서를 갖는 고성능의 PMOS(P-type Metal Oxide Silicon) 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 채널 영역을 포함하는 활성 영역이 정의된 반도체 기판, 채널 영역 상의 게이트 전극, 채널 영역과 게이트 전극 사이에 제공되는 게이트 절연막, 및 활성 영역 내에서 채널 영역에 인접하게 배치되고, 순차적으로 적층된 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 제1 농도보다 높은 제2농도의 게르마늄을 함유하는 제2 에피택셜층, 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 에피택셜층 아래에 제1 농도보다 낮은 게르마늄 농도를 갖는 버퍼 에피택셜층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 제1 농도는 25 내지 50 at%이고, 상기 제2 농도는 50 내지 90 at%이고, 상기 제3 농도는 25 내지 50 at%일 수 있다.
본 발명의 일 실시예에서, 버퍼 에피택셜층의 게르마늄의 농도는 10 내지 25 at%일 수 있다.
본 발명의 일 실시예에서, 실리콘 게르마늄 에피택셜층 상에 콘택 플러그가 더 형성되고, 콘택 플러그는 제3 에피택셜층의 상부 영역까지 연장될 수 있다.
본 발명의 일 실시예에서, 실리콘 게르마늄 에피택셜층과 콘택 플러그 사이에 배치되며, 상기 제2 에피택셜층의 상부영역에 배치되는 금속 실리사이드층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 실리콘 게르마늄 에피택셜층은 p형 불순물로 도핑되고, 상기 게르마늄의 농도에 비례하여 상기 p형 불순물의 농도가 변할 수 있다.
본 발명의 일 실시예에서, 실리콘 게르마늄 에피택셜층 표면에 실리콘 캡핑층 및 식각 정지층이 더 형성될 수 있다.
본 발명의 일 실시예에서, 활성 영역은 게이트 전극의 양쪽 측면에서 리세스(recess)된 영역을 포함하며, 상기 실리콘 게르마늄 에피택셜층은 활성 영역의 리세스(recess)된 영역에 형성될 수 있다.
본 발명의 일 실시예에서, 활성 영역 사이에 소정의 높이만큼 채워진 소자 분리막을 더 포함할 수 있으며, 활성 영역은 폭이 상부로 갈수록 좁아지고 소자 분리막 상으로 돌출된 상부 영역을 포함할 수 있다.
본 발명의 일 실시예에서, 게이트 전극은 활성 영역을 가로질러 연장되고 소자 분리막 상으로 돌출된 활성 영역의 상부 영역을 감싸도록 형성될 수 있다.
본 발명의 일 실시예에서, 게이트 절연막은 고유전막들 중 적어도 하나를 포함하고, 게이트 전극은 금속 실리사이드, 또는 금속 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 반도체 기판은 실리콘 기판 또는 에스오아이(SOI) 기판 중에 하나이고, 활성 영역은 n형으로 도핑될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 채널 영역을 포함하며 n형으로 도핑된 활성 핀, 채널 영역 상에서 상기 활성 핀을 가로지르는 게이트 전극, 채널 영역과 상기 게이트 전극 사이에 제공되는 게이트 절연막 및 활성 핀 내에서 상기 채널 영역에 인접하게 배치되고, p형으로 도핑된 실리콘 게르마늄 에피택셜층을 포함하며,
실리콘 게르마늄 에피택셜층은 서로 게르마늄의 농도가 다른 적어도 세 개의 층을 포함하고 중간층의 게르마늄 농도가 가장 높을 수 있다.
임베디드 실리콘 게르마늄(eSiGe) 에피택셜층을 소스 영역 및 드레인 영역 내에 형성함에 있어서 고농도 게르마늄(Ge) 및 보론(B)을 포함하는 층을 최상부에 배치하지 않음으로써, 콘택 플러그 형성 시에 고농도 게르마늄 및 보론 층의 손실을 감소하여 효과적으로 채널 영역에 일축 압축성 스트레인(uniaxial compressive strain)을 유발할 수 있고, 더불어, 콘택 저항을 낮출 수 있다. 따라서, 고성능의 PMOS 전계 효과 트랜지스터를 제공할 수 있다.
다만, 본 발명으로부터 얻을 수 있는 효과는 상술된 것에 한정되는 것은 아니며, 본 발명의 구체적인 실시예를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 3a 내지 도 3d는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다.
도 4 및 도 5는 도 3a에 도시된 구조의 다양한 예를 나타내는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 7a 내지 도 7d는 도 6에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 9는 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 10a 내지 도 10d는 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다.
도 11a 내지 도 11g는 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 12은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 13a 내지 도 13d는 도 12에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다.
도 14은 본 발명의 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 15는 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 16 및 도 17는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 소자가 배치되는 방향에 따라 달라질 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 3a 내지 도 3d는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다. 구체적으로, 도 3a 내지 도 3d는 각각 도 2의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선을 따라 절단된 도 1에 도시된 반도체 소자의 단면도들이다.
도 1 및 도 3a 내지 도 3d를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100A)는 소자 분리막(130)에 의해 활성 영역(ACT)이 정의된 반도체 기판(110), 활성 영역(ACT)을 가로지르며 배치된 게이트 전극(220), 게이트 전극(220) 아래에 배치된 게이트 절연막(140), 게이트 전극(220)의 양 측벽에 배치된 스페이서(170), 게이트 전극(220)의 양 측의 활성 영역(ACT) 내에 배치되며, 불순물로 도핑된 소스 영역(SR) 및 드레인 영역(DR), 활성 영역(ACT) 내에서 소스 영역(SR) 및 드레인 영역(DR) 사이에 배치되며 게이트 절연막(140) 아래에 배치된 채널 영역(CHR)을 포함할 수 있다. 또한, 소스 영역(SR) 및 드레인 영역(DR)의 적어도 일부분에 배치되며 게이트 절연막(140)보다 융기된 상면을 가지는 실리콘 게르마늄(SiGe) 에피택셜층(180), 실리콘 게르마늄 에피택셜층(180) 상에 배치된 실리콘 캡핑층(190), 게이트 전극(220)의 측벽, 소자 분리막(130), 및 실리콘 캡핑층(190) 상에 배치된 식각 정지층(200) 및 층간 절연막(210), 그리고 실리콘 게르마늄 에피택셜층(180)에 연결된 콘택 플러그(240)를 포함할 수 있다.
본 발명의 일 실시예에서 반도체 기판(110)은 n형으로 도핑된 단결정 실리콘 기판일 수 있다. 또는 반도체 기판(110)은 단결정 실리콘 웨이퍼에서 n형으로 도핑된 일 영역일 수 있다. 소자 분리막(130)은 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma)막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass) 막, TEOS(TetraEthyl Ortho Silicate) 막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나로 이루어질 수 있다.
게이트 절연막(140)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 및 고유전막들 중에서 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 중 적어도 하나일 수 있다.
게이트 전극(220)은 제1 게이트 전극(222) 및 제2 게이트 전극(224)을 포함할 수 있고, 제1 게이트 전극(222)는 금속 질화물로 이루어질 수 있다. 예를 들어, 제1 게이트 전극(222)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 게이트 전극(224)는 금속 물질로 이루어질 수 있다. 제2 게이트 전극(224)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 게이트 전극(222)는 제2 게이트 전극(224)을 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
식각 정지층(200)은 실리콘 질화막 또는 실리콘 산질화막일 수 있고, 층간 절연막(210)은 실리콘 산화막, TEOS(TetraEthylOrthoSilicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Galss), BSG(BoroSilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 3a를 참조하여, 실리콘 게르마늄 에피택셜층(180)에 대해 더욱 구체적으로 설명한다. 도면을 참조하여 드레인 영역(DR)을 기준으로 설명하지만, 소스 영역(SR)도 동일한 구조를 가질 수 있다.
점선으로 표시된 드레인 영역(DR)은 활성 영역(ACT) 내에 고농도로 도핑된 불순물 영역일 수 있고, 드레인 영역(DR) 내 의 리세스 영역(150) 상에 배치된 실리콘 게르마늄 에피택셜층(180)은 게르마늄의 농도가 서로 다른 4개의 층을 포함할 수 있다.
드레인 영역(DR)의 적어도 일부분을 제거하여 형성된 리세스 영역(150) 내에 버퍼 에피택셜층(182)가 최하부에 배치되고, 버퍼 에피택셜층(182) 상에 차례로 제1 에피택셜층(184), 제2 에피택셜층(186), 및 제3 에피택셜층(188)이 배치될 수 있다. 리세스 영역(150)의 바닥면은 반도체 기판(110)의 표면에 평행할 수 있고, 소자 분리막(130)에 인접한 리세스 영역(150)의 측면은 바닥면에 대해 경사를 가질 수 있다. 실리콘 게르마늄 에피택셜층(180)의 상면은 반도체 기판(110)의 표면에 평행할 수 있고, 소자 분리막(130)에 인접한 실리콘 게르마늄 에피택셜층(180)의 측면은 상면에 대해 경사를 가질 수 있다. 실리콘 게르마늄 에피택셜층(180)의 상면은 활성 영역(ACT)의 상면보다 높이 위치할 수 있다. 이와 같은 융기된(elevated) 소스 및 드레인 구조는 소스 및 드레인 영역의 단면적을 증가시키는 효과가 있으므로, 소스 영역 및 드레인 영역의 저항을 개선할 수 있다.
게르마늄(Ge)의 농도는 버퍼 에피택셜층(182)이 가장 낮을 수 있고, 제2 에피택셜층(186)이 가장 높을 수 있다. 구체적으로, 버퍼 에피택셜층(182)의 게르마늄의 농도는 10 내지 25 at%(atomic percent), 제1 에피택셜층(184)의 게르마늄의 농도는 25 내지 50 at%, 제2 에피택셜층(186)의 게르마늄의 농도는 50 내지 90 at%, 그리고 제3 에피택셜층(188)의 게르마늄의 농도는 25 내지 50 at%일 수 있다. 버퍼 에피택셜층(182)은 제1 에피택셜층(184)과 실리콘으로 이루어진 활성 영역(ACT)간의 격자 불일치(lattice mismatch)를 감소시켜 실리콘 게르마늄 에피택셜층(180) 내의 격자 결함을 감소시키는 역할을 할 수 있다. 각 에피택셜층(182, 184, 186, 188)의 두께는 서로 다를 수 있으며, 예를 들어, 게르마늄의 농도가 가장 높아서 채널 영역에 압축성 스트레인을 가장 많이 유발할 수 있는 제2 에피택셜층(186)의 두께가 가장 두꺼울 수 있다.
실리콘 게르마늄 에피택셜층(180)은 고농도의 p형 불순물로 도핑되어 소스 영역 및 드레인 영역의 적어도 일부를 이룰 수 있다. 고농도의 p형 불순물의 도핑은 실리콘 게르마늄 에피택셜층(180)을 성장하는 동안에 인시츄(in-situ) 도핑을 통해 이루어질 수 있다. 이와 달리, 고농도의 p형 불순물의 도핑은 실리콘 게르마늄 에피택셜층(180)의 성장이 완료된 후 실리콘 게르마늄 에피택셜층(180) 상에 형성된 실리콘 캡핑층(190)을 버퍼층으로 이용하여 이온 주입 공정에 의해 이루어질 수도 있다. 실리콘 게르마늄 에피택셜층(180) 내의 p형 불순물의 농도는 게르마늄의 농도에 비례하여 변할 수 있으며, 예를 들어, 제2 에피택셜층(186) 내에서 가장 높은 농도로 형성될 수 있다. 일 실시예에서 p형 불순물은 보론(B)일 수 있다.
도 3b 및 도 3d를 참조하여, 실리콘 게르마늄 에피택셜층(180)에 연결된 콘택 플러그(240)에 대해 더욱 구체적으로 설명하면, 콘택 플러그(240)은 제1 콘택 플러그(242) 및 제2 콘택 플러그(244)를 포함할 수 있다. 제1 콘택 플러그(242)는 금속 질화물로 이루어질 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 콘택 플러그(244)는 금속 물질로 이루어질 수 있다. 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 콘택 플러그(242)는 제2 콘택 플러그(244)를 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
실리콘 게르마늄 에피택셜층(180)과 콘택 플러그(240) 사이에 금속 실리사이드(230)이 더 배치될 수 있다. 금속 실리사이드(230)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 니오븀 실리사이드 등 중에서 하나일 수 있다.
반도체 소자(100A)는 PMOS 트랜지스터일 수 있으며, PMOS 트랜지스터의경우, 채널 영역에서 다수 캐리어(major carrier)인 정공의 이동도(mobility)가 증가하면 PMOS 트랜지스터의 성능(performance)이 향상될 수 있다. 또한, 소스 영역 및 드레인 영역에서의 저항이나 콘택 저항이 감소되면 PMOS 트랜지스터의 성능이 향상될 수 있다. 채널 영역에서 정공의 이동도를 증가시키는 방법 중의 하나로 소스 영역 및 드레인 영역의 일부에 임베디드 실리콘 게르마늄(eSiGe) 에피택셜층을 배치시키는 것이 이용될 수 있다. 게르마늄의 격자 상수가 실리콘의 격자 상수보다 크므로, 실리콘 게르마늄의 격자 상수는 실리콘의 격자 상수보다 크고 게르마늄의 격자 상수보다 작을 수 있다. 따라서, 임베디드 실리콘 게르마늄(eSiGe) 에피택셜층은 PMOS 트랜지스터의 채널 영역에 일축 압축성 스트레인(uniaxial compressive strain)을 유발할 수 있다. 게르마늄의 농도가 증가할수록 채널 영역에 유발되는 일축 압축성 스트레인은 더 커질 수 있다. 이러한 일축 압축성 스트레인은 채널 영역에서 정공의 이동도를 증가시킬 수 있다.
본 발명의 일 실시예에서, 콘택 플러그(240)가 층간 절연막(210)을 관통하여 제3 에피택셜층(188)까지 연장되고, 콘택 플러그(240)와 제2 에피택셜층(186)의 사이에 금속 실리사이드(230)가 배치될 수 있다. 실시예에 따라, 콘택 플러그(440)은 실리콘 캡핑층(390)까지 연장되도록 형성되고, 금속 실리사이드(430)는 제3 에피택셜층(388) 내에 형성되어 제2 에피택셜층(386)에 접할 수 있다. 즉 실리콘 캡핑층(390)의 상면으로부터 제3 에피택셜층(388)의 하부까지의 두께(d3)보다 실리콘 캡핑층(390)의 상면으로부터 금속 실리사이드층(430)의 하부까지의 두께(d4)가 같을 수 있다. 이와 같이 제2 에피택셜층(186) 상에 제3 에피택셜층(188)을 배치시킴으로써 콘택 식각 공정 및 금속 실리사이드 공정에 의해 게르마늄의 농도가 가장 높은 제2 에피택셜층(186)이 손실되는 것을 방지할 수 있으므로, 채널 영역(CHR)에 일축 압축성 스트레인(uniaxial compressive strain)을 효율적으로 유발할 수 있다. 뿐만 아니라, 게르마늄(Ge) 및 p형 불순물(예를 들어, 보론(B))의 농도가 가장 높은 제2 에피택셜층(186)에서 쇼트키 콘택이 형성되므로, 쇼트키 배리어 높이 및 폭이 낮아져 콘택 저항을 낮출 수 있다. 결국, PMOS 트랜지스터의 성능을 향상시킬 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들이다. 구체적으로, 도 4 및 도 5는 도 3a에 대응되는 단면을 도시한다.
도 4를 참조하면, 실리콘 게르마늄 에피택셜층(180a)은 게르마늄의 농도가 서로 다른 3개의 층을 포함할 수 있다. 리세스 영역(150)의 최하부에 제1 에피택셜층(184a)이 배치되고, 그 위에 게르마늄 농도가 가장 높은 제2 에피택셜층(186a) 및 제3 에피택셜층(188a)이 배치될 수 있다. 제2 에피택셜층(186a) 및 제3 에피택셜층(188a)의 게르마늄의 농도는 도 3a를 참조하여 설명한 것과 동일할 수 있다. 한편, 제1 에피택셜층(184a)의 게르마늄 농도는 하부에서 상부로 갈수록 농도가 증가하는 농도 경사(concentration gradient)를 가지며 10 내지 50 at%(atomic percent) 범위 내에서 변할 수 있다.
도 5를 참조하면, 실리콘 게르마늄 에피택셜층(180b)은 게르마늄의 농도가 서로 다른 4개의 층을 포함하고, 이들 층 사이에 3개의 계면층을 더 포함할 수 있다. 도 3a를 참조하여 설명한 버퍼 에피택셜층(182) 및 제1 에피택셜층(184) 사이에 제1 계면층(183)을, 제1 에피택셜층(184) 및 제2 에피택셜층(186) 사이에 제2 계면층(185)을, 그리고 제2 에피택셜층(186) 및 제3 에피택셜층(188) 사이에 제3 계면층(187)을 더 포함할 수 있다. 각 계면층의 게르마늄의 농도는 상부 및 하부 에피택셜층의 게르마늄의 농도의 사이에서 농도 경사를 가지며 변할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다. 구체적으로, 도 7a 내지 도 7d는 각각 도 2의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 자른 도 6에 도시된 반도체 소자의 단면도들이다.
도 6에 도시된 본 발명의 일 실시예에 따른 반도체 소자(100B)는 도 1에 도시된 반도체 소자(100A)와 달리, 반도체 기판(110a)이 에스오아이(Silicon on Insulator; SOI) 기판인 경우이다. 따라서, 도 1 및 도 3a 내지 도 3d에 대한 설명과 중복되는 설명은 생략한다.
에스오아이(SOI) 기판은 SIMOX(Separation by Implated Oxygen)와 BESOI(Bonded and Etch back SOI) 등의 제조 방법으로 제작된 것일 수 있다. SOI 기판은 실리콘 기판(111), 실리콘 기판 상의 절연층(115) 및 절연층 상의 실리콘층(silicon on insulator)(119)를 포함할 수 있다. 도시되지는 않았으나, 절연층(115)와 실리콘층(119) 사이에 실리콘 게르마늄층이 더 포함될 수 있다.
도 7a 내지 도 7d를 참조하면, 본 실시예에서는 활성 영역(ACT)을 이루는 실리콘층이 도 1 및 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자에 비해 얇으므로, 실리콘 게르마늄 에피택셜층(180)에 포함된 각 에피택셜층들(182, 184, 186, 188)의 두께들이 얇아질 수 있다. 본 실시예에서도 도 4 및 도 5를 참조하여 설명한 실리콘 게르마늄 에피택셜층들(180a, 180b)이 적용될 수 있다.
본 실시예에서 게이트 전극(220) 아래의 실리콘은 부분적으로 공핍(partially depleted)되거나 완전 공핍(fully depleted)될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 9는 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 10a 내지 도 10d는 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다. 구체적으로, 도 10a 내지 도 10d는 각각 도 9의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선을 따라 자른 도 8에 도시된 반도체 소자의 단면도들이다.
도 8 및 도 10a 내지 도 10d를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(300A)는 소자 분리막(330)에 의해 활성 영역(ACT)이 정의된 반도체 기판(310), 활성 영역(ACT)을 가로지르며 배치된 게이트 전극(420), 게이트 전극(420) 아래에 배치된 게이트 절연막(340), 게이트 전극(420)의 양 측벽에 배치된 스페이서(370), 게이트 전극(420)의 양 측의 활성 영역(ACT) 내에 배치되며, 불순물로 도핑된 소스 영역(SR) 및 드레인 영역(DR), 활성 영역(ACT) 내에서 소스 영역(SR) 및 드레인 영역(DR) 사이에 배치되며 게이트 절연막(340) 아래에 배치된 채널 영역(CHR)을 포함할 수 있다. 또한, 소스 영역(SR) 및 드레인 영역(DR)의 적어도 일부분에 배치되며 게이트 절연막(340)보다 융기된 상면을 가지는 실리콘 게르마늄 에피택셜층(380), 실리콘 게르마늄 에피택셜층(380) 상에 배치된 실리콘 캡핑층(390), 게이트 전극(420)의 측벽, 소자 분리막(330), 및 실리콘 게르마늄 에피택셜층(380) 상에 배치된 식각 정지층(400) 및 층간 절연막(410), 그리고 실리콘 게르마늄 에피택셜층(380)에 연결된 콘택 플러그(440)를 포함할 수 있다.
본 발명의 일 실시예에서 반도체 기판(310)은 n형으로 도핑된 단결정 실리콘 기판일 수 있다. 소자 분리막(330)은 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma)막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass) 막, TEOS(TetraEthyl Ortho Silicate) 막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나로 이루어질 수 있다. 활성 영역(ACT) 각각은 상부로 연장되면서 폭이 좁아지는 형상을 가질 수 있다. 또한, 활성 영역들(ACT)은 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 도면 상에는 2개의 활성 영역들(ACT)이 도시되어 있지만, 활성 영역들(ACT)의 개수는 이에 한정되지 않는다. 소자 분리막(330)은 활성 영역들(ACT) 사이에 소정의 높이로 채워져 있으며, 소자 분리막(330) 위로 돌출된 활성 영역(ACT)의 상부 영역을 활성 핀(AF)이라 지칭한다.
게이트 절연막(340)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 및 고유전막들 중에서 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 중 적어도 하나일 수 있다.
게이트 전극(420)은 제1 게이트 전극(422) 및 제2 게이트 전극(424)을 포함할 수 있고, 제1 게이트 전극(422)는 금속 질화물로 이루어질 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 게이트 전극(424)는 금속 물질로 이루어질 수 있다. 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 게이트 전극(422)는 제2 게이트 전극(424)을 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
식각 정지층(400)은 실리콘 질화막 또는 실리콘 산질화막일 수 있고, 층간 절연막(410)은 실리콘 산화막, TEOS(TetraEthylOrthoSilicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Galss), BSG(BoroSilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 10a를 참조하여, 실리콘 게르마늄 에피택셜층(380)에 대해 더욱 구체적으로 설명하면, 활성 영역(ACT) 내의 드레인 영역(DR)의 적어도 일부분에 배치된 실리콘 게르마늄 에피택셜층(380)은 게르마늄의 농도가 서로 다른 4개의 층을 포함할 수 있다. 도면에 따라 드레인 영역(DR)을 기준으로 설명하지만, 소스 영역(SR)에 대해서도 마찬가지로 적용될 수 있다.
드레인 영역(DR)의 적어도 일부분을 제거하여 형성된 리세스 영역(350) 내에 버퍼 에피택셜층(382)가 최하부에 배치되고, 버퍼 에피택셜층(382) 상에 차례로 제1 에피택셜층(384), 제2 에피택셜층(386), 및 제3 에피택셜층(388)이 배치될 수 있다. 리세스 영역(350)은 반도체 기판(310)의 표면에 평행한 바닥면과 경사진 측면들을 포함할 수 있다. 도 10a에서는 리세스 영역(350)의 바닥면이 소자 분리막(330)의 상면과 동일한 높이로 도시되어 있으나, 실리콘 게르마늄 에피택셜층(380)은 반도체 기판(310)의 표면에 평행한 상면 및 경사진 측면들을 포함할 수 있고, 실리콘 게르마늄 에피택셜층(380)의 상면은 활성 영역(ACT)의 상면보다 높이 위치할 수 있다. 이와 같은 융기된(elevated) 소스 및 드레인 구조는 소스 영역 및 드레인 영역의 저항을 개선할 수 있다. 실리콘 게르마늄 에피택셜층(380)은 특정한 경사면들을 가질 수 있고, 이웃하는 활성 핀(AF)들로부터 성장된 실리콘 게르마늄 에피택셜층(380)들은 적어도 일부분이 서로 머지(merge)된 구조를 가질 수 있다. 구체적으로, 제3 에피택셜층(388)의 일부분이 서로 연결된 구조일 수 있다. 다만, 이에 제한되지 않는다. 머지(merge)된 실리콘 게르마늄 에피택셜층(380)과 소자 분리막(330) 사이의 삼각 영역(405)는 에어갭(air gap)일 수 있다.
게르마늄의 농도는 버퍼 에피택셜층(382)이 가장 낮을 수 있고, 제2 에피택셜층(386)이 가장 높을 수 있다. 구체적으로, 버퍼 에피택셜층(382)의 게르마늄의 농도는 10 내지 25 at%, 제1 에피택셜층(384)의 게르마늄의 농도는 25 내지 50 at%, 제2 에피텍층(186)의 게르마늄의 농도는 50 내지 90 at%, 그리고 제3 에피택셜층(188)의 게르마늄의 농도는 25 내지 50 at%일 수 있다. 버퍼 에피택셜층(382)은 하부 에피택셜층(384)와 실리콘으로 이루어진 활성 영역(ACT)간의 격자 불일치(lattice mismatch)를 줄여서 실리콘 게르마늄 에피택셜층(180) 내의 격자 결함을 줄여주는 역할을 할 수 있다. 각 에피택셜층(382, 384, 386, 388)의 두께는 서로 다를 수 있고, 제2 에피택셜층(386)의 두께가 가장 두꺼울 수 있다. 각 에피택셜층(382, 384, 386, 388)의 두께 비율은 도시된 바에 의해 제한되지 않으며, 필요에 따라 적절히 조절될 수 있다. 본 실시예에서도 도 4 및 도 5를 참조하여 설명한 실리콘 게르마늄 에피택셜층들(180a, 180b)이 적용될 수 있다.
실리콘 게르마늄 에피택셜층(380)은 고농도의 p형 불순물로 도핑되어 소스 영역 및 드레인 영역의 적어도 일부를 이룰 수 있다. 고농도의 p형 불순물의 도핑은 실리콘 게르마늄 에피택셜층(380)을 성장하는 동안에 인시츄(in-situ) 도핑을 통해 이루어질 수 있다. 이와 달리, 실리콘 게르마늄 에피택셜층(380)의 성장이 완료된 후 그 상에 형성된 실리콘 캡핑층(390)을 버퍼층으로 사용한 이온 주입 공정에 의해 이루어질 수도 있다. 실리콘 게르마늄 에피택셜층(380) 내의 p형 불순물의 농도는 게르마늄의 농도에 비례하여 변할 수 있고, 제2 에피택셜층(386) 내에서 가장 높은 농도로 형성될 수 있다. 본 실시예에서 p형 불순물은 보론(B)일 수 있다.
도 10b 및 도 10d를 참조하여, 실리콘 게르마늄 에피택셜층(380)에 연결된 콘택 플러그(440)에 대해 더욱 구체적으로 설명하면, 콘택 플러그(440)은 이웃하는 2개의 활성 핀들(AF) 상에서 머지(merge)된 구조를 가지는 실리콘 게르마늄 에피택셜층들(380)에 연결되도록 게이트 전극(420)에 나란한 방향으로 연장되는 장방형의 형태를 가질 수 있다. 이러한 구조는 콘택의 접촉 면적을 늘려 콘택 저항을 감소시키는 데 유리할 수 있다. 콘택 플러그(440)의 하단부의 형상이 실리콘 게르마늄 에피택셜(380)의 상단부의 형상에 대응되게 굴곡진 형상을 가질수 있다. 다만, 이에 제한되지 않고, 식각 조건에 따라 굴곡진 형상이 더욱 완만해지거나 평평한 형상으로 될 수 있다.
콘택 플러그(440)은 제1 콘택 플러그(442) 및 제2 콘택 플러그(444)를 포함할 수 있다. 제1 콘택 플러그(442)는 금속 질화물로 이루어질 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 콘택 플러그(444)는 금속 물질로 이루어질 수 있다. 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 콘택 플러그(442)는 제2 콘택 플러그(444)를 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
실리콘 게르마늄 에피택셜층(380)과 콘택 플러그(340) 사이에 금속 실리사이드(330)이 더 배치될 수 있다. 금속 실리사이드(330)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 니오븀 실리사이드 등 중에서 하나일 수 있다.
본 발명의 일 실시예에서, 콘택 플러그(440)가 층간 절연막(410)을 관통하여 제3 에피택셜층(388)까지 연장되도록 형성되고, 금속 실리사이드(430)가 제2 에피택셜층(386)의 상부 영역에 형성될 수 있다. 실시예에 따라, 콘택 플러그(440)은 실리콘 캡핑층(390)까지 연장되도록 형성되고, 금속 실리사이드(430)는 제3 에피택셜층(388) 내에 형성되어 제2 에피택셜층(386)에 접할 수 있다. 즉 실리콘 캡핑층(390)의 상면으로부터 제3 에피택셜층(388)의 하부까지의 두께(d3)보다 실리콘 캡핑층(390)의 상면으로부터 금속 실리사이드층(430)의 하부까지의 두께(d4)가 같을 수 있다.
이와 같이 제2 에피택셜층(386) 상에 제3 에피택셜층(388)을 배치시킴으로써 콘택 식각 및 금속 실리사이드 공정에 의해 게르마늄의 농도가 가장 높은 제2 에피택셜층(386)이 손실되는 것을 방지할 수 있고, 이로 인해 채널 영역(CHR)에 일축 압축성 스트레인(uniaxial compressive strain)을 효율적으로 유발할 수 있다. 뿐만 아니라, 게르마늄(Ge) 및 p형 불순물(예를 들어, 보론(B))의 농도가 가장 높은 제2 에피택셜층(386)에서 쇼트키 콘택이 형성되므로, 쇼트키 배리어 높이 및 폭이 낮아져 콘택 저항을 낮출 수 있다. 결국, PMOS 트랜지스터의 성능을 향상시킬 수 있다.
실제로 비교 평가한 결과에서도, 본 발명의 일 실시예에 따른 PMOS 트랜지스터는 게르마늄(Ge) 조성이 낮은 층을 버퍼층으로 사용하고 순차적으로 게르마늄(Ge) 조성을 늘려 게르마늄(Ge) 조성이 가장 높은 층을 최상부에 위치하도록 형성된 실리콘 게르마늄 에피택셜층을 포함하는 PMOS 트랜지스터에 비해, 테스트 조건에서 콘택 저항이 약 25 % 감소하고, 전류값이 약 5 % 증가되었다.
도 11a 내지 도 11g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
이들 각각은 도 9의 절단선들 B-B' 선, C-C' 선 및 D-D' 선을 따라 자른 주요 공정별 단면도들이다. 이들 도면 중 일부에서는 절단선 C-C' 선에 따른 단면도와 동일하여 절단선 B-B' 선에 따른 단면도는 생략된다.
도 11a 내지 도 11g를 참조하여, 반도체 기판(310)이 벌크 실리콘 기판인 경우에 대해 예시적으로 설명한다. 하지만, 이에 한정되지 않으며, 에스오아이(SOI) 기판인 경우에도 모순되지 않는 한 동일한 공정이 적용될 수 있다.
도 11a를 참조하면, 반도체 기판(310)을 패터닝하여 활성 영역들(ACT)을 정의하는 소자 분리 트렌치(305)를 형성할 수 있다. 반도체 기판(310)은 불순물이 도핑된 웰(well) 영역을 포함할 수 있고, 본 발명의 일 실시예에서는 n형 불순물이 도핑된 웰 영역을 포함할 수 있다.
소자 분리 트렌치(305)를 형성하는 단계는 반도체 기판(310) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 반도체 기판(310)을 이방적으로 식각하는 단계를 포함할 수 있다. 상기 마스크 패턴은, 서로 식각 선택성을 가지며 차례로 적층되는 제1 마스크 패턴(315)와 제2 마스크 패턴(320)을 포함할 수 있다. 소자분리 트렌치들(305) 각각은 아래로 갈수록 폭이 좁아지도록 형성될 수 있고 이에 따라 활성 영역들(ACT) 각각은 위로 갈수록 폭이 좁아지도록 형성될 수 있다. 또한, 활성 영역들(ACT)은 일 방향으로 연장되어 형성될 수 있다.
도 11b를 참조하면, 소자 분리 트렌치(305)를 소정의 높이로 채우는 소자 분리막(330)을 형성할 수 있다. 소자 분리막(330)을 형성하는 단계는 소자 분리 트렌치(305)를 채우는 절연막을 형성한 후 이를 CMP(Chemical Mechanical Polishing) 공정을 이용해 평탄화하여 제2 마스크 패턴(320)의 상면을 노출시키는 단계를 포함할 수 있다. 소자 분리 트렌치(305)를 채우는 절연막은 BPSG(Boron-Phosphor Slilicate Glass)막, HDP(High Density Plasma)막, FOX(Flowable OXide)막, TOSZ(TOnen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass) 막, TEOS(TetraEthyl Ortho Silicate) 막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나일 수 있다.
다음으로, 활성 영역들(ACT)의 상부영역들을 노출시킬 수 있다. 활성 영역들(ACT)의 상부 영역들을 노출시키는 단계는 건식 또는 습식 식각 기술을 사용하여 절연막을 리세스(recess) 시키는 단계를 포함할 수 있다. 이 단계에서 제1 및 제2 마스크 패턴(315, 320)이 제거될 수 있고, 이에 따라 활성 영역들(ACT)의 상면이 노출될 수 있다. 활성 영역들(ACT)의 상면은 모서리가 식각되어 곡면으로 형성될 수 있다. 소자 분리막(330) 상으로 돌출된 활성 영역들(ACT)의 상부 영역을 활성 핀들(AF)로 지칭한다.
도 11c를 참조하면, 활성 핀들(AF)을 덮는 게이트 절연막(340) 및 게이트 절연막(340) 상의 희생 게이트(360)을 형성할 수 있다. 게이트 절연막(340)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 및 고유전막들 중에서 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 중 적어도 하나일 수 있다. 희생 게이트(360)은 게이트 절연막(340)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 본 발명의 일 실시예에서 희생 게이트(360)은 게이트 절연막(340) 상에 차례로 적층되는 제1 희생 게이트(362) 및 제2 희생 게이트(364)을 포함할 수 있다. 희생 게이트(360)을 형성하는 단계는 게이트 절연막(340) 상에 제1 희생막 및 제2 희생막을 차례로 적층하여 희생 게이트막을 형성한 후, 게이트 절연막(340)을 식각 정지층으로 사용하여 상기 희생 게이트막을 이방적으로 식각하는 단계를 포함할 수 있다.
다음으로, 희생 게이트(360)의 양측의 반도체 기판(310) 내에, 구체적으로 활성 영역들(ACT) 내에 불순물 영역인 소스 영역(SR) 및 드레인 영역(DR)을 형성하기 위해 저농도의 p형 불순물의 이온 주입이 이루어질 수 있다. 필요에 따라, p형 불순물의 이온 주입은 활성 영역들(ACT)의 양 측면에 대해 일정한 기울기를 가지는 경사 이온 주입(tilted ion implantation)일 수 있다. 경우에 따라, 이번 단계에서의 이온 주입은 생략될 수 있다. 소스 영역(SR)과 드레인 영역(DR) 사이에서 게이트 전극 아래의 활성 핀들(AF)에 채널 영역(CHR)이 위치할 수 있다.
도 11d를 참조하면, 희생 게이트(360)의 양 측벽에 스페이서(370)를 형성할 수 있다. 스페이서(370)를 형성하는 단계는 희생 게이트(360)이 형성된 반도체 기판(310) 전면에 스페이서 절연막을 증착한 후, 이를 에치백(etch back) 공정과 같은 이방성 식각 공정을 수행하는 단계를 포함할 수 있다. 스페이서 절연막을 식각하는 동안 상기 소스 영역(SR) 및 드레인 영역(DR)의 상면 및 양측면을 노출될 수 있다.
다음으로, 게이트 전극(360) 및 스페이서(370)을 식각 마스크로 이용하여 소스 영역(SR) 및 드레인 영역(DR)의 적어도 일부를 선택적으로 식각하여 리세스(recess) 영역(350)을 형성할 수 있다. B-B' 선 방향으로 절단된 단면도를 참조하면, 리세스 영역(350)의 바닥면이 상기 소자 분리막(330)의 상면과 동일한 높이로 도시되어 있으나, 이에 한정되지 않는다. 필요에 따라, 리세스 영역(350)의 바닥면은 소자 분리막(330)의 상면보다 낮게 또는 높게 형성될 수 있다. 리세스 영역(350)의 바닥면이 소자 분리막(330)의 상면보다 낮게 형성되는 경우에는 소자 분리막(330)의 측면이 노출될 수 있다.
도 11e를 참조하면, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여, 소스 및 드레인 영역의 리세스 영역(350) 내에 실리콘 게르마늄 에피택셜층(380)을 형성할 수 있다.
실리콘 게르마늄 에피택셜층(380)을 형성하기 위한 선택적 에피택셜 성장(SEG) 공정은 화학 기상 증착법(Chemical Vapor Deposition, CVD), 감압 화학 기상 증착법(Reduced Pressure Chemical Vapor Deposition, RPCVD) 또는 고진공 화학 기상 증착첩(Ultra High Vacuum Chemical Vapor Deposition, UHVCVD)이 이용될 수 있다.
이러한 선택적 에피택셜 성장(SEG) 공정에서 실리콘 소스(source) 가스는 모노클로로실레인(SiH3Cl), 디클로로실레인(SiH2Cl2), 트리클로로실레인(SiHCl3), 실레인(SiH4), 디실레인(Si2H6) 또는 이들의 조합이 사용될 수 있다. 게르마늄 소스 가스는 저메인(GeH4), 다이저메인(Ge2H6), 모노클로로저메인(GeH3Cl), 디클로로저메인(GeH2Cl2), 트리클로로저메인(GeHCl3) 또는 이들의 조합이 사용될 수 있다. 이와 같은 소스 가스들이 성장이 일어나는 표면까지 원활히 공급될 수 있도록 캐리어(carrier) 가스가 소스 가스들과 함께 공급될 수 있다. 캐리어 가스는 수소(H2), 헬륨(He), 질소(N2) 및 아르곤(Ar) 가스 중 적어도 하나일 수 있다. 실리콘 게르마늄 에피택셜층의 실리콘 및 게르마늄의 농도 비율에 따라 각각의 소스 가스들의 유량 비율이 조절될 수 있다.
본 발명의 일 실시예에서는 실리콘 게르마늄 에피택셜층은 게르마늄의 농도가 서로 다른 4개의 층을 포함할 수 있다. 저농도의 게르마늄을 갖는 제1 에피택셜층(384), 고농도의 게르마늄을 갖는 제2 에피택셜층(386) 및 저농도의 게르마늄을 갖는 제3 에피택셜층(388)을 포함할 수 있다. 추가적으로 제1 에피택셜층(384) 아래에 버퍼 에피택셜층(382)을 더 포함할 수 있다. 버퍼 에피택셜층(382)은 제2 에피택셜층(384)과 실리콘으로 이루어진 활성 영역(ACT)간의 격자 불일치(lattice mismatch)를 줄여서 격자 결함을 줄여주는 역할을 할 수 있다. 버퍼 에피택셜층(382)의 게르마늄 농도는 10 내지 25 at%일 수 있다. 제1 에피택셜층(384)의 게르마늄 농도는 25 내지 50 at%일 수 있고, 제2 에피택셜층(386)의 게르마늄 농도는 50 내지 90 at%일 수 있고, 제3 에피택셜층(388)의 게르마늄 농도는 25 내지 50 at%일 수 있다. 실시예에 따라, 버퍼 에피택셜층(382)가 없는 경우에는 제1 에피택셜층(384)이 버퍼 에피택셜층의 역할을 할 수 있다. 이 경우에 제1 에피택셜층(384)의 게르마늄 농도는 하부에서 상부로 점차 증가하는 농도 경사를 가지며, 10 내지 50 at% 범위에서 변할 수 있다. 각 에피택셜층의 두께는 다를 수 있으며, 채널영역에 일축 압축성 스트레인을 가장 크게 유발하는 중간 에피택셜층의 두께가 가장 두꺼울 수 있다.
임베디드 실리콘 게르마늄 에피택셜층(380)은 활성 핀(AF)의 상면 위로 융기(elevated)될 수 있다. 예를 들어, 실리콘 게르마늄 에피택셜층(380)의 상면이 게이트 절연막(340)보다 높게 위치할 수 있다. B-B' 선 방향으로 절단된 단면도를 참조하면, 실리콘 게르마늄 에피택셜층(380)은 특정한 경사면들을 가질 수 있고, 이웃하는 활성 핀(AF)들로부터 성장된 실리콘 게르마늄 에피택셜층(380)들은 적어도 일부분이 서로 머지(merge)되어 형성될 수 있다. 구체적으로, 제3 에피택셜층(388)이 성장되는 과정에서 서로 연결될 수 있다. 머지(merge)된 실리콘 게르마늄 에피택셜층(380)과 소자 분리막(330) 사이의 삼각 영역(405)는 에어갭(air gap)일 수 있다.
실리콘 게르마늄 에피택셜층(380)을 성장하는 동안 p형 불순물, 예를 들어, 보론(B)이 인-시츄(in-situ) 도핑될 수 있다. 이와 달리, p형 불순물은 실리콘 게르마늄 에피택셜층(380)의 성장이 완료된 후에 이온 주입될 수 있다.
고농도의 p형 불순물이 도핑되며, 그 농도는 실리콘 게르마늄 에피택셜층 내(380)에서의 게르마늄의 농도에 비례하여 상기 p형 불순물의 농도가 변할 수 있다. 즉, 게르마늄의 농도가 가장 높은 제2 에피택셜층(386) 내에서 p형 불순물의 농도가 가장 높을 수 있다. 실리콘 게르마늄 에피택셜층(380) 내의 고농도의 p형 불순물은 활성 영역(ACT)로 확산해 들어가 고농도의 소스 영역 및 드레인 영역을 형성할 수 있다.
다음으로, 선택적 에피택셜 성장(SEG) 공정을 이용해 실리콘 게르마늄 에피택셜층(380)의 표면을 덮는 실리콘 에피택셜층(390)을 형성할 수 있다.
도 11f를 참조하면, 실리콘 게르마늄 에피택셜층(380) 및 실리콘 캡핑층(390)이 형성된 후에, 이들 및 희생 게이트(360)를 포함하는 반도체 기판(310) 전면을 덮는 식각 정지층(400) 및 층간 절연막(410)을 차례로 형성할 수 있다. 식각 정지층(400)은 실리콘 질화막 또는 실리콘 산질화막일 수 있고, 화학 기상 증착법(CVD)을 이용하여 형성될 수 있다. 층간 절연막(410)은 실리콘 산화막, TEOS(TetraEthylOrthoSilicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Galss), BSG(BoroSilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 층간 절연막(410)은 화학 기상 증착법(CVD) 또는 스핀 코팅법 등을 이용하여 형성될 수 있다. 층간 절연막(410)을 형성한 후에 평탄화 공정이 수행될 수 있다. 평탄화 공정은 희생 게이트(360)의 상면이 드러나도록 수행될 수 있다.
다음으로, 층간 절연막(410) 사이로 드러난 희생 게이트(360)을 선택적으로 제거하여, 게이트 절연막(340)을 노출시키는 개구 영역을 형성할 수 있다. 희생 게이트(360)은 게이트 절연막(340) 및 스페이서(370)에 대한 식각 선택성을 갖는 식각액을 이용하여 제거될 수 있다. 이러한 개구 영역을 채워 게이트 전극(420)을 형성할 수 있다. 게이트 전극(420)을 형성하는 것은 스텝 커버리지(step coverage) 특성이 우수한 증착 방법을 이용하여 층간 절연막(410) 및 개구 영역 내에 도전막을 덮은 후 층간 절연막(410)이 노출되도록 도전막을 평탄화하는 것을 포함할 수 있다. 게이트 전극(420)은 노출된 게이트 절연막(340)을 덮으며, 차례로 형성되는 제1 게이트 전극(422) 및 제2 게이트 전극(424)를 포함할 수 있다.
제1 게이트 전극(422)는 금속 질화물로 이루어질 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 게이트 전극(424)는 금속 물질로 이루어질 수 있다. 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 게이트 전극(422)는 제2 게이트 전극(424)을 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
도 11g를 참조하면, 실리콘 게르마늄 에피택셜층(380)과 연결되는 콘택 플러그(440)을 형성할 수 있다. 즉, 층간 절연막(410)을 패터닝하여 실리콘 게르마늄 에피택셜층(380)을 노출시키는 콘택홀을 형성한 후, 콘택홀을 채우는 콘택 플러그들(440)을 형성할 수 있다. 실리콘 게르마늄 에피택셜층(380)과 콘택 플러그(440) 사이에는 금속 실리사이드층(430)이 형성될 수 있다. 구체적으로, 콘택홀이 형성된 층간 절연막(410) 상에 금속막을 덮고 열처리 공정을 수행하여 금속 실리사이드(430)를 형성할 수 있다. 콘택홀 내에 노출된 실리콘 캡핑층(390) 및 실리콘 게르마늄 에피택셜층(380)의 일부분만이 금속막과 반응하여 금속 실리사이드가 형성될 수 있다. 금속 실리사이드층(430)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 니오븀 실리사이드 등 중에서 하나일 수 있다. 실리콘 게르마늄 에피택셜층(380)과 반응하는 경우에는 금속 실리사이드층(430)은 게르마늄을 포함할 수 있다. 반응하지 않고 남아 있는 금속막을 습식 식각 방법으로 층간 절연막(410) 상에서 제거하고, 콘택홀 내에 제1 콘택 플러그(442) 및 제2 콘택 플러그(444)를 채워 금속 실리사이드층(430)과 접촉하는 콘택 플러그(440)를 형성할 수 있다. 제1 콘택 플러그(442)는 금속 질화물로 이루어질 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나로 이루어질 수 있다. 제2 콘택 플러그(444)는 금속 물질로 이루어질 수 있다. 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브데넘(Mo) 등 중의 적어도 하나로 이루어질 수 있다. 제1 콘택 플러그(442)는 제2 콘택 플러그(444)를 이루는 금속 물질에 대한 확산 방지막으로서 역할을 할 수 있다.
콘택 플러그(440)가 층간 절연막(410)을 관통하여 제3 에피택셜층(388)까지 연장되도록 형성되고, 콘택 플러그(440)와 제2 에피택셜층(386) 사이에 금속 실리사이드(430)가 형성될 수 있다. 실시예에 따라, 콘택 플러그(440)은 실리콘 캡핑층(390)까지 연장되도록 형성되고, 금속 실리사이드(430)는 제3 에피택셜층(388) 내에 형성되어 제2 에피택셜층(386)에 접할 수 있다. 즉 실리콘 캡핑층(390)의 상면으로부터 제3 에피택셜층(388)의 하부까지의 두께(d3)보다 실리콘 캡핑층(390)의 상면으로부터 금속 실리사이드층(430)의 하부까지의 두께(d4)가 같을 수 있다.
도 12은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 반도체 소자의 특정 방향에 대한 단면도들이다. 구체적으로, 도 13a 내지 도 13d는 각각 도 9의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선을 따라 자른 도 12에 도시된 반도체 소자의 단면도들이다.
도 12에 도시된 본 발명의 일 실시예에 따른 반도체 소자(300B)는 도8에 도시된 반도체 소자(300A)와 달리, 반도체 기판(310a)이 에스오아이(SOI) 기판인 경우이다. 반도체 기판(310a)이 SOI 기판인 것을 제외한 나머지 구조들은 유사하므로 중복된 설명은 생략한다. 따라서, 도 8 및 도 10a 내지 도 10d에 대한 설명과 중복되는 설명은 생략한다.
에스오아이(SOI) 기판은 SIMOX(Separation by Implated Oxygen)와 BESOI(Bonded and Etch back SOI) 등 제조 방법으로 제작된 것일 수 있다. SOI 기판은 실리콘 기판(311), 실리콘 기판 상의 절연층(315) 및 절연층 상의 실리콘층(silicon on insulator, 319)를 포함할 수 있다. 도시되지는 않았으나, 절연층(315)와 절연층 상의 실리콘층(319) 사이에 실리콘 게르마늄층이 더 포함될 수 있다.
도 13a 내지 도 13d를 참조하면, 본 실시예에서는 활성 핀들(AF)이 절연층(315) 상에 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)을 리세스할 때, 실리콘 게르마늄 에피택셜층(380)의 성장을 위해 절연층 상의 실리콘(319)을 일부 남길 수 있다.
본 실시예에서도 도 4 및 도 5를 참조하여 설명한 실리콘 게르마늄 에피택셜층들(180a, 180b)이 적용될 수 있다.
도 14은 본 발명의 실시예에 따른 반도체 소자를 포함하는 CMOS 인버터(inverter)의 회로도이다.
도 14을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성될 수 있다. PMOS 트랜지스터(P1)는 상술한 본 발명의 실시예에 따른 반도체 소자들(100A, 100B, 300A, 300B) 중에 하나일 수 있다. PMOS 및 NMOS 트랜지스터들은 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력될 수 있다. 또한, PMOS 트랜지스터의 소스에는 구동전압이 인가되며, NMOS 트랜지스터의 소스에는 접지전압이 인가될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력 신호로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력 신호로서 로직 레벨 '1'이 출력될 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 소자를 포함하는 SRAM 셀의 회로도이다.
도 15를 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
그리고, NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. PMOS 트랜지스터로 이루어진 제1 및 제2 부하 트랜지스터(TP1, TP2)는 상술한 본 발명의 실시예에 따른 반도체 소자들(100A, 100B, 300A, 300B) 중 하나일 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 16 및 도 17는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 장치 및 저장 장치를 나타낸 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 장치(1000)는, 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등을 포함할 수 있다. 제어부(1100), 인터페이스(1200), 입출력장치(1300), 메모리(1400) 등은 데이터가 전달되는 통로를 제공하는 버스(1500, BUS)를 통해 연결될 수 있다.
제어부(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등과 같은 소자를 포함할 수 있다. 메모리(1400)는 다양한 방식으로 데이터를 읽고 쓸 수 있는 소자를 포함할 수 있으며, 제어부(1100)와 메모리(1400)는 상술한 본 발명의 실시예들에 따른 반도체 소자들(100A, 100B, 300A, 300B) 중 적어도 하나를 포함할 수 있다.
입출력장치(1300)는 키패드, 키보드, 터치스크린 장치, 표시 장치, 오디오 입출력 모듈 등을 포함할 수 있다. 인터페이스(1200)는 통신 네트워크로 데이터를 송수신하기 위한 모듈일 수 있으며, 안테나, 유무선 트랜시버 등을 포함할 수 있다. 또한, 도 16에 도시된 구성 요소 이외에, 전자 장치(1000)는 응용 칩셋, 영상 촬영 장치 등이 더 포함될 수도 있다. 도 16에 도시한 전자 장치(1000)는 그 카테고리가 제한되지 않으며, 개인 휴대용 정보 단말기(PDA), 휴대용 컴퓨터, 모바일폰, 무선폰, 랩톱 컴퓨터, 메모리 카드, 휴대용 미디어 플레이어, 타블렛 PC 등 다양한 장치일 수 있다.
도 17를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치(2000)는 호스트(2300)와 통신하는 컨트롤러(2100) 및 데이터를 저장하는 메모리(2200a, 2200b, 2200c)를 포함할 수 있다. 컨트롤러(2100) 및 각 메모리(2200a, 2200b, 2200c)는 상술한 본 발명의 실시예들에 따른 반도체 소자들(100A, 100B, 300A, 300B) 중 적어도 하나를 포함할 수 있다.
컨트롤러(2100)와 통신하는 호스트(2300)는 저장 장치(2000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(2100)는 호스트(2300)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(2200a, 2200b, 2200c)에 데이터를 저장하거나, 메모리(2200a, 2200b, 2200c)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110, 310: 반도체 기판 130, 330: 소자 분리막
140, 340: 게이트 절연막 150, 350: 리세스 영역
180, 380: 실리콘 게르마늄 에피택셜층
190, 390: 실리콘 캡핑층
200, 400: 식각 정지층 210, 410: 층간 절연막
220, 420: 게이트 전극 240, 440: 콘택 플러그

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 내에서 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 내체 형성된 채널 영역;
    상기 채널 영역 상의 게이트 전극;
    상기 채널 영역과 상기 게이트 전극 사이에 제공되는 게이트 절연막;
    상기 활성 영역 내에서 상기 채널 영역에 인접하게 배치되고, 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 상기 제1 농도보다 높은 제2 농도의 게르마늄을 함유하는 제2 에피택셜층, 및 상기 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층; 및
    상기 실리콘 게르마늄 에피택셜층 상에 배치되는 콘택 플러그를 포함하고,
    상기 콘택 플러그는 상기 제3 에피택셜층까지 연장되고,
    상기 제1 내지 제3 에피택셜층들은 순차적으로 적층되고,
    상기 제3 에피택셜층은 상기 실리콘 게르마늄 에피택셜층의 최상부층인 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층은 상기 제1 에피택셜층 아래에 상기 제1 농도보다 낮은 게르마늄 농도를 갖는 버퍼 에피택셜층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    버퍼 에피택셜층의 게르마늄의 농도는 10 내지 25 at%인 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 농도는 25 내지 50 at% 게르마늄이고, 상기 제2 농도는 50 내지 90 at% 게르마늄이고, 상기 제3 농도는 25 내지 50 at% 게르마늄인 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층과 상기 콘택 플러그 사이에 배치되며, 상기 제2 에피택셜층의 상부영역에 배치되는 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층은 p형 불순물로 도핑되고, 상기 게르마늄의 농도에 비례하여 상기 p형 불순물의 농도가 변하는 것이 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 활성 영역은 상기 게이트 전극의 양쪽 측면에서 리세스(recess)된 영역을 포함하며, 상기 실리콘 게르마늄 에피택셜층은 상기 활성 영역의 리세스(recess)된 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 활성 영역 사이에 소정의 높이만큼 채워진 소자 분리막을 더 포함하며, 상기 활성 영역은 폭이 상부로 갈수록 좁아지고, 상기 소자 분리막 상으로 돌출된 상부 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 게이트 전극은 상기 활성 영역을 가로질러 연장되며, 상기 소자 분리막 상으로 돌출된 상기 활성 영역의 상부 영역을 감싸는 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 반도체 기판은 실리콘 기판 또는 에스오아이(SOI) 기판 중에 하나이고, 상기 활성 영역은 n형으로 도핑된 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판;
    상기 반도체 기판 내에서 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 내에 형성된 채널 영역;
    상기 채널 영역 상의 게이트 전극;
    상기 채널 영역과 상기 게이트 전극 사이에 제공되는 게이트 절연막;
    상기 활성 영역 내에서 상기 채널 영역에 인접하게 배치되고, 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 상기 제1 농도보다 높은 제2 농도의 게르마늄을 함유하는 제2 에피택셜층, 및 상기 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층;
    상기 실리콘 게르마늄 에피택셜층 상의 실리콘 캡핑층; 및
    상기 실리콘 캡핑층 상의 식각 정지층을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 내지 제3 에피택셜층들은 순차적으로 적층된 것을 특징으로 하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층은 상기 제1 에피택셜층 아래에 상기 제1 농도보다 낮은 게르마늄 농도를 갖는 버퍼 에피택셜층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    버퍼 에피택셜층의 게르마늄의 농도는 10 내지 25 at%인 것을 특징으로 하는 반도체 소자.
  15. 제11 항에 있어서,
    상기 제1 농도는 25 내지 50 at% 게르마늄이고, 상기 제2 농도는 50 내지 90 at% 게르마늄이고, 상기 제3 농도는 25 내지 50 at% 게르마늄인 것을 특징으로 하는 반도체 소자.
  16. 제11 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층 상에 배치되는 콘택 플러그; 및
    상기 제3 에피택셜층의 바닥면과 상기 콘택 플러그의 사이에 배치되는 금속 실리사이드층을 더 포함하고,
    상기 콘택 플러그는 상기 실리콘 캡핑층까지 연장되는 것을 특징으로 하는 반도체 소자.
  17. 반도체 기판;
    상기 반도체 기판 내에서 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 내에 형성된 채널 영역;
    상기 채널 영역 상의 게이트 전극;
    상기 채널 영역과 상기 게이트 전극 사이에 제공되는 게이트 절연막;
    상기 활성 영역 내에서 상기 채널 영역에 인접하게 배치되고, 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 상기 제1 에피택셜층 상에 배치되고 상기 제1 농도보다 높은 제2 농도의 게르마늄을 함유하는 제2 에피택셜층, 및 상기 제2 에피택셜층 상에 배치되고 상기 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층;
    상기 실리콘 게르마늄 에피택셜층 상에 배치되는 콘택 플러그; 및
    상기 실리콘 게르마늄 에피택셜층과 상기 콘택 플러그 사이에 배치되는 금속 실리사이드층을 포함하고,
    상기 콘택 플러그는 상기 제3 에피택셜층까지 연장되고,
    상기 금속 실리사이드층은 상기 제2 에피택셜층과 접촉하는 것을 특징으로 하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층은 상기 제1 에피택셜층 아래에 상기 제1 농도보다 낮은 게르마늄 농도를 갖는 버퍼 에피택셜층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제17 항에 있어서,
    상기 실리콘 게르마늄 에피택셜층은,
    상기 제1 에피택셜층의 아래에 배치되는 제1 계면층;
    상기 제1 에피택셜층과 상기 제2 에피택셜층의 사이에 배치되는 제2 계면층; 및
    상기 제2 에피택셜층과 상기 제3 에피택셜층의 사이에 배치되는 제3 계면층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 반도체 기판;
    상기 반도체 기판 내에서 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 내에 형성된 채널 영역;
    상기 채널 영역 상의 게이트 전극;
    상기 채널 영역과 상기 게이트 전극 사이에 제공되는 게이트 절연막; 및
    상기 활성 영역 내에서 상기 채널 영역에 인접하게 배치되고, 제1 농도의 게르마늄을 함유하는 제1 에피택셜층, 상기 제1 농도보다 높은 제2 농도의 게르마늄을 함유하는 제2 에피택셜층, 및 상기 제2 농도보다 낮은 제3 농도의 게르마늄을 함유하는 제3 에피택셜층을 포함하는 실리콘 게르마늄 에피택셜층을 포함하고,
    상기 제1 에피택셜층은 게르마늄의 농도는 10 내지 50 at%이고,
    상기 제1 에피택셜층의 게르마늄의 농도는 하부에서 상부로 갈수록 증가하는 것을 특징으로 하는 반도체 소자.

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