JP2010192588A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させる。
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。
【選択図】図１Ａ
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。
【選択図】図１Ａ
Description
本発明は、半導体装置およびその製造方法、例えば、歪みシリコン技術を適用したＦｉｎＦＥＴおよびその製造方法に関する。
近年、半導体装置の微細化がますます進展し、それにつれて、寄生抵抗、寄生容量および短チャネル効果などの各種寄生効果の影響が増大している。これらの寄生効果を抑制可能な半導体装置を実現するために、フィン型電界効果トランジスタ（以下、ＦｉｎＦＥＴともいう。）の開発が活発に進められている（例えば特許文献１参照）。
本発明は、フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させることができる半導体装置を提供する。
本発明の一態様によれば、半導体基板本体部と、前記半導体基板本体部の上に前記半導体基板本体部と一体的に突成された、フィン部と、を有し、前記フィン部は、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有するものとして構成された、半導体基板と、
前記半導体基板本体部の上に形成された、シリコン酸化物からなる、素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜と、
前記チャネル領域における前記フィン部の上に形成された、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記フィン部における前記チャネル領域を挟むように形成された、ゲート電極と、
前記フィン部における前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接した応力印加層と、を備えることを特徴とする半導体装置が提供される。
前記半導体基板本体部の上に形成された、シリコン酸化物からなる、素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜と、
前記チャネル領域における前記フィン部の上に形成された、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記フィン部における前記チャネル領域を挟むように形成された、ゲート電極と、
前記フィン部における前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接した応力印加層と、を備えることを特徴とする半導体装置が提供される。
本発明の別態様によれば、半導体基板を準備し、
前記半導体基板上に、第1のマスク材および第２のマスク材を順次堆積し、
前記第1のマスク材および前記第２のマスク材をパターニングし、
パターニングされた前記第２のマスク材をマスクにして、前記半導体基板を表面から所定の深さまでエッチングすることにより、半導体基板本体部と、前記半導体基板本体部の上に前記半導体基板本体部と一体的に突成された、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有する、フィン部と、を形成し、
前記半導体基板本体部、前記フィン部および前記第２のマスク材の上にシリコン酸化膜を堆積し、
前記第２のマスク材をマスクにして、前記シリコン酸化膜を所定の膜厚になるまでエッチングすることにより、前記半導体基板本体部の上に素子分離絶縁膜を形成し、
前記素子分離絶縁膜、前記フィン部および前記第２のマスク材の上に、シリコン窒化膜またはシリコン炭窒化膜を堆積し、
前記第１のマスク材をマスクにして、前記シリコン窒化膜または前記シリコン炭窒化膜を所定の膜厚になるまでエッチングすることにより、前記素子分離絶縁膜の上に被膜を形成し、
前記フィン部の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記フィン部の前記チャネル領域を挟むゲート電極を形成し、
前記フィン部の前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接する応力印加層を形成する、ことを特徴とする半導体装置の製造方法が提供される。
前記半導体基板上に、第1のマスク材および第２のマスク材を順次堆積し、
前記第1のマスク材および前記第２のマスク材をパターニングし、
パターニングされた前記第２のマスク材をマスクにして、前記半導体基板を表面から所定の深さまでエッチングすることにより、半導体基板本体部と、前記半導体基板本体部の上に前記半導体基板本体部と一体的に突成された、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有する、フィン部と、を形成し、
前記半導体基板本体部、前記フィン部および前記第２のマスク材の上にシリコン酸化膜を堆積し、
前記第２のマスク材をマスクにして、前記シリコン酸化膜を所定の膜厚になるまでエッチングすることにより、前記半導体基板本体部の上に素子分離絶縁膜を形成し、
前記素子分離絶縁膜、前記フィン部および前記第２のマスク材の上に、シリコン窒化膜またはシリコン炭窒化膜を堆積し、
前記第１のマスク材をマスクにして、前記シリコン窒化膜または前記シリコン炭窒化膜を所定の膜厚になるまでエッチングすることにより、前記素子分離絶縁膜の上に被膜を形成し、
前記フィン部の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記フィン部の前記チャネル領域を挟むゲート電極を形成し、
前記フィン部の前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接する応力印加層を形成する、ことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させることができる。
本発明に係る実施形態を説明する前に、本発明者が本発明をなすに至った経緯について説明する。
まず、比較例に係るＦｉｎＦＥＴ５００の構成を、図５Ａ〜図５Ｃを用いて説明する。図５Ａは、比較例に係るＦｉｎＦＥＴ５００の斜視図である。図５Ｂは、ＦｉｎＦＥＴ５００の上面図である。図５Ｃは、図５ＢのＡ−Ａ’線に沿う断面図である。
図５Ａからわかるように、ＦｉｎＦＥＴ５００は、フィン５０８と、ゲート電極５０３と、側壁５０４と、応力印加層５０５と、ゲート絶縁膜（図示せず）と、を備える。このＦｉｎＦＥＴ５００は、素子分離絶縁膜（ＳｉＯ２）５０２によって隣接する半導体素子と絶縁されている。
フィン（Ｆｉｎ）５０８は、半導体基板本体部５０１上にこの半導体基板本体部５０１と一体的に突成されている。このフィン５０８は、図５Ｂからわかるように、ソース／ドレイン領域５０６と、このソース／ドレイン領域５０６に挟まれたチャネル領域５０７とを有する。
ゲート絶縁膜は、チャネル領域５０７のフィン５０８上に形成されている。
ゲート電極５０３は、図５Ａからわかるように、チャネル領域５０７を跨ぐように配置されている。このゲート電極５０３は、ゲート絶縁膜を介してチャネル領域５０７を挟んでいる。
側壁５０４は、ゲート電極５０３の両側面に形成されている。この側壁５０４は、例えばシリコン窒化物（Ｓｉ３Ｎ４）からなる。
応力印加層５０５は、図５Ａ、図５Ｂ及び図５Ｃに示すように、フィン５０８におけるソース／ドレイン領域５０６の上面およびチャネル方向に沿った両側面を覆うように形成されている。この応力印加層５０５は、選択成長により、ソース／ドレイン領域５０６の上に形成された半導体結晶層である。この半導体結晶層の格子定数は、ソース／ドレイン領域５０６を構成する半導体結晶の格子定数と異なるように選択される。異なる格子定数とすることで、チャネル領域５０７に応力を印加して歪みを生成し、これにより、キャリアの移動度を向上させることができる。
フィン５０８を構成するシリコン（Ｓｉ）と格子定数の異なる応力印加層５０５の材料として、例えば、シリコンゲルマニウム（ＳｉＧｅ）又は炭化シリコン（ＳｉＣ）が用いられる。ＳｉＧｅの場合、格子定数はＳｉよりも大きいため、チャネル領域５０７にはゲート長方向（チャネル方向）に圧縮応力が印加される。これにより、正孔の移動度を向上させることができる。一方、ＳｉＣの場合、格子定数はＳｉよりも小さいため、チャネル領域５０７にはゲート長方向（チャネル方向）に引っ張り応力が印加される。これにより、電子の移動度を向上させることができる。
キャリア移動度を向上させることにより、ＦｉｎＦＥＴ５００の寄生抵抗を低減させることができると同時に、駆動電流を大きくすることができる。
なお、応力印加層５０５の体積が大きいほど、チャネル領域５０７に印加される応力は大きくなる。したがって、応力印加層５０５を厚く形成することで、応力をある程度大きくすることは可能である。但し、ＦｉｎＦＥＴのサイズが増大するため、多数のＦｉｎＦＥＴを高密度に集積する観点からは限界がある。
ところで、素子分離絶縁膜５０２は、シリコン酸化（ＳｉＯ２）膜からなることが一般的である。この場合、図５Ａ〜図５Ｃからわかるように、応力印加層５０５を選択成長させる際、ファセット（ｆａｃｅｔ）が生じることを本発明者は独自に知得した。
即ち、図５Ａおよび図５Ｃからわかるように、ソース／ドレイン領域５０６が素子分離絶縁膜５０２の表面と接する部分（Ｆ１部）において、ファセットが生じる。
さらに、図５Ｂからわかるように、ソース／ドレイン領域５０６が側壁５０４と接する部分（Ｆ２部）においても、ファセットが生じる。このようなファセットが発生するメカニズムは現時点で完全に解明されているわけではないが、説明の一つとして、Ｆ１部にファセットが生じることによって、このファセット以外の面方位からの成長も阻害され、その結果、Ｆ２部においてファセットが生じるものと考えられる。
上記のようにファセットが発生した場合、図５Ｂおよび図５Ｃからわかるように、応力印加層５０５と素子分離絶縁膜５０２との間、及び応力印加層５０５と側壁５０４との間に隙間が生じる。応力印加層５０５の体積は、このような隙間が生じない場合の体積と比べると小さい。また、Ｆ２部に発生したファセットにより応力印加層５０５と側壁１０４との間に隙間ができ、チャネル領域５０７に印加される応力が大幅に減少してしまう。このため、応力印加層５０５はチャネル領域５０７に十分な応力が印加することができず、寄生抵抗および駆動電流が十分に改善されないという問題があった。
本発明は、上記の本発明者独自の技術的認識に基づいてなされたものであり、ファセットの発生を防ぐことで、チャネル領域に十分な歪みを発生させ、それにより、寄生抵抗を低減させると同時に駆動電流を向上させるものである。
以下、本発明の実施形態について図面を参照しながら説明する。なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
（第１の実施形態）
第１の実施形態について説明する。本実施形態が前述の比較例と異なる点の一つは、素子分離絶縁膜１０２を覆う、シリコン窒化物（Ｓｉ３Ｎ４）からなる被膜１０９を有することである。
第１の実施形態について説明する。本実施形態が前述の比較例と異なる点の一つは、素子分離絶縁膜１０２を覆う、シリコン窒化物（Ｓｉ３Ｎ４）からなる被膜１０９を有することである。
まず、第1の実施形態に係るＦｉｎＦＥＴ１００の構成を、図１Ａ〜図１Ｃを用いて説明する。図１Ａは、本実施形態に係るＦｉｎＦＥＴ１００の斜視図である。図１Ｂは、ＦｉｎＦＥＴ１００の上面図である。図１Ｃは、図１ＢのＡ−Ａ’線に沿う断面図である。
図１Ａからわかるように、ＦｉｎＦＥＴ１００は、フィン１０８と、ゲート電極１０３と、側壁１０４と、応力印加層１０５と、ゲート絶縁膜（図示せず）と、を備える。このＦｉｎＦＥＴ１００は、素子分離絶縁膜（ＳｉＯ２）１０２によって隣接する半導体素子と絶縁されている。
フィン１０８は、半導体基板本体部１０１上にこの半導体基板本体部１０１と一体的に突成されている。このフィン１０８は、図１Ｂからわかるように、ソース／ドレイン領域１０６と、このソース／ドレイン領域１０６に挟まれたチャネル領域１０７とを有する。
ゲート絶縁膜は、チャネル領域１０７のフィン１０８上に形成されている。
ゲート電極１０３は、図１Ａからわかるように、チャネル領域１０７を跨ぐように配置されている。このゲート電極１０３は、ゲート絶縁膜を介してチャネル領域１０７を挟んでいる。
ゲート電極１０３は、図１Ａからわかるように、チャネル領域１０７を跨ぐように配置されている。このゲート電極１０３は、ゲート絶縁膜を介してチャネル領域１０７を挟んでいる。
側壁１０４は、ゲート電極１０３の両側面に形成されている。この側壁１０４は、例えばシリコン窒化物（Ｓｉ３Ｎ４）からなる。
応力印加層１０５は、図１Ａ〜図１Ｃに示すように、フィン１０８におけるソース／ドレイン領域１０６の上面およびチャネル方向に沿った両側面を覆うように形成されている。この応力印加層１０５の材料として、例えば、シリコンゲルマニウム（ＳｉＧｅ）又は炭化シリコン（ＳｉＣ）が用いられる。ＳｉＧｅはチャネル領域１０７に対してゲート長方向（チャネル方向）に圧縮応力を印加し、正孔の移動度が向上するため、ｐ型ＦｉｎＦＥＴに適する。一方、ＳｉＣはチャネル領域１０７に対してゲート長方向（チャネル方向）に引っ張り応力を印加し、電子の移動度が向上するため、ｎ型ＦｉｎＦＥＴに適する。
図１Ａ〜図１Ｃからわかるように、素子分離絶縁膜１０２の上にシリコン窒化物からなる被膜１０９が形成されている。これにより、Ｆ１部およびＦ２部においてファセットは発生せず、応力印加層１０５は被膜１０９および側壁１０４に隙間なく当接する。このため、応力印加層１０５の体積の減少が防止される。また、応力印加層１０５と側壁１０４との間の隙間が生じないことからチャネル領域１０７に効率良く応力を印加することができる。よって、チャネル領域１０７に対してより高い応力を印加することが可能となり、キャリア移動度が増大する。その結果、寄生抵抗を低減させることができ、また、駆動電流を大きくすることができる。
次に、本実施形態に係るＦｉｎＦＥＴ１００の製造方法を、図２Ａ〜図２Ｈを用いて説明する。
（１）まず、図２Ａからわかるように、半導体基板（Ｓｉ基板）１０１Ａの上に第１のシリコン酸化（ＳｉＯ２）膜１１１、及び第１のシリコン窒化（Ｓｉ３Ｎ４）膜１１２を、マスク材として順次堆積する。次いで、この第１のシリコン窒化膜１１２の上にフォトレジストを塗布してフォトレジスト膜１１３を形成する。
（２）次に、図２Ａからわかるように、フォトリソグラフィによりフォトレジスト膜１１３を、フィン１０８の形状に基づいてパターニングする。
（３）次に、図２Ｂからわかるように、パターニングされたフォトレジスト膜１１３をマスクにして、第１のシリコン酸化膜１１１および第１のシリコン窒化膜１１２をドライエッチングにより加工する。
（４）次に、図２Ｃからわかるように、フォトレジスト膜１１３を除去した後、第１のシリコン窒化膜１１２をマスクにして、半導体基板１０１Ａをエッチングし、フィン１０８を形成する。このフィン１０８は、半導体基板本体部１０１の上にこの半導体基板本体部１０１と一体的に突成されている。なお、このフィン１０８の高さは、例えば１００ｎｍ〜２００ｎｍである。
（５）次に、図２Ｄからわかるように、半導体基板本体部１０１、フィン１０８及び第１のシリコン窒化膜１１２の上に、第２のシリコン酸化膜１０２Ａを堆積する。
（６）次に、図２Ｄからわかるように、ＣＭＰ（Chemical Mechanical Polishing)法により、第１のシリコン窒化膜１１２をストッパーとして第２のシリコン酸化膜１０２Ａを平坦化する。
（７）次に、図２Ｅからわかるように、第１のシリコン窒化膜１１２をマスクにして、ドライエッチングにより第２のシリコン酸化膜１０２Ａを後退させ、素子分離絶縁膜１０２を形成する。なお、後述の工程で形成される被膜１０９により応力印加層１０５の体積が減少しないように、素子分離絶縁膜１０２は少なくとも被膜１０９の厚さ分だけ薄く形成しておくことが好ましい。この素子分離絶縁膜１０２の厚さは、例えば２０ｎｍ〜３０ｎｍである。
（８）次に、図２Ｆからわかるように、素子分離絶縁膜１０２、フィン１０８及び第１のシリコン窒化膜１１２の上に、第２のシリコン窒化膜１０９Ａを堆積する。
（９）次に、図２Ｆからわかるように、ＣＭＰ法を用いて、第1のシリコン酸化膜１１１をストッパーとして第２のシリコン窒化膜１０９Ａを平坦化する。
（１０）次に、図２Ｇからわかるように、第１のシリコン酸化膜１１１をマスクにして、ドライエッチングにより第２のシリコン窒化膜１０９Ａを後退させ、素子分離絶縁膜１０２を覆う被膜１０９を形成する。この被膜１０９の厚さは、例えば１０ｎｍである。なお、素子分離絶縁膜１０２と被膜１０９のトータルの厚さは、比較例の素子分離絶縁膜５０２の厚さとほぼ同じである。
（１１）次に、第１のシリコン酸化膜１１１を除去した後、フィン１０８上にゲート絶縁膜（図示せず）を堆積する。その後、図２Ｈからわかるように、ゲート絶縁膜及び被膜１０９の上に、ポリシリコン１０３Ａを堆積する。これにより、フィン１０８がポリシリコン１０３Ａに埋め込まれた状態となる。
（１２）次に、図２Ｈからわかるように、ポリシリコン１０３Ａの上に第３のシリコン窒化膜１１４をマスク材として堆積する。
（１３）次に、図２Ｈからわかるように、第３のシリコン窒化膜１１４の上にフォトレジストを塗布しフォトレジスト膜１１５を形成する。次いで、フォトリソグラフィにより、このフォトレジスト膜１１５をゲート電極の形状に基づいてパターニングする。
（１４）次に、パターニングされたフォトレジスト膜１１５をマスクにして、第３のシリコン窒化膜１１４をドライエッチングにより加工する。
（１５）次に、フォトレジスト膜１１５を除去した後、第３のシリコン窒化膜１１４をマスクにして、ドライエッチングによりポリシリコン１０３Ａを加工し、ゲート電極１０３を形成する。図１Ａおよび図１Ｂからわかるように、このゲート電極１０３はフィン１０８のチャネル領域１０７を跨ぐように形成される。なお、ポリシリコン１０３Ａをエッチングする際、ゲート絶縁膜がエッチングストッパーとなる。
（１６）次に、ソース／ドレイン領域１０６上に堆積されたゲート絶縁膜をエッチングにより除去する。
（１７）次に、エクステンション領域（図示せず）にイオン注入を行う。
（１８）次に、ゲート電極１０３、ソース／ドレイン領域１０６および被膜１０９の上に、第４のシリコン窒化膜１０４Ａ（図示せず）を堆積する。次いで、この第４のシリコン窒化膜１０４Ａを全面エッチバックすることにより、ゲート電極１０３の両側面に側壁１０４（サイドウォールスペーサ）を形成する。このエッチバックの際、フィン１０８を覆う第４のシリコン窒化膜１０４Ａを除去する。
（１９）次に、ソース／ドレイン領域１０６にイオン注入を行う。
（２０）次に、選択成長により、ソース／ドレイン領域１０６の上に応力印加層１０５を形成する。
図１Ｃからわかるように、Ｆ１部においてファセットが生じないため、応力印加層１０５は被膜１０９と隙間なく当接している。また、図１Ｂからわかるように、Ｆ２部においてファセットが生じないため、応力印加層１０５は側壁１０４とも隙間なく当接している。これにより、応力印加層１０５は比較例の応力印加層５０５に比べて体積が大きくなり、ソース／ドレイン領域１０６に挟まれたチャネル領域１０７に対して、より大きな応力を印加することができる。
（２１）次に、ゲート電極１０３上の第３のシリコン窒化膜１１４を除去する。なお、この第３のシリコン窒化膜１１４は除去しなくてもよい。
上記の工程により、図１Ａに示すＦｉｎＦＥＴ１００が形成される。なお、これ以降の工程は、従来のＦｉｎＦＥＴを形成する場合と同様である。即ち、ゲート電極１０３及び応力印加層１０５（ソース／ドレイン領域１０６）の表面に、シリサイド膜を形成する。その後、ＦｉｎＦＥＴ１００を埋め込むように層間絶縁膜を堆積する。その後、この層間絶縁膜にコンタクトプラグを形成し、このコンタクトプラグを介してＦｉｎＦＥＴ１００と電気的に接続されるメタル配線を層間絶縁膜の上に形成する。
なお、上記の説明では、素子分離絶縁膜１０２を覆う被膜１０９の材料としてシリコン窒化物を挙げたが、これに限られず、例えばシリコン炭窒化物（ＳｉＣＮ）でもよい。また、側壁１０４の材料は、シリコン窒化物の代わりに、シリコン酸化物でもよい。
以上説明したように、本実施形態によれば、素子分離絶縁膜１０２の上に被膜１０９を形成しファセットの生成を防ぐことで、応力印加層１０５の体積を増加させることができる。また、応力印加層１０５と側壁１０４との間の隙間が生じないことからチャネル領域１０７に効率良く応力を印加することができる。これにより、チャネル領域１０７に対してより大きな応力を印加することが可能となり、キャリアの移動度が向上する。その結果、チャネル抵抗が小さくなるので、ＦｉｎＦＥＴの寄生抵抗を低減することができる。また、より高い駆動電流を得ることができる。
（第２の実施形態）
次に第２の実施形態について説明する。第２の実施形態が第１の実施形態と異なる点の一つは、ＳＯＩ（Silicon On Insulator）基板を用いる点である。
次に第２の実施形態について説明する。第２の実施形態が第１の実施形態と異なる点の一つは、ＳＯＩ（Silicon On Insulator）基板を用いる点である。
まず、第２の実施形態に係るＦｉｎＦＥＴ２００の構成を、図３Ａ〜図３Ｃを用いて説明する。図３Ａは、本実施形態に係るＦｉｎＦＥＴ２００の斜視図である。図３Ｂは、ＦｉｎＦＥＴ２００の上面図である。図３Ｃは、図３ＢのＡ−Ａ’線に沿う断面図である。
図３Ａからわかるように、ＦｉｎＦＥＴ２００は、フィン２０８と、ゲート電極２０３と、側壁２０４と、応力印加層２０５と、ゲート絶縁膜（図示せず）と、を備える。このＦｉｎＦＥＴ２００は、埋込みシリコン酸化膜であるＢＯＸ（Buried Oxide）層２０２によって隣接する半導体素子と絶縁されている。
フィン２０８は、ＢＯＸ層２０２上に突成されている。このフィン２０８は、図３Ｂからわかるように、ソース／ドレイン領域２０６と、このソース／ドレイン領域２０６に挟まれたチャネル領域２０７とを有する。
ゲート絶縁膜は、チャネル領域２０７のフィン２０８上に形成されている。
ゲート電極２０３は、図３Ａからわかるように、チャネル領域２０７を跨ぐように配置されている。このゲート電極２０３は、ゲート絶縁膜を介してチャネル領域２０７を挟んでいる。
側壁２０４は、ゲート電極２０３の両側面に形成されている。この側壁２０４は、例えばシリコン窒化物（Ｓｉ３Ｎ４）からなる。
応力印加層２０５は、図３Ａ〜図３Ｃに示すように、フィン２０８におけるソース／ドレイン領域２０６の上面およびチャネル方向に沿った両側面を覆うように形成されている。この応力印加層２０５の材料として、例えば、シリコンゲルマニウム（ＳｉＧｅ）又は炭化シリコン（ＳｉＣ）が用いられる。ＳｉＧｅはチャネル領域２０７に対してゲート長方向（チャネル方向）に圧縮応力を印加し、正孔の移動度が向上するため、ｐ型ＦｉｎＦＥＴに適する。一方、ＳｉＣはチャネル領域２０７に対してゲート長方向（チャネル方向）に引っ張り応力を印加し、電子の移動度が向上するため、ｎ型ＦｉｎＦＥＴに適する。
図３Ａ〜図３Ｃからわかるように、ＢＯＸ層２０２の上にシリコン窒化物からなる被膜２０９が形成されている。これにより、Ｆ１部およびＦ２部においてファセットは発生せず、応力印加層２０５は被膜２０９および側壁２０４に隙間なく当接する。このため、応力印加層２０５の体積の減少が防止される。また、応力印加層２０５と側壁２０４との間の隙間が生じないことからチャネル領域２０７に効率良く応力を印加することができる。よって、チャネル領域２０７により高い応力を印加することが可能となり、キャリア移動度が増大する。その結果、寄生抵抗を低減させることができ、また、駆動電流を大きくすることができる。
次に、本実施形態に係るＦｉｎＦＥＴ２００の製造方法を、図４Ａ〜図４Ｅを用いて説明する。
（１）まず、図４Ａからわかるように、ＳＯＩ基板２２０の上に、第１のシリコン酸化（ＳｉＯ２）膜２１１、及び第１のシリコン窒化（Ｓｉ３Ｎ４）膜２１２を、マスク材として順次堆積する。なお、ＳＯＩ基板２２０は、支持基板（Ｓｉ基板）２０１の上に、シリコン酸化物からなるＢＯＸ層２０２、及び単結晶シリコンからなるＳＯＩ（Silicon On Insulator）層２０８Ａが順次積層されたものである。次いで、この第１のシリコン窒化膜２１２の上にフォトレジストを塗布してフォトレジスト膜２１３を形成する。
（２）次に、図４Ａからわかるように、フォトリソグラフィによりフォトレジスト膜２１３を、フィン２０８の形状に基づいてパターニングする。
（３）次に、図４Ｂからわかるように、パターニングされたフォトレジスト膜２１３をマスクにして、第１のシリコン酸化膜２１１および第１のシリコン窒化膜２１２をドライエッチングにより加工する。
（４）次に、図４Ｃからわかるように、フォトレジスト膜２１３を除去した後、第１のシリコン窒化膜２１２をマスクにして、ＳＯＩ層２０８ＡをＢＯＸ層２０２が露呈するまでエッチングし、フィン２０８を形成する。このフィン２０８の高さは、例えば１００ｎｍ〜２００ｎｍである。
（５）次に、図４Ｄからわかるように、ＢＯＸ層２０２、フィン２０８及び第１のシリコン窒化膜２１２の上に、第２のシリコン窒化膜２０９Ａを堆積する。
（６）次に、図４Ｄからわかるように、ＣＭＰ法を用いて、第1のシリコン酸化膜２１１をストッパーとして第２のシリコン窒化膜２０９Ａを平坦化する。
（７）次に、図４Ｅからわかるように、第１のシリコン酸化膜２１１をマスクにして、ドライエッチングにより第２のシリコン窒化膜２０９Ａを後退させ、ＢＯＸ層２０２を覆う被膜２０９を形成する。この被膜２０９の厚さは、例えば１０ｎｍである。
以降の工程は、第１の実施形態と同様であるので、説明を省略する。
なお、上記の説明では、ＢＯＸ層２０２を覆う被膜２０９の材料としてシリコン窒化物を挙げたが、これに限られず、例えばシリコン炭窒化物（ＳｉＣＮ）でもよい。また、側壁２０４の材料は、シリコン窒化物の代わりに、シリコン酸化物でもよい。
以上説明したように、本実施形態によれば、ＢＯＸ層２０２の上に被膜２０９を形成しファセットの生成を防ぐことで、応力印加層２０５の体積を増加させることができる。また、応力印加層２０５と側壁２０４との間の隙間が生じないことからチャネル領域２０７に効率良く応力を印加することができる。これにより、チャネル領域２０７に対してより大きな応力を印加することが可能となり、キャリアの移動度が向上する。その結果、チャネル抵抗が小さくなるので、ＦｉｎＦＥＴの寄生抵抗を低減することができる。また、より高い駆動電流を得ることができる。
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１００、２００、５００：ＦｉｎＦＥＴ
１０１Ａ：半導体基板
１０１、５０１：半導体基板本体部
１０２Ａ：第２のシリコン酸化膜
１０２、５０２：素子分離絶縁膜
１０３Ａ：ポリシリコン
１０３、２０３、５０３：ゲート電極
１０４Ａ：第４のシリコン窒化膜
１０４、２０４、５０４：側壁
１０５、２０５、５０５：応力印加層
１０６、２０６、５０６：ソース／ドレイン領域
１０７、２０７、５０７：チャネル領域
１０８、２０８、５０８： フィン（Ｆｉｎ）
１０９Ａ、２０９Ａ：第２のシリコン窒化膜
１０９、２０９：被膜
１１１、２１１：第1のシリコン酸化膜
１１２、２１２：第１のシリコン窒化膜
１１３、２１３：フォトレジスト膜
１１４：第３のシリコン窒化膜
１１５：フォトレジスト膜
２０１：支持基板
２０２：ＢＯＸ層（埋込みシリコン酸化膜）
２０８Ａ：ＳＯＩ層
２２０：ＳＯＩ基板
１０１Ａ：半導体基板
１０１、５０１：半導体基板本体部
１０２Ａ：第２のシリコン酸化膜
１０２、５０２：素子分離絶縁膜
１０３Ａ：ポリシリコン
１０３、２０３、５０３：ゲート電極
１０４Ａ：第４のシリコン窒化膜
１０４、２０４、５０４：側壁
１０５、２０５、５０５：応力印加層
１０６、２０６、５０６：ソース／ドレイン領域
１０７、２０７、５０７：チャネル領域
１０８、２０８、５０８： フィン（Ｆｉｎ）
１０９Ａ、２０９Ａ：第２のシリコン窒化膜
１０９、２０９：被膜
１１１、２１１：第1のシリコン酸化膜
１１２、２１２：第１のシリコン窒化膜
１１３、２１３：フォトレジスト膜
１１４：第３のシリコン窒化膜
１１５：フォトレジスト膜
２０１：支持基板
２０２：ＢＯＸ層（埋込みシリコン酸化膜）
２０８Ａ：ＳＯＩ層
２２０：ＳＯＩ基板
Claims (5)
- 半導体基板本体部と、前記半導体基板本体部の上に前記半導体基板本体部と一体的に突成された、フィン部と、を有し、前記フィン部は、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有するものとして構成された、半導体基板と、
前記半導体基板本体部の上に形成された、シリコン酸化物からなる、素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜と、
前記チャネル領域における前記フィン部の上に形成された、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記フィン部における前記チャネル領域を挟むように形成された、ゲート電極と、
前記フィン部における前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に、前記被膜と隙間なく当接した応力印加層と、
を備えることを特徴とする半導体装置。 - 支持基板と、前記支持基板の上に形成された、シリコン酸化物からなる、ＢＯＸ層と、前記ＢＯＸ層の上に突成されたフィン部と、を有し、前記フィン部は、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有するものとして構成された、ＳＯＩ基板と、
前記ＢＯＸ層の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜と、
前記チャネル領域における前記フィン部の上に形成された、ゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記フィン部における前記チャネル領域を挟むように形成された、ゲート電極と、
前記フィン部における前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に、前記被膜と隙間なく当接した応力印加層と、
を備えることを特徴とする半導体装置。 - 請求項１又は請求項２に記載の半導体装置であって、
前記ゲート電極の両側面に形成された、シリコン窒化物またはシリコン酸化物からなる側壁をさらに備え、
前記応力印加層は前記側壁と隙間なく当接することを特徴とする半導体装置。 - 半導体基板を準備し、
前記半導体基板上に、第1のマスク材および第２のマスク材を順次堆積し、
前記第1のマスク材および前記第２のマスク材をパターニングし、
パターニングされた前記第２のマスク材をマスクにして、前記半導体基板を表面から所定の深さまでエッチングすることにより、半導体基板本体部と、前記半導体基板本体部の上に前記半導体基板本体部と一体的に突成された、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有する、フィン部と、を形成し、
前記半導体基板本体部、前記フィン部および前記第２のマスク材の上にシリコン酸化膜を堆積し、
前記第２のマスク材をマスクにして、前記シリコン酸化膜を所定の膜厚になるまでエッチングすることにより、前記半導体基板本体部の上に素子分離絶縁膜を形成し、
前記素子分離絶縁膜、前記フィン部および前記第２のマスク材の上に、シリコン窒化膜またはシリコン炭窒化膜を堆積し、
前記第１のマスク材をマスクにして、前記シリコン窒化膜または前記シリコン炭窒化膜を所定の膜厚になるまでエッチングすることにより、前記素子分離絶縁膜の上に被膜を形成し、
前記フィン部の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記フィン部の前記チャネル領域を挟むゲート電極を形成し、
前記フィン部の前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接する応力印加層を形成する、
ことを特徴とする半導体装置の製造方法。 - 支持基板の上にＢＯＸ層およびＳＯＩ層が順次積層されたＳＯＩ基板を準備し、
前記ＳＯＩ層上に、第１のマスク材および第２のマスク材を順次堆積し、
前記第1のマスク材および前記第２のマスク材をパターニングし、
パターニングされた前記第２のマスク材をマスクにして、前記ＳＯＩ層を前記ＢＯＸ層が露呈するまでエッチングすることにより、前記ＢＯＸ層上に突成された、両端側の一対のソース／ドレイン領域および前記一対のソース／ドレイン領域に挟まれたチャネル領域を有するフィン部を形成し、
前記ＢＯＸ層、前記フィン部および前記第２のマスク材の上に、シリコン窒化膜またはシリコン炭窒化膜を堆積し、
前記第１のマスク材をマスクにして、前記シリコン窒化膜または前記シリコン炭窒化膜を所定の膜厚になるまでエッチングすることにより、前記ＢＯＸ層の上に被膜を形成し、
前記フィン部の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記フィン部の前記チャネル領域を挟むゲート電極を形成し、
前記フィン部の前記ソース／ドレイン領域の上面およびチャネル方向に沿った両側面を覆うと共に前記被膜と隙間なく当接する応力印加層を形成する、
ことを特徴とする半導体装置の製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9024364B2 (en) | 2012-03-12 | 2015-05-05 | Kabushiki Kaisha Toshiba | Fin-FET with mechanical stress of the fin perpendicular to the substrate direction |
| KR20160011742A (ko) * | 2014-07-22 | 2016-02-02 | 삼성전자주식회사 | 반도체 소자 |
| JP2017224666A (ja) * | 2016-06-14 | 2017-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2020532124A (ja) * | 2017-08-28 | 2020-11-05 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体構造体および半導体構造体を製造する方法 |
| DE112020003224T5 (de) | 2019-07-03 | 2022-03-17 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362575B2 (en) * | 2009-09-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the shape of source/drain regions in FinFETs |
| US8362572B2 (en) * | 2010-02-09 | 2013-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lower parasitic capacitance FinFET |
| DE112011106023T5 (de) * | 2011-12-23 | 2014-09-11 | Intel Corporation | Nanodrahtstrukturen mit nicht diskreten Source- und Drain-Gebieten |
| KR101876793B1 (ko) | 2012-02-27 | 2018-07-11 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그 제조 방법 |
| US8912606B2 (en) | 2012-04-24 | 2014-12-16 | Globalfoundries Inc. | Integrated circuits having protruding source and drain regions and methods for forming integrated circuits |
| CN103824775B (zh) * | 2012-11-16 | 2018-04-24 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| US9159834B2 (en) * | 2013-03-14 | 2015-10-13 | International Business Machines Corporation | Faceted semiconductor nanowire |
| KR102038486B1 (ko) * | 2013-04-09 | 2019-10-30 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US20150014808A1 (en) * | 2013-07-11 | 2015-01-15 | United Microelectronics Corp. | Semiconductor structure and fabrication method thereof |
| US8952420B1 (en) | 2013-07-29 | 2015-02-10 | Stmicroelectronics, Inc. | Method to induce strain in 3-D microfabricated structures |
| US9099559B2 (en) | 2013-09-16 | 2015-08-04 | Stmicroelectronics, Inc. | Method to induce strain in finFET channels from an adjacent region |
| US9812336B2 (en) * | 2013-10-29 | 2017-11-07 | Globalfoundries Inc. | FinFET semiconductor structures and methods of fabricating same |
| KR102287398B1 (ko) | 2015-01-14 | 2021-08-06 | 삼성전자주식회사 | 반도체 장치 |
| US9768261B2 (en) * | 2015-04-17 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
| US10084085B2 (en) | 2015-06-11 | 2018-09-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same |
| US9614086B1 (en) * | 2015-12-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conformal source and drain contacts for multi-gate field effect transistors |
| KR102468784B1 (ko) | 2018-06-29 | 2022-11-22 | 삼성전자주식회사 | 반도체 소자 |
| WO2023133725A1 (zh) * | 2022-01-12 | 2023-07-20 | 华为技术有限公司 | 一种晶体管、半导体集成电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196822A (ja) * | 2005-01-17 | 2006-07-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2007250665A (ja) * | 2006-03-14 | 2007-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532353B1 (ko) * | 2004-03-11 | 2005-11-30 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 제조방법 |
| US7282766B2 (en) * | 2005-01-17 | 2007-10-16 | Fujitsu Limited | Fin-type semiconductor device with low contact resistance |
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
| US7910994B2 (en) * | 2007-10-15 | 2011-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for source/drain contact processing |
-
2009
- 2009-02-17 JP JP2009033945A patent/JP5305969B2/ja not_active Expired - Fee Related
- 2009-09-21 US US12/563,298 patent/US20100207209A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196822A (ja) * | 2005-01-17 | 2006-07-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2007250665A (ja) * | 2006-03-14 | 2007-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9024364B2 (en) | 2012-03-12 | 2015-05-05 | Kabushiki Kaisha Toshiba | Fin-FET with mechanical stress of the fin perpendicular to the substrate direction |
| US9252277B2 (en) | 2012-03-12 | 2016-02-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20160011742A (ko) * | 2014-07-22 | 2016-02-02 | 삼성전자주식회사 | 반도체 소자 |
| KR102216511B1 (ko) * | 2014-07-22 | 2021-02-18 | 삼성전자주식회사 | 반도체 소자 |
| JP2017224666A (ja) * | 2016-06-14 | 2017-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN107507864A (zh) * | 2016-06-14 | 2017-12-22 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN107507864B (zh) * | 2016-06-14 | 2022-09-20 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| JP2020532124A (ja) * | 2017-08-28 | 2020-11-05 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体構造体および半導体構造体を製造する方法 |
| JP7128262B2 (ja) | 2017-08-28 | 2022-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造体および半導体構造体を製造する方法 |
| DE112020003224T5 (de) | 2019-07-03 | 2022-03-17 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung |
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