DE112020003224T5 - Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung - Google Patents

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Abstract

Die vorliegende Erfindung verbessert Transistorleistung. Eine Halbleitervorrichtung gemäß einer Ausführungsform ist mit einem Isolierfilm (12) versehen, der ein n-Transistor-Bildungsgebiet (Tr1) und ein p-Transistor-Bildungsgebiet (Tr2) voneinander isoliert, wobei das n-Transistor-Bildungsgebiet sowie das p-Transistor-Bildungsgebiet mit einer Gate-Elektrode (13) versehen sind, die in einer ersten Richtung auf einem Halbleitersubstrat (11) gebildet sind, und Source/Drain-Gebiete (22) auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, gebildet sind. Der Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung unterscheidet sich zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet.

Description

  • Gebiet
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung der Halbleitervorrichtung.
  • Hintergrund
  • In den letzten Jahren hat es Fortschritte hinsichtlich einer hohen Integration, einer hohen Geschwindigkeit und einem geringen Energieverbrauch von integrierten Halbleiterschaltungen gegeben, und es besteht ein zunehmender Bedarf an einer Leistungsverbesserung für einzelne Transistoren. Mit dem Fortschritt bei der Erzeugung von Transistoren sind darüber hinaus nicht nur Transistoren mit einer zweidimensionalen Struktur (planarer Typ), sondern auch Transistoren mit einer dreidimensionalen Struktur praktisch umgesetzt worden.
  • Liste der Anführungen
  • Patentliteratur
    • Patentliteratur 1: JP 2010-141102 A
    • Patentliteratur 2: JP 2010-192588 A
  • Kurzdarstellung
  • Technisches Problem
  • Sowohl bei dem zweidimensionalen Transistor als auch dem dreidimensionalen Transistor ist es zur Verbesserung der Leistung des Transistors erforderlich, Trägerbeweglichkeit zu verbessern und Schwankungen bei den Eigenschaften des Transistors zu unterdrücken.
  • Daher schlägt die vorliegende Offenbarung eine Halbleitervorrichtung und eine Verfahrensherstellung der Halbleitervorrichtung vor, die die Leistung des Transistors verbessern können.
  • Lösung des Problems
  • Zum Lösen des oben beschriebenen Problems umfasst eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Offenbarung Folgendes: einen Isolierfilm, der ein n-Transistor-Bildungsgebiet und ein p-Transistor-Bildungsgebiet voneinander trennt, wobei das n-Transistor-Bildungsgebiet und das p-Transistor-Bildungsgebiet jeweils eine Gate-Elektrode aufweisen, die in einer ersten Richtung auf einem Halbleitersubstrat gebildet ist, und Source-/Drain-Gebiete, die auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, gebildet sind, und ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source-/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet verschieden ist.
  • Figurenliste
    • 1 ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform darstellt.
    • 2A ist eine Ansicht, die eine Trägerbeweglichkeitskennlinie darstellt (Teil 1).
    • 2B ist eine Ansicht, die eine Trägerbeweglichkeitskennlinie darstellt (Teil 2).
    • 3A ist eine Ansicht, die eine planare Form der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 3B ist eine Ansicht, die eine andere planare Form der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 4A ist eine Draufsicht, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 1).
    • 4B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 1).
    • 5A ist eine Draufsicht, die ein anderes Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 1).
    • 5B ist eine Querschnittsansicht, die ein anderes Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 1).
    • 6A ist eine Draufsicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 2).
    • 6B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 2).
    • 7A ist eine Draufsicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 3).
    • 7B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 3).
    • 8A ist eine Draufsicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 4).
    • 8B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 4).
    • 9A ist eine Draufsicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 5).
    • 9B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 5).
    • 10A ist eine Draufsicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 6).
    • 10B ist eine Querschnittsansicht, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt (Teil 6).
    • 11A ist eine Ansicht, die ein Beispiel für eine planare Form einer Halbleitervorrichtung gemäß einem ersten Beispiel für eine zweite Ausführungsform darstellt.
    • 11B ist eine Ansicht, die ein Beispiel für eine andere planare Form der Halbleitervorrichtung gemäß dem ersten Beispiel für die zweite Ausführungsform darstellt.
    • 12A ist eine Ansicht, die ein Beispiel für eine planare Form der Halbleitervorrichtung gemäß einem zweiten Beispiel für die zweite Ausführungsform darstellt.
    • 12B ist eine Ansicht, die ein Beispiel für eine andere planare Form der Halbleitervorrichtung gemäß dem zweiten Beispiel für die zweite Ausführungsform darstellt.
    • 13A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem ersten Beispiel für eine dritte Ausführungsform darstellt.
    • 13B ist eine Querschnittsansicht, die eine Querschnittsform der Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform darstellt.
    • 14A ist eine Draufsicht, die eine planare Form der Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform darstellt.
    • 14B ist eine Draufsicht, die eine andere planare Form der Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform darstellt.
    • 15A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem zweiten Beispiel für die dritte Ausführungsform darstellt.
    • 15B ist eine Querschnittsansicht, die eine Querschnittsform der Halbleitervorrichtung gemäß dem zweiten Beispiel für die dritte Ausführungsform darstellt.
    • 16A ist eine Draufsicht, die eine planare Form der Halbleitervorrichtung gemäß dem zweiten Beispiel für die dritte Ausführungsform darstellt.
    • 16B ist eine Draufsicht, die eine andere planare Form der Halbleitervorrichtung gemäß dem zweiten Beispiel für die dritte Ausführungsform darstellt.
    • 17A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem dritten Beispiel für die dritte Ausführungsform darstellt.
    • 17B ist eine Querschnittsansicht, die eine Querschnittsform der Halbleitervorrichtung gemäß dem dritten Beispiel für die dritte Ausführungsform darstellt.
    • 18A ist eine Querschnittsansicht, die ein Beispiel für eine Querschnittsform einer Halbleitervorrichtung gemäß einer vierten Ausführungsform darstellt.
    • 18B ist eine Querschnittsansicht, die ein Beispiel für eine andere Querschnittsform der Halbleitervorrichtung gemäß der vierten Ausführungsform darstellt.
    • 19A ist eine Querschnittsansicht, die ein Beispiel für eine Querschnittsform einer Halbleitervorrichtung gemäß einer fünften Ausführungsform darstellt.
    • 19B ist eine Querschnittsansicht, die ein Beispiel für eine andere Querschnittsform der Halbleitervorrichtung gemäß der fünften Ausführungsform darstellt.
  • Beschreibung der Ausführungsformen
  • Nachfolgend werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Bei jeder der folgenden Ausführungsformen werden die gleichen Teile durch die gleichen Bezugszahlen bezeichnet, und eine redundante Beschreibung wird weggelassen.
  • Darüber hinaus wird die vorliegende Offenbarung gemäß der folgenden Reihenfolge der einzelnen Punkte beschrieben.
    • 1. Erste Ausführungsform
      • 1.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform
      • 1.2 Konfigurationsbeispiel für einen Transistor gemäß der ersten Ausführungsform
      • 1.3 Trägerbeweglichkeitskennlinien
      • 1.4 Planare Form einer Halbleitervorrichtung gemäß der ersten Ausführungsform
      • 1.5 Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform
      • 1.6 Ablauf und Wirkung
    • 2. Zweite Ausführungsform
      • 2.1 Planare Form einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform
      • 2.2 Ablauf und Wirkung
    • 3. Dritte Ausführungsform
      • 3.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem ersten Beispiel für eine dritte Ausführungsform
      • 3.2 Konfigurationsbeispiel für einen Transistor gemäß dem ersten Beispiel für die dritte Ausführungsform
      • 3.3 Planare Form einer Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform
      • 3.4 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem zweiten Beispiel für die dritte Ausführungsform
      • 3.5 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem dritten Beispiel für die dritte Ausführungsform
      • 3.6 Ablauf und Wirkung
    • 4. Vierte Ausführungsform
      • 4.1 Querschnittsform einer Halbleitervorrichtung gemäß einer vierten Ausführungsform
      • 4.2 Ablauf und Wirkung
    • 5. Fünfte Ausführungsform
      • 5.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer fünften Ausführungsform
      • 5.2 Ablauf und Wirkung
    • 6. Sonstiges
  • (1. Erste Ausführungsform)
  • 1.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform
  • 1 ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform darstellt.
  • Wie in 1 dargestellt ist, weist eine Halbleitervorrichtung 1 ein Halbleitersubstrat 11, einen Isolierfilm 12, ein n-Transistor-Bildungsgebiet Tr1 und ein p-Transistor-Bildungsgebiet Tr2 auf.
  • Für das Halbleitersubstrat 11 wird zum Beispiel ein Siliciumsubstrat verwendet. Der Isolierfilm 12 isoliert das n-Transistor-Bildungsgebiet Tr1 und das p-Transistor-Bildungsgebiet Tr2 elektrisch. Der Isolierfilm 12 kann ein Elementisolierfilm sein, der das n-Transistor-Bildungsgebiet Tr2 und das p-Transistor-Bildungsgebiet Tr2 isoliert, oder kann in einer aus einem Oxidfilm gebildeten STI-Struktur (STI - shallow trench isolation) gebildet sein.
  • 1.2 Konfigurationsbeispiel für einen Transistor gemäß der ersten Ausführungsform
  • Das n-Transistor-Bildungsgebiet Tr1 weist einen n-Transistor auf, der eine Gate-Elektrode 13, einen Gate-Isolierfilm 14, einen Seitenwandisolierfilm 15 und ein Paar Source-/Drain-Gebiete 22 aufweist. Ein Gebiet unter der Gate-Elektrode 13 in dem Halbleitersubstrat 11, das zwischen dem Paar Source-/Drain-Gebiete 22 angeordnet ist, fungiert als ein Kanalbildungsgebiet 21, in dem während des Ansteuerns ein Kanal gebildet wird. Der n-Transistor ist über eine Kontaktelektrode 23, die mit den Source-/Drain-Gebieten 22 in Kontakt steht, mit einer Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Ebenso weist das p-Transistor-Bildungsgebiet Tr2 einen p-Transistor auf, der die Gate-Elektrode 13, den Gate-Isolierfilm 14, den Seitenwandisolierfilm 15 und ein Paar Source-/Drain-Gebiete 32 aufweist. Ein Gebiet unter der Gate-Elektrode 13 in dem Halbleitersubstrat 11, das zwischen dem Paar Source-/Drain-Gebiete 32 angeordnet ist, fungiert als ein Kanalbildungsgebiet 31, in dem beim Ansteuern ein Kanal gebildet wird. Der p-Transistor ist über eine Kontaktelektrode 33, die mit den Source-/Drain-Gebieten 32 in Kontakt steht, mit einer Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Obgleich 1 einen Fall darstellt, in dem die Gate-Struktur, die die Gate-Elektrode 13, den Gate-Isolierfilm 14 und den Seitenwandisolierfilm 15 aufweist, von dem n-Transistor und dem p-Transistor geteilt wird, ist die vorliegende Offenbarung nicht auf solch eine Struktur beschränkt, und es können verschiedene Gate-Strukturen im n-Transistor und p-Transistor bereitgestellt werden.
  • Ein p-Wannengebiet (nicht dargestellt), in das ein p-Fremdstoff eingebracht wird, ist in dem Halbleitersubstrat 11 des n-Transistor-Bildungsgebiets Tr1 gebildet, und ein n-Wannengebiet (nicht dargestellt), in das ein n-Fremdstoff eingebracht wird, ist in dem Halbleitersubstrat 11 des p-Transistor-Bildungsgebiets Tr2 gebildet.
  • Das Kanalbildungsgebiet 21 wird durch Einbringen eines p-Fremdstoffs in das p-Wannengebiet gebildet, und das Kanalbildungsgebiet 31 wird durch Einbringen eines n-Fremdstoffs in das n-Wannengebiet gebildet.
  • Die Gate-Elektrode 13 wird in dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 in einer x-Richtung (Gate-Breitenrichtung) gebildet. Es sei darauf hingewiesen, dass die x-Richtung (Gate-Breitenrichtung) zum Beispiel einer in den Ansprüchen beschriebenen ersten Richtung entspricht. Für die Gate-Elektrode 13 wird zum Beispiel eine Metallverbindungschicht oder eine Metallschicht verwendet. Als die Metallschicht können Wolfram (W), Titan (Ti), Titannitrid (TiN), Hafnium (Hf), Hafniumsilicid (HfSi), Ruthenium (Ru), Iridium (Ir), Cobalt (Co) und dergleichen ausgewählt werden. Die Metallschicht kann ein Einzelschichtfilm sein oder kann eine gestapelte Struktur sein, in der mehrere Metallfilme gestapelt sind, um die Schwellenspannung einzustellen.
  • Der Gate-Isolierfilm 14 ist zum Beispiel aus einem Isolierfilm mit einer hohen Dielektrizitätskonstante (High-k-Isolierfilm) mit einer Dicke von 2 nm (Nanometer) bis 3 nm gebildet. Als das High-k-Material können Hafniumoxid (HfO2), Hafniumoxidsilicid (HfSiO), Tantaloxid (Ta2O5), Aluminiumhafniumoxid (HfAlOx) und dergleichen verwendet werden. Alternativ kann der Gate-Isolierfilm 14 durch Oxidieren der Oberfläche des Halbleitersubstrats 11 gebildet werden.
  • Der Seitenwandisolierfilm 15 ist auf der Seitenwand des Gate-Isolierfilms 14 gebildet und ist aus einem Siliciumoxidfilm (SiO2), einem Siliciumnitridfilm (SiN) und dergleichen gebildet.
  • Das Paar Source-/Drain-Gebiete 22 ist in einem Paar Gebiete gebildet, die obere Schichtteile auf der Elementbildungsflächenseite in dem Halbleitersubstrat 11 sind, wobei zwischen ihnen ein Gebiet unter der Gate-Elektrode 13 aus einer y-Richtung (Gate-Längenrichtung) angeordnet wird. Ebenso ist das Paar Source-/Drain-Gebiete 32 in einem Paar Gebiete gebildet, die obere Schichtteile auf der Elementbildungsflächenseite in dem Halbleitersubstrat 11 sind, wobei zwischen ihnen das Gebiet unter der Gate-Elektrode 13 aus der y-Richtung (Gate-Längenrichtung) angeordnet wird. Es sei darauf hingewiesen, dass die y-Richtung (Gate-Längenrichtung) zum Beispiel einer in den Ansprüchen beschriebenen zweiten Richtung entspricht.
  • Darüber hinaus kann auf den Oberflächen der Source-/Drain-Gebiete 22 und 32 eine Schicht mit geringem Widerstand gebildet werden. Die Schicht mit geringem Widerstand ist eine Schicht zum Reduzieren des Widerstands zwischen den Source-/Drain-Gebieten 22 und 32 und den Kontaktelektroden 23 und 33 und ist zum Beispiel aus Cobalt (Co), Nickel (Ni), Platin (Pt), einer Verbindung aus ihnen und dergleichen gebildet. Beispiele für die Verbindung beinhalten Metallsilicid dieser Metalle.
  • 1.3 Trägerbeweglichkeitskennlinien
  • Zum Verbessern der Trägerbeweglichkeit (auch als Kanalbeweglichkeit bezeichnet) der Kanalbildungsgebiete 21 und 31 ist es wünschenswert, dass eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 angelegt wird und eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 angelegt wird.
  • 2A stellt Trägerbeweglichkeit des n-Transistor-Bildungsgebiets Tr1 und des p-Transistor-Bildungsgebiets Tr2 in einem Fall dar, in dem der Isolierfilm 12 Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt.
  • a (µm) gibt einen Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source-/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 in der y-Richtung (Gate-Längenrichtung) an. U0 (a) gibt die Trägerbeweglichkeit in einem Fall an, in dem der Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source-/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 a µm beträgt. U0 (a_min) gibt die Trägerbeweglichkeit in einem Fall an, in dem der minimale Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 a_min (µm) beträgt. Der minimale Abstand beträgt in diesem Fall 0,4 (= a_min) pm.
  • Wie in 2B dargestellt ist, wird die Trägerbeweglichkeit durch Anlegen einer Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet des p-Transistor verbessert. Andererseits wird die Trägerbeweglichkeit hinsichtlich des n-Transistors durch Anlegen einer Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet verbessert.
  • Daher ist es zum Beispiel durch Verwendung eines Materials mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 für das Material des Isolierfilms 12 ist, möglich, eine Druckspannung an ein Gebiet neben dem Isolierfilm 12 oder ein Gebiet, das zwischen zwei oder mehr Isolierfilmen 12 in dem Halbleitersubstrat 11 angeordnet ist, anzulegen. Dies ist darauf zurückzuführen, dass die Spannung (nachfolgend einfach als Druckspannung bezeichnet) in der Richtung des Komprimierens der Kanalbildungsgebiete 21 und 31 in dem Halbleitersubstrat 11 infolge des Anlegens der Ausdehnungskraft des Isolierfilms 12 an das Halbleitersubstrat 11 in dem Filmbildungsprozess des Isolierfilms 12 oder dem anschließenden Hochtemperaturwärmebehandlungsprozess in der Halbleitervorrichtung 1 bleibt.
  • In einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, ist es andererseits möglich, eine Zugspannung an das Gebiet neben dem Isolierfilm 12 oder ein zwischen zwei Isolierfilmen 12 in dem Halbleitersubstrat 11 angeordneten Gebiet anzulegen. Dies ist darauf zurückzuführen, dass die Spannung (nachfolgend einfach als Zugspannung bezeichnet) in der Richtung des Ziehens der Kanalbildungsgebiete 21 und 31 in dem Halbleitersubstrat 11, die der obigen entgegengesetzt ist, infolge des Anlegens der Ausdehnungskraft des Isolierfilms 12 an den Isolierfilm in dem Filmbildungsprozess des Isolierfilms 12 oder dem anschließenden Hochtemperaturwärmebehandlungsprozess in der Halbleitervorrichtung 1 bleibt.
  • Es sei darauf hingewiesen, dass die Source-/Drain-Gebiete 22 und 32 und die Kanalbildungsgebiete 21 und 31 in dem Gebiet neben dem Isolierfilm 12 oder dem zwischen zwei oder mehr Isolierfilmen 12 in dem Halbleitersubstrat 11 angeordneten Gebiet enthalten sein können. In der folgenden Beschreibung wird das Gebiet neben dem Isolierfilm 12 oder das zwischen zwei oder mehr Isolierfilmen 12 in dem Halbleitersubstrat 11 angeordnete Gebiet als Transistorbildungsgebiet bezeichnet.
  • Die Druckspannung und die Zugspannung in der y-Richtung, wie oben beschrieben, hängen zum Beispiel von dem Abstand (nachfolgend wird dieser als Abstand a bezeichnet) von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 ab. In einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, kann sich zum Beispiel die auf das Kanalbildungsgebiet 21/31 wirkende Druckspannung zum Beispiel mit kürzer werdendem Abstand a, mit anderen Worten, wenn sich die Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 dem Kanalbildungsgebiet 21/31 annähert, vergrößern. Ebenso kann sich in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, zum Beispiel die auf das Kanalbildungsgebiet 21/31 wirkende Zugspannung mit kürzer werdendem Abstand a, mit anderen Worten, wenn sich die Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 dem Kanalbildungsgebiet 21/31 annähert, vergrößern.
  • Daher wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 eine Differenz bei der Druckspannung oder der Zugspannung, die auf die Kanalbildungsgebiete 21 und 31 wirkt, bereitgestellt.
  • In einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, ist es zum Beispiel durch Verkleinern des Abstands a in dem p-Transistor-Bildungsgebiet Tr2 und Vergrößern des Abstands a in dem n-Transistor-Bildungsgebiet Tr1 möglich, eine Reduzierung der Trägerbeweglichkeit des n-Transistors zu unterdrücken, während die Trägerbeweglichkeit des p-Transistors erhöht wird. Ebenso ist es in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, durch Verkleinern des Abstands a in einem n-Transistor-Bildungsgebiet Tr1 und Vergrößern des Abstands a in einem p-Transistor-Bildungsgebiet Tr2 möglich, eine Reduzierung der Trägerbeweglichkeit des p-Transistors zu unterdrücken, während die Trägerbeweglichkeit des Transistors erhöht wird.
  • Es sei darauf hingewiesen, dass ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das p-Transistor-Bildungsgebiet Tr2 herum verwendet werden kann und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das n-Transistor-Bildungsgebiet Tr1 herum verwendet werden kann. In diesem Fall kann sowohl in dem p-Transistor-Bildungsgebiet Tr2 als auch in dem n-Transistor-Bildungsgebiet Tr1 die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors erhöht werden, indem der Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 gering gemacht wird.
  • Ferner können die Source-/Drain-Gebiete 22 und 32 dazu konfiguriert werden, eine Druckspannung oder eine Zugspannung an die Kanalbildungsgebiete 21 und 31 anzulegen. In einem Fall, in dem Siliciumcarbid (SiC), Siliciumphosphid (SiP) und dergleichen, die durch epitaktisches Wachstum gewachsen sind, für die Source-/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 verwendet werden, kann eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 21 angelegt werden. Darüber hinaus kann in einem Fall, in dem Siliciumgermanium (SiGe) und dergleichen, die durch epitaktisches Wachstum gewachsen sind, in den Source/Drain-Gebieten 32 des p-Transistor-Bildungsgebiets Tr2 verwendet werden, eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 31 angelegt werden.
  • 1.4 Planare Form einer Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 3A und 3B stellen eine planare Form in einer xy-Ebene in 1 dar. Der Isolierfilm 12 ist so gebildet, dass die Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 in der y-Richtung (Gate-Längenrichtung) zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden sind.
  • 3A stellt einen Fall dar, in dem der Isolierfilm 12 Druckspannung an die Kanalbildungsgebiete 21 und 31 anlegt. Bei den Abständen L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 ist das p-Transistor-Bildungsgebiet Tr2 kürzer als das n-Transistor-Bildungsgebiet Tr1 (L1 > L2). Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Druckspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 wirkende Druckspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 kann unterdrückt werden.
  • 3B stellt einen Fall dar, in dem der Isolierfilm 12 eine Zugspannung an die Kanalbildungsgebiete 21 und 31 anlegt. Bei den Abständen L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 ist das n-Transistor-Bildungsgebiet Tr1 kürzer als das p-Transistor-Bildungsgebiet Tr2 (L1 < L2). Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des n-Transistor-Bildungsgebiets Tr1 wirkende Zugspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Zugspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 kann unterdrückt werden.
  • In dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 ist die Differenz zwischen den Abständen L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 23 bis zu dem Ende der Gate-Elektrode 13 wünschenswerterweise groß. Durch Einstellen der Differenz zwischen den Abständen L1 und L2 ist es möglich, auf eine ausgewogene Art und Weise die Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 zu verbessern oder ihre Abnahme zu unterdrücken und eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 zu unterdrücken oder letztere zu verbessern.
  • Ein Abstand L3 von den Enden der Kontaktelektroden 23 und 33 bis zu den Grenzflächen zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 ist wünschenswerterweise gleich einer oder größer als eine von der Prozessgenauigkeit geforderte Spanne. Infolgedessen können eine Vergrößerung des Kontaktwiderstands und ein Verbindungsversagen unterdrückt werden, und die Leistung des Transistors kann verbessert werden.
  • Wenn der Abstand L1 zu groß ist, befinden sich jedoch die benachbarten Transistoren in der y-Richtung zu nahe beieinander, wodurch die Möglichkeit der Erzeugung eines Leckstroms zwischen den benachbarten Transistoren vergrößert wird. Daher ist der Abstand L1 wünschenswerterweise auf einen großen Wert innerhalb eines Bereichs eingestellt, in dem Elementisolierung zwischen benachbarten Transistoren nicht versagt.
  • Wenn der Abstand L2 andererseits zu kurz ist, kann es jedoch zu Mängeln wie beispielsweise einer Zunahme des Widerstands zwischen den Kontaktelektroden 23 und 33 und den Source/Drain-Gebieten 22 und 32 und dem Auftreten eines Verbindungsversagens kommen. Daher ist der Abstand L2 wünschenswerterweise so eingestellt, dass der Abstand L3 einen Wert annimmt, der größer als 0 ist, so dass die Kontaktelektroden 23 und 33 kein Verbindungsversagen verursachen. Der Abstand L2 ist vorzugsweise so klein wie möglich, solange der Abstand L2 in einem Bereich liegt, der kein Lötverbindungsversagen verursacht.
  • Bei der vorliegenden Ausführungsform ist in beiden Source/Drain-Gebieten 22 und 32 der Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 23 bis zu dem Ende der Gate-Elektrode 13 so gebildet, dass er zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden ist, aber die vorliegende Offenbarung ist nicht darauf beschränkt. In einem der Source-/Drain-Gebiete 22 und 32 ist der Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 so gebildet, dass er zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden ist. Das heißt, der Abstand von der Grenzfläche zwischen einem von dem Source-Gebiet und dem Drain-Gebiet der Source-/Drain-Gebiete 22 und 32 und dem Isolierfilm 12 bis zu dem Ende der Gate-Elektrode 13 kann zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden sein.
  • Es sei darauf hingewiesen, dass die bei der vorliegenden Ausführungsform beschriebenen Wirkungen lediglich Beispiele sind und nicht eingeschränkt sind und andere Wirkungen bereitgestellt werden können. Darüber hinaus ist bei der vorliegenden Ausführungsform eine Einzel-Gate-Struktur, die eine einzige für einen Inverter und dergleichen verwendete Gate-Elektrode aufweist, beschrieben worden, aber die vorliegende Offenbarung ist nicht darauf beschränkt, und es kann auch eine Multi-Gate-Struktur, die mehrere Gate-Elektroden aufweist, verwendet werden.
  • 1.5 Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform
  • 4A bis 10B stellen einen Herstellungsprozess gemäß der ersten Ausführungsform dar. 4A, 5A, 6A, 7A, 8A, 9A und 10A stellen eine planare Form in der xy-Ebene von 1 dar, und 4B, 5B, 6B, 7B, 8B, 9B und 10B sind Querschnittsansichten, die eine Querschnittsform in einer in 4A, 5A, 6A, 7A, 8A, 9A und 10A dargestellten Y-Y'-Ebene darstellen. Es sei darauf hingewiesen, dass 4A und 4B einen Prozess in einem Fall darstellen, in dem der Isolierfilm 12 Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt und die 5A und 5B einen Prozess in einem Fall darstellen, in dem der Isolierfilm 12 Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt.
  • Wie in 4B und 5B dargestellt ist, wird durch Oxidieren des Halbleitersubstrats 11 ein Siliciumoxidfilm 21 (SiO2) gebildet, und ein Siliciumnitridfilm 42 (SiN) wird durch eine CVD-Technik (CVD - chemical vapor deposition) auf dem Film gebildet. Dann werden Resiststrukturen 43 und 44 gebildet. Die Resiststruktur 43 wird auf dem in dem anschließenden Herstellungsprozess gebildeten n-Transistor-Bildungsgebiet Tr1 gebildet, und die Resiststruktur 44 wird auf dem in dem anschließenden Herstellungsprozess gebildeten p-Transistor-Bildungsgebiet Tr2 gebildet. Es sei darauf hingewiesen, dass die Resiststrukturen 43 und 44 so gebildet werden, dass die Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den in dem anschließenden Herstellungsprozess gebildeten Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden sind.
  • Das heißt, die Resiststrukturen 43 und 44 werden so gebildet, dass eine Breite L4 der Resiststruktur 43 von einer Breite L5 der Resiststruktur 44 in der y-Richtung (Gate-Längenrichtung) verschieden ist.
  • Zum Beispiel kann eine OPC-Technik (OPC, optical proximity effect correction) verwendet werden, um die Resiststrukturen 43 und 44 mit verschiedenen Breiten (den Breiten L4 und L5) zu konstruieren. Die OPC-Technik ist eine Technik, bei der die Resiststruktur vorher so korrigiert wird, dass die Konstruktionsstruktur und die Transferstruktur zusammenpassen.
  • In einem Fall, in dem der in dem anschließenden Herstellungsprozess gebildete Isolierfilm 12 Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt, wird die Breite L4 der Resiststruktur 43 so gebildet, dass sie größer als die Breite L5 der Resiststruktur 44 ist, wie in 4A dargestellt ist. In einem Fall, in dem der Isolierfilm 12 Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt, wird die Breite L5 der Resiststruktur 44 so gebildet, dass sie größer als die Breite L4 der Resiststruktur 43 ist, wie in 5A dargestellt ist. Es sei darauf hingewiesen, dass zur Vereinfachung der Erläuterung in den anschließenden Prozessen ein Fall, in dem der in 4A und 4B dargestellte Isolierfilm 12 eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt, unter Bezugnahme auf 6A bis 10B beschrieben wird. Es kann jedoch ein ähnlicher Prozess auf einen Fall angewandt werden, in dem der in 5A und 5B dargestellte Isolierfilm 12 eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt.
  • Wie in 6A und 6B dargestellt ist, wird in dem Halbleitersubstrat 11 durch eine Lithographietechnik, eine Trockenätztechnik, eine Nassätztechnik und dergleichen unter Verwendung der Resiststrukturen 43 und 44 als Masken eine Nut 61 gebildet. Nach dem Bilden der Nut 61 werden die Resiststrukturen 43 und 44 entfernt.
  • Wie in den 7A und 7B dargestellt ist, wird als Nächstes der Isolierfilm 12 durch eine CVD-Technik in der Nut 61 eingebettet. Der Isolierfilm 12 wird zum Beispiel aus einem Siliciumoxidfilm (SiO2) oder einem Siliciumnitridfilm (SiN) gebildet. Dann wird durch eine CMP-Technik (CMP - chemical mechanical polishing) übermäßiger Isolierfilm 12 entfernt. Infolgedessen werden das n-Transistor-Bildungsgebiet Tr1 und das p-Transistor-Bildungsgebiet Tr2 gebildet, und die Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den im anschließenden Prozess hergestellten Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 werden so gebildet, dass sie zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 verschieden sind.
  • Wie oben beschrieben wurde, ist die Größenbeziehung zwischen dem Ausdehnungskoeffizienten des Isolierfilms 12 und dem Ausdehnungskoeffizienten des Halbleitersubstrats 11 in Abhängigkeit von dem Filmbildungsprozess des Isolierfilms 12 und dem Hochtemperaturwärmebehandlungsprozess verschieden. Bei dem vorliegenden Herstellungsverfahren wird ein Fall angenommen, in dem ein Material verwendet wird, bei dem der Wärmeausdehnungskoeffizient des Isolierfilms 12 kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, und die Kraftbeziehung ist so, dass eine Ausdehnungskraft des Isolierfilms 12 an das Halbleitersubstrat 11 angelegt wird. Das heißt, es wird, wie oben beschrieben wurde, angenommen, dass der Isolierfilm 12 eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt.
  • Daher werden in dem vorliegenden Herstellungsverfahren die Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den im anschließenden Prozess hergestellten Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 so gebildet, dass das p-Transistor-Bildungsgebiet Tr2 kürzer als das n-Transistor-Bildungsgebiet Tr1 ist (L1 > L2).
  • Anschließend werden die Kanalbildungsgebiete 21 und 31 gebildet. Das Kanalbildungsgebiet 21 wird durch Einbringen des p-Fremdstoffs in das p-Wannengebiet gebildet, und das Kanalbildungsgebiet 31 wird durch Einbringen des n-Fremdstoffs in das n-Wannengebiet gebildet. Dann werden der Siliciumoxidfilm 41 (SiO2) und der Siliciumnitridfilm 42 (SiN) entfernt.
  • Wie in den 8A und 8B dargestellt ist, werden als Nächstes eine Dummy-Gate-Struktur 81, der Seitenwandisolierfilm 15 und die Source/Drain-Gebiete 22 und 32 auf dem Halbleitersubstrat 11 gebildet. Die Dummy-Gate-Struktur 81 weist ein Dummy-Gate, einen Dummy-Isolierfilm und dergleichen auf. Das Dummy-Gate wird zum Beispiel aus Polysilicium gebildet. Der Seitenwandisolierfilm 15 wird auf der Seitenwand der Dummy-Gate-Struktur 81 gebildet und wird aus dem Siliciumoxidfilm (SiO2), dem Siliciumnitridfilm 42 (SiN) und dergleichen gebildet.
  • Bei Verwendung der Dummy-Gate-Struktur 81 und des Seitenwandisolierfilms 15 als Masken wird ein Aussparungsgebiet (nicht dargestellt) durch eine Lithographietechnik, eine Trockenätztechnik, eine Nassätztechnik und dergleichen in dem Halbleitersubstrat 11 gebildet. Anschließend werden die Source/Drain-Gebiete 22 und 32 in dem Aussparungsgebiet durch epitaktisches Wachstum gebildet. Durch epitaktisches Wachstum gebildetes Siliciumcarbid (SiC), Siliciumphosphid (SiP) und dergleichen können für die Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 verwendet werden. Andererseits können für die Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 durch epitaktisches Wachstum gewachsenes Siliciumgermanium (SiGe) und dergleichen verwendet werden. In 8A sind die Source/Drain-Gebiete 22 und 32 durch Vierecke angegeben, aber die Form ist nicht auf ein Viereck beschränkt. Darüber hinaus sind in 8B die oberen Flächen der Source/Drain-Gebiete 22 und 32 mit der oberen Fläche des Halbleitersubstrats 11 bündig, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Zum Beispiel können die oberen Flächen der Source/Drain-Gebiete 22 und 32 über der oberen Fläche des Halbleitersubstrats 11 gebildet sein.
  • Als Nächstes wird, wie in 9A und 9B dargestellt ist, ein Isolierfilm 91 auf dem Halbleitersubstrat 11 gebildet. Der Isolierfilm 91 wird zum Beispiel durch eine CVD-Technik aus Siliciumoxid SiO2) gebildet. Nach dem Bilden des Isolierfilms 91 wird der Isolierfilm 91 durch eine CMP-Technik entfernt, bis der obere Teil der Dummy-Gate-Struktur 81 freiliegt. Dann wird die Dummy-Gate-Struktur 81 durch Trockenätzen, Nassätzen und dergleichen entfernt, und zwischen dem Paar Seitenwandisolierfilm 15 wird eine Nut 92 gebildet.
  • Als Nächstes werden, wie in den 10A und 10B dargestellt ist, der Gate-Isolierfilm 14, die Gate-Elektrode 13 und die Kontaktelektroden 23 und 33 auf dem Halbleitersubstrat 11 gebildet. Der Gate-Isolierfilm 14 wird auf dem unteren Teil und den Seitenwänden der Nut 92 gebildet und wird aus einem Isolierfilm mit einer hohen Dielektrizitätskonstante (High-k-Isolierfilm) gebildet. Alternativ kann der Gate-Isolierfilm 14 am unteren Teil der Nut durch Oxidieren der Oberfläche des Halbleitersubstrats 11 gebildet werden. Anschließend wird die Gate-Elektrode 13 über den Gate-Isolierfilm 14 in der Nut 92 gebildet, und es wird zum Beispiel eine Metallverbindungschicht oder eine Metallschicht verwendet. Es wird zum Beispiel eine Filmbildung der Gate-Elektrode 13 durch Verwendung einer ALD-Technik (ALD - atomic layer deposition) oder einer PVD-Technik (PVD - physical vapor deposition) durchgeführt. Anschließend wird ein Isolierfilm (nicht dargestellt) auf dem Isolierfilm 91 gebildet, und es werden die Kontaktelektroden 23 und 33 gebildet. Die Kontaktelektroden 23 und 33 werden aus Wolfram (W), Kupfer (Cu) und dergleichen gebildet und werden durch eine Trockenätztechnik gebildet. Infolgedessen wird die das n-Transistor-Bildungsgebiet Tr1 und das p-Transistor-Bildungsgebiet Tr2 enthaltende Halbleitervorrichtung 1 fertiggestellt. Zur Vereinfachung der Beschreibung stellt 10A eine planare Form in der xy-Ebene dar, in der der Isolierfilm 91 weggelassen ist.
  • Bei dem vorliegenden Herstellungsverfahren erfolgt eine Beschreibung basierend auf der Annahme, dass die Druckspannung in der y-Richtung (Gate-Längenrichtung) durch Verwendung des Materials mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 für das Material des Isolierfilms 12 ist, an die Kanalbildungsgebiete 21 und 31 angelegt wird, aber die vorliegende Erfindung ist nicht darauf beschränkt. In einem Fall, in dem zum Beispiel ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, ist in einem Fall, in dem eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 angelegt wird, die Breite L5 der Resiststruktur 44 so konzipiert, dass sie länger als die Breite L4 der Resiststruktur 43 ist.
  • Zur Herstellung kann alternativ ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das p-Transistor-Bildungsgebiet Tr2 herum verwendet werden und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das n-Transistor-Bildungsgebiet Tr1 herum verwendet werden.
  • 1.6 Ablauf und Wirkung
  • Wie oben beschrieben wurde, wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz beim Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 eine Differenz bei der Druckspannung oder Zugspannung, die auf die Kanalbildungsgebiete 21 und 31 wirkt, bereitgestellt. Infolgedessen ist es möglich, die Trägerbeweglichkeit eines auf dem gleichen Halbleitersubstrat 11 gebildeten Transistors (p-Transistors oder n-Transistors) von dem p-Transistor und dem n-Transistor zu erhöhen und die Reduzierung der Trägerbeweglichkeit des anderen Transistors (n-Transistors oder p-Transistors) zu unterdrücken.
  • Es sei darauf hingewiesen, dass ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das p-Transistor-Bildungsgebiet Tr2 herum verwendet werden kann und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das n-Transistor-Bildungsgebiet Tr1 herum verwendet werden kann. In diesem Fall kann sowohl im p-Transistor-Bildungsgebiet Tr2 als auch im n-Transistor-Bildungsgebiet Tr1 die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors erhöht werden, indem der Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 gering gemacht wird.
  • Wie oben beschrieben wurde, können ferner die Source/Drain-Gebiete 22 und 32 dazu konfiguriert werden, eine Druckspannung oder eine Zugspannung an die Kanalbildungsgebiete 21 und 31 anzulegen. Ferner kann solch eine Konfiguration mit einer Konfiguration kombiniert werden, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem p-Transistor und dem n-Transistor bereitgestellt wird. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • (2. Zweite Ausführungsform)
  • 2.1 Planare Form einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform
  • Bei der ersten Ausführungsform ist, wie in 3 dargestellt ist, der Isolierfilm 12 so gebildet, dass die Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 in der y-Richtung (Gate-Längenrichtung) zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 in jedem Fall verschieden sind. Der Isolierfilm 12 kann jedoch so gebildet werden, dass der Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 zumindest teilweise verschieden ist. Dies wird bei der zweiten Ausführungsform beschrieben.
  • In der Beschreibung der vorliegenden Ausführungsform werden die gleiche Konfiguration, die gleiche Funktionsweise und das gleiche Herstellungsverfahren wie jene bei der ersten Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • Die 11A und 11B stellen ein Beispiel für die planare Form der Halbleitervorrichtung gemäß dem ersten Beispiel der zweiten Ausführungsform bei Betrachtung von 1 aus der xy-Ebene dar. Die 12A und 12B stellen ein Beispiel für die planare Form der Halbleitervorrichtung gemäß dem zweiten Beispiel der zweiten Ausführungsform bei Betrachtung von 1 aus der xy-Ebene dar.
  • Es sei darauf hingewiesen, dass die 11A und 12A eine planare Form in einem Fall darstellen, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird. Das heißt, dies ist ein Fall, in dem der Isolierfilm 12 eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt. Andererseits stellen die 11B und 12B eine planare Form in einem Fall dar, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird. Das heißt, dies ist ein Fall, in dem der Isolierfilm 12 eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt.
  • Wie in den 11A und 12A dargestellt ist, steht in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, sowohl im ersten Beispiel als auch im zweiten Beispiel ein Teil des Isolierfilms 12 bezüglich der Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 hervor. Andererseits steht ein Teil der Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 bezüglich des Isolierfilms 12 hervor. Daher ist der Isolierfilm 12 so gebildet, dass mindestens ein Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 verschieden ist. In den 11A und 12A ist in mindestens einem Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 das p-Transistor-Bildungsgebiet Tr2 kürzer als das n-Transistor-Bildungsgebiet Tr1 (L1 > L2)
  • Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Druckspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 wirkende Druckspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 verbessert werden und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 kann unterdrückt werden.
  • Wie in den 11B und 12B dargestellt ist, steht andererseits in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilm 12 verwendet wird, sowohl im ersten Beispiel als auch im zweiten Beispiel ein Teil des Isolierfilms 12 bezüglich der Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 hervor. Andererseits steht ein Teil der Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 bezüglich des Isolierfilms 12 hervor. Daher ist der Isolierfilm 12 so gebildet, dass mindestens ein Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 verschieden ist. In den 11B und 12B ist in mindestens einem Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 das n-Transistor-Bildungsgebiet Tr1 kürzer als das p-Transistor-Bildungsgebiet Tr2 (L1 < L2).
  • Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des n-Transistor-Bildungsgebiets Tr1 wirkende Zugspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Zugspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 verbessert werden und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 kann unterdrückt werden.
  • Bei der vorliegenden Ausführungsform ist darüber hinaus in dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 die Differenz zwischen den Abständen L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 wünschenswerterweise groß. Durch Einstellen der Differenz zwischen den Abständen L1 und L2 ist es möglich, auf eine ausgewogene Art und Weise die Trägerbeweglichkeit des Kanalbildungsgebiets des n-Transistor-Bildungsgebiets Tr1 zu verbessern oder ihre Abnahme zu unterdrücken und eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 zu unterdrücken oder letztere zu verbessern.
  • Darüber hinaus ist der Abstand L3 von den Enden der Kontaktelektroden 23 und 33 bis zu den Grenzflächen zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 wünschenswerterweise gleich einer oder größer als eine von der Prozessgenauigkeit geforderte Spanne. Infolgedessen können eine Vergrößerung des Kontaktwiderstands und ein Verbindungsversagen unterdrückt werden, und die Leistung des Transistors kaum verbessert werden.
  • Der Abstand L1 wird, wie oben beschrieben wurde, wünschenswerterweise auf einen großen Wert in einem Bereich eingestellt, in dem Elementisolierung zwischen benachbarten Transistoren nicht versagt, und der Abstand L2 wird vorzugsweise so klein wie möglich in einem Bereich eingestellt, in dem gewährleistet ist, dass der Abstand L3 einen Wert einnimmt, der größer als null ist.
  • Ferner kann in der x-Richtung (Gate-Breitenrichtung) der Isolierfilm 12 unter der Gate-Elektrode 13 bezüglich der Kanalbildungsgebiete 21 und 31 hervorstehen, oder die Kanalbildungsgebiete 21 und 31 können bezüglich des Isolierfilms 12 unter der Gate-Elektrode 13 hervorstehen.
  • Zum Beispiel steht in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 bezüglich des Isolierfilms 12 unter der Gate-Elektrode 13 in der x-Richtung (Gate-Breitenrichtung) hervor. Darüber hinaus steht der Isolierfilm 12 unter der Gate-Elektrode 13 bezüglich des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 hervor.
  • Infolgedessen ist es möglich, die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Druckspannung von dem Isolierfilm 12 zu verringern und/oder die auf das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 wirkende Druckspannung von dem Isolierfilm 12 in der x-Richtung (Gate-Breitenrichtung) zu vergrößern. Infolgedessen kann eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 unterdrückt werden, und/oder die Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 kann verbessert werden.
  • Andererseits steht in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 verwendet wird, das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 bezüglich des Isolierfilms 12 unter der Gate-Elektrode 13 in der x-Richtung (Gate-Breitenrichtung) hervor. Darüber hinaus steht der Isolierfilm 12 unter der Gate-Elektrode 13 bezüglich des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 hervor.
  • Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des n-Transistor-Bildungsgebiets Tr1 wirkende Zugspannung von dem Isolierfilm 12 zu verringern und/oder die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Zugspannung von dem Isolierfilm 12 in der x-Richtung (Gate-Breitenrichtung) zu vergrößern. Infolgedessen kann eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 unterdrückt werden, und/oder die Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 kann verbessert werden.
  • Es sei darauf hingewiesen, dass die Form der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32, die in 11A und 11B und 12A und 12B dargestellt ist, lediglich ein Beispiel ist und nicht darauf beschränkt ist. Zum Erzeugen der Form dieser Grenzflächen kann darüber hinaus die Resiststruktur durch die in dem Herstellungsprozess der ersten Ausführungsform beschriebene OPC-Technologie so korrigiert werden, dass sie eine gewünschte Grenzflächenform aufweist.
  • 2.2 Ablauf und Wirkung
  • Wie oben beschrieben wurde, wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz bei mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 eine Differenz bei der auf die Kanalbildungsgebiete 21 und 31 wirkenden Druckspannung oder Zugspannung bereitgestellt. Infolgedessen ist es möglich, die Trägerbeweglichkeit eines auf dem gleichen Halbleitersubstrat 11 gebildeten Transistors (p-Transistors oder n-Transistors) von dem p-Transistor und dem n-Transistor zu erhöhen und die Reduzierung der Trägerbeweglichkeit des anderen Transistors (n-Transistors oder p-Transistors) zu unterdrücken.
  • Es sei darauf hingewiesen, dass ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das p-Transistor-Bildungsgebiet Tr2 herum verwendet werden kann und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 11 ist, für das Material des Isolierfilms 12 um das n-Transistor-Bildungsgebiet Tr1 herum verwendet werden kann. In diesem Fall kann sowohl im p-Transistor-Bildungsgebiet Tr2 als auch im n-Transistor-Bildungsgebiet Tr1 die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors erhöht werden, indem mindestens ein Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 gering gemacht wird.
  • Ferner können bei der vorliegenden Ausführungsform die Source/Drain-Gebiete 22 und 32 zum Anlegen einer Druckspannung oder einer Zugspannung an die Kanalbildungsgebiete 21 und 31 konfiguriert sein. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration kombiniert werden, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Ferner kann der Isolierfilm 12 unter der Gate-Elektrode 13 in der x-Richtung (Gate-Breitenrichtung) bezüglich des Kanalbildungsgebiets 21/31 hervorstehen, oder das Kanalbildungsgebiet 21/31 kann bezüglich des Isolierfilms 12 unter der Gate-Elektrode 13 hervorstehen. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration, bei der eine Differenz in mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22/32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist, und/oder einer Konfiguration, bei der die Source/Drain-Gebiete 22 und 32 eine Druckspannung oder eine Zugspannung an die Kanalbildungsgebiete 21 und 31 anlegen, kombiniert werden. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Wenn der Isolierfilm 12 so gebildet ist, dass ein Abstand von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 zwischen dem n-Transistor-Bildungsgebiet Tr1 und dem p-Transistor-Bildungsgebiet Tr2 zumindest teilweise verschieden ist, ist die Form der Grenzfläche willkürlich. Daher kann die Flexibilität des Designs der Resiststruktur verbessert werden.
  • Andere Konfigurationen, Handlungen, Herstellungsverfahren und Wirkungen können jenen der oben beschriebenen ersten Ausführungsform ähneln, und somit wird hier eine detaillierte Beschreibung weggelassen.
  • (3. Dritte Ausführungsform)
  • 3.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem ersten Beispiel für eine dritte Ausführungsform
  • Bei der ersten Ausführungsform und der zweiten Ausführungsform ist der Fall, in dem die Technologie gemäß der vorliegenden Offenbarung auf eine so genannte Halbleitervorrichtung vom planaren Typ mit einer zweidimensionalen Struktur angewendet wird, beschrieben worden, aber die vorliegende Offenbarung ist nicht darauf beschränkt, und die Technologie gemäß der vorliegenden Offenbarung ist auch auf eine Halbleitervorrichtung mit einer dreidimensionalen Struktur anwendbar. Bei einer dritten Ausführungsform wird ein Fall beschrieben, in dem die Technologie gemäß der vorliegenden Offenbarung auf eine Halbleitervorrichtung mit einer dreidimensionalen Struktur angewendet wird.
  • In der Beschreibung der vorliegenden Ausführungsform werden die gleiche Konfiguration, die gleiche Funktionsweise und das gleiche Herstellungsverfahren, wie jene bei der ersten und zweiten Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • Eine Halbleitervorrichtung mit einer dreidimensionalen Struktur weist zum Beispiel eine FinFET-Struktur auf. Die FinFET-Struktur weist einen Finnenteil auf, der durch Hervorstehen eines Halbleitersubstrats in einer Finnenform gebildet wird, und in dem Finnenteil unter der Gate-Elektrode ist ein Kanalbildungsgebiet gebildet. Da der Bereich des Kanalbildungsgebiets größer als der der Halbleitervorrichtung mit einer zweidimensionalen Struktur ausgeführt werden kann, kann daher der Ansteuerungsstrom vergrößert werden, und somit kann eine Vorrichtung mit einer höheren Geschwindigkeit realisiert werden.
  • 13A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem ersten Beispiel für die dritte Ausführungsform darstellt und stellt eine FinFET-Struktur dar. 13B ist eine Querschnittsansicht, die eine Querschnittsform entlang einer in 13A dargestellten X-X'-Ebene darstellt. Eine Halbleitervorrichtung 2 weist ein Halbleitersubstrat 111, einen Elementisolierfilm 112, einen Isolierfilm 116 (gestricheltes Gebiet), ein n-Transistor-Bildungsgebiet Tr3 und ein p-Transistor-Bildungsgebiet Tr4 auf.
  • Für das Halbleitersubstrat 111 wird zum Beispiel ein Siliciumsubstrat verwendet. Darüber hinaus weist das Halbleitersubstrat 111 einen Finnenteil auf, der so gebildet ist, dass er in einer Finnenform hervorsteht. Der Elementisolierfilm 112 und der Isolierfilm 116 (gestricheltes Gebiet) sind zum Beispiel aus einem Oxidfilm gebildet, isolieren elektrisch und trennen das n-Transistor-Bildungsgebiet Tr3 und das p-Transistor-Bildungsgebiet Tr4.
  • 3.2 Konfigurationsbeispiel für einen Transistor gemäß dem ersten Beispiel für die dritte Ausführungsform
  • Das n-Transistor-Bildungsgebiet Tr3 weist einen n-Transistor auf, der eine Gate-Elektrode 113, einen Gate-Isolierfilm 114, einen Seitenwandisolierfilm 115 und ein Paar Source-/Drain-Gebiete 122 aufweist. Ein Gebiet unter der Gate-Elektrode 113 in dem Halbleitersubstrat 11, das zwischen dem Paar Source-/Drain-Gebiete 122 angeordnet ist, fungiert als ein Kanalbildungsgebiet 121, in dem während des Ansteuerns ein Kanal gebildet wird. Der n-Transistor ist über eine Kontaktelektrode 123, die mit den Source-/Drain-Gebieten 122 in Kontakt steht, mit einer Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Ebenso weist das p-Transistor-Bildungsgebiet Tr4 einen p-Transistor auf, der die Gate-Elektrode 113, den Gate-Isolierfilm 114, den Seitenwandisolierfilm 115 und ein Paar Source-/Drain-Gebiete 132 aufweist. Ein Gebiet unter der Gate-Elektrode 113 in dem Halbleitersubstrat 111, das zwischen dem Paar Source-/Drain-Gebiete 132 angeordnet ist, fungiert als ein Kanalbildungsgebiet 131, in dem beim Ansteuern ein Kanal gebildet wird. Der p-Transistor ist über eine Kontaktelektrode 133, die mit den Source-/Drain-Gebieten 132 in Kontakt steht, mit einer Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Obgleich 13A einen Fall darstellt, in dem die Gate-Struktur, die die Gate-Elektrode 113, den Gate-Isolierfilm 114 und den Seitenwandisolierfilm 115 aufweist, von dem n-Transistor und dem p-Transistor geteilt wird, ist die vorliegende Offenbarung nicht auf solch eine Struktur beschränkt, und es können verschiedene Gate-Strukturen im n-Transistor und p-Transistor bereitgestellt werden.
  • Ein p-Wannengebiet (nicht dargestellt), in das ein p-Fremdstoff eingebracht wird, ist in dem Halbleitersubstrat 111 des n-Transistor-Bildungsgebiets Tr3 gebildet, und ein n-Wannengebiet (nicht dargestellt), in das ein n-Fremdstoff eingebracht wird, ist in dem Halbleitersubstrat 111 des p-Transistor-Bildungsgebiets Tr4 gebildet.
  • Das Kanalbildungsgebiet 121 wird durch Einbringen eines p-Fremdstoffs in das p-Wannengebiet gebildet, und das Kanalbildungsgebiet 131 wird durch Einbringen eines n-Fremdstoffs in das n-Wannengebiet gebildet. Da die Kanalbildungsgebiete 121 und 131 in den Finnenteilen gebildet sind, in denen das Halbleitersubstrat 111 so gebildet ist, dass es hervorsteht, und der Bereich des Kanalbildungsgebiets größer als der der Halbleitervorrichtung mit einer zweidimensionalen Struktur ausgeführt werden kann, kann der Ansteuerungsstrom darüber hinaus vergrößert werden, und somit kann eine Vorrichtung mit einer höheren Geschwindigkeit realisiert werden.
  • Die Gate-Elektrode 113 wird in dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 in der x-Richtung (Gate-Breitenrichtung) gebildet. Es sei darauf hingewiesen, dass die x-Richtung (Gate-Breitenrichtung) zum Beispiel einer in den Ansprüchen beschriebenen ersten Richtung entspricht. Für die Gate-Elektrode 113 wird zum Beispiel eine Metallverbindungschicht oder eine Metallschicht verwendet. Als die Metallschicht können Wolfram (W), Titan (Ti), Titannitrid (TiN), Hafnium (Hf), Hafniumsilicid (HfSi), Ruthenium (Ru), Iridium (Ir), Cobalt (Co) und dergleichen ausgewählt werden. Die Metallschicht kann ein Einzelschichtfilm sein oder kann eine gestapelte Struktur sein, in der mehrere Metallfilme gestapelt sind, um die Schwellenspannung einzustellen.
  • Der Gate-Isolierfilm 114 ist zum Beispiel aus einem Isolierfilm mit einer hohen Dielektrizitätskonstante (High-k-Isolierfilm) mit einer Dicke von 2 nm (Nanometer) bis 3 nm gebildet. Als das High-k-Material können Hafniumoxid (HfO2), Hafniumoxidsilicid (HfSiO), Tantaloxid (Ta2O5), Aluminiumhafniumoxid (HfAlOx) und dergleichen verwendet werden. Alternativ kann der Gate-Isolierfilm 114 durch Oxidieren der Oberfläche des Halbleitersubstrats 111 gebildet werden.
  • Der Seitenwandisolierfilm 115 ist auf der Seitenwand des Gate-Isolierfilms 114 gebildet und ist aus einem Siliciumoxidfilm (SiO2), einem Siliciumnitridfilm (SiN) und dergleichen gebildet.
  • Das Paar Source-/Drain-Gebiete 122 ist in einem Paar Gebiete gebildet, die obere Schichtteile der Finnenteil sind, in denen das Halbleitersubstrat so gebildet ist, dass es hervorsteht, wobei zwischen ihnen ein Gebiet unter der Gate-Elektrode 113 aus einer y-Richtung (Gate-Längenrichtung) angeordnet wird. Ebenso ist das Paar Source-/Drain-Gebiete 132 in einem Paar Gebiete gebildet, die obere Schichtteile an der Finnenteil sind, in denen das Halbleitersubstrat 111 so gebildet ist, dass es hervorsteht, wobei zwischen ihnen das Gebiet unter der Gate-Elektrode 113 aus der y-Richtung (Gate-Längenrichtung) angeordnet wird. Es sei darauf hingewiesen, dass die y-Richtung (Gate-Längenrichtung) zum Beispiel einer in den Ansprüchen beschriebenen zweiten Richtung entspricht.
  • Darüber hinaus kann auf den Oberflächen der Source-/Drain-Gebiete 122 und 132 eine Schicht mit geringem Widerstand gebildet werden. Die Schicht mit geringem Widerstand ist eine Schicht zum Reduzieren des Widerstands zwischen den Source-/Drain-Gebieten 122 und 132 und den Kontaktelektroden 123 und 133 und ist zum Beispiel aus Cobalt (Co), Nickel (Ni), Platin (Pt), einer Verbindung aus ihnen und dergleichen gebildet. Beispiele für die Verbindung beinhalten Metallsilicid dieser Metalle.
  • 3.3 Planare Form einer Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform
  • 14A und 14B stellen eine planare Form von 13A auf der xy-Ebene dar. Der Isolierfilm 116 ist so gebildet, dass die Abstände L11 und L12 von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 bis zu dem Ende der Gate-Elektrode 113 in der y-Richtung (Gate-Längenrichtung) zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 verschieden sind.
  • Daher wird bei der vorliegenden Ausführungsform wie bei der ersten Ausführungsform durch Bereitstellen einer Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 eine Differenz bei der Druckspannung oder der Zugspannung, die auf die Kanalbildungsgebiete 121 und 131 wirkt, bereitgestellt.
  • Bei der vorliegenden Ausführungsform kommt als ein Verfahren zum Anlegen einer Druckspannung oder einer Zugspannung an die Kanalbildungsgebiete 121 und 131 ein Verfahren zum Verwenden des gesamten oder mindestens eines Teils des Elementisolierfilms 112 als ein Spannungsauskleidungsfilm in Betracht. Durch Bilden des gesamten oder mindestens eines Teils des Elementisolierfilms 112 als ein Spannungsauskleidungsfilm, der eine Beanspruchung in einer vorbestimmten Richtung erzeugt, ist es möglich, Druck-/Zugspannung in einer gewünschten Richtung bezüglich der Kanalbildungsgebiete 121 und 131 anzulegen.
  • Es sei darauf hingewiesen, dass in einem Fall, in dem die Gate-Elektrode 113 nicht siliziert ist, in einem Fall, in dem der Elementisolierfilm 112 vor der Silizidierung der Gate-Elektrode 113 gebildet wird, oder in einem Fall, in dem ein Silizid mit einer hohen Wärmebeständigkeit für die Gate-Elektrode 113 verwendet wird, eine Druckspannung an das Transistorbildungsgebiet auch durch Verwendung eines Materials mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 111 für das Material des auf dem Elementisolierfilm 112 gebildeten Isolierfilms 116 ist, angelegt werden kann. Ebenso kann in solch einem Fall eine Zugspannung auch durch Verwendung eines Materials mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats 111 für das Material des auf dem Elementisolierfilm 112 gebildeten Isolierfilms 116 ist, an das Transistorbildungsgebiet angelegt werden.
  • 14A stellt einen Fall dar, in dem der Isolierfilm 116 eine Druckspannung an die Kanalbildungsgebiete 121 und 131 anlegt. Wie bei der ersten Ausführungsform ist bei den Abständen L11 und L12 von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 bis zu dem Ende der Gate-Elektrode 113 das p-Transistor-Bildungsgebiet Tr4 kürzer als das n-Transistor-Bildungsgebiet Tr3 (L11 > L12). Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 131 des p-Transistor-Bildungsgebiets Tr4 wirkende Druckspannung von dem Isolierfilm 116 zu vergrößern und/oder die auf das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr3 wirkende Druckspannung von dem Elementisolierfilm 112 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 131 des p-Transistor-Bildungsgebiets Tr4 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 121 des n-Transistor-Bildungsgebiets Tr3 kann unterdrückt werden.
  • 14B stellt einen Fall dar, in dem der Isolierfilm 116 eine Zugspannung an die Kanalbildungsgebiete 121 und 131 anlegt. Wie bei der ersten Ausführungsform ist bei den Abständen L11 und L12 von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 bis zu dem Ende der Gate-Elektrode 113 das n-Transistor-Bildungsgebiet Tr3 kürzer als das p-Transistor-Bildungsgebiet Tr4 (L11 < L12). Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 131 des n-Transistor-Bildungsgebiets Tr3 wirkende Zugspannung von dem Isolierfilm 116 zu vergrößern und/oder die auf das Kanalbildungsgebiet 131 des p-Transistor-Bildungsgebiets Tr4 wirkende Zugspannung von dem Isolierfilm 116 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 121 des n-Transistor-Bildungsgebiets Tr3 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 131 des p-Transistor-Bildungsgebiets Tr4 kann unterdrückt werden.
  • In dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 ist die Differenz zwischen den Abständen L11 und L12 von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 123 bis zu dem Ende der Gate-Elektrode 113 wünschenswerterweise groß. Durch Einstellen der Differenz zwischen den Abständen L11 und L12 ist es möglich, auf eine ausgewogene Art und Weise die Trägerbeweglichkeit des Kanalbildungsgebiets 121 des n-Transistor-Bildungsgebiets Tr3 zu verbessern oder ihre Abnahme zu unterdrücken und eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 131 des p-Transistor-Bildungsgebiets Tr4 zu unterdrücken oder letztere zu verbessern.
  • Da die aus Siliciumcarbid (SiC), Siliciumphosphid (SiP) und dergleichen durch epitaktisches Wachstum gebildeten Source/Drain-Gebiete 122 des n-Transistor-Bildungsgebiets Tr3 eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 121 anlegen, kann darüber hinaus die Trägerbeweglichkeit des Kanalbildungsgebiets 121 effektiver verbessert werden.
  • Da die aus Siliciumgermanium (SiGe) und dergleichen durch epitaktisches Wachstum gebildeten Source-/Drain-Gebiete 132 des p-Transistor-Bildungsgebiets Tr4 eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 131 anlegen, kann darüber hinaus die Trägerbeweglichkeit des Kanalbildungsgebiets 131 effektiver verbessert werden.
  • Ein Abstand L13 von den Enden der Kontaktelektroden 123 und 133 bis zu den Grenzflächen zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 ist wünschenswerterweise gleich einer oder größer als eine von der Prozessgenauigkeit geforderte Spanne. Infolgedessen können eine Vergrößerung des Kontaktwiderstands und ein Verbindungsversagen unterdrückt werden, und die Leistung des Transistors kann verbessert werden.
  • Ähnlich wie der vorstehend beschriebene Abstand L1 wird der Abstand L11 jedoch wünschenswerterweise auf einen großen Wert innerhalb eines Bereichs eingestellt, in dem Elementisolierung zwischen benachbarten Transistoren nicht versagt.
  • Wenn der Wert eines Abstands L12 zu kurz ist, können andererseits, wenn die Kontaktelektroden 123 und 133 bezüglich der Source/Drain-Gebiete 122 und 132 gebildet werden, Mängel wie beispielsweise jene, bei denen ein Teil der Kontaktelektroden 123 und 133 von den oberen Flächen der Source/Drain-Gebiete 122 und 132 abweichen kann und bis zu den Seitenflächen der Source-/Drain-Gebiet 122 und 132 gebildet werden kann, auftreten, oder die Kontaktelektroden 123 und 133 können den Elementisolierfilm 112 unter den Source/Drain-Gebieten 122 und 132 erreichen. Ähnlich wie der Abstand L2 wird der Abstand L12 daher wünschenswerterweise so eingestellt, dass der Abstand L13 einen Wert von über 0 einnimmt. Der Abstand L12 ist vorzugsweise so klein wie möglich, solange der Abstand L12 innerhalb eines Bereichs liegt, der kein Verbindungsversagen verursacht.
  • Bei der vorliegenden Ausführungsform ist in beiden Source/Drain-Gebieten 122 und 132 der Abstand von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 bis zu dem Ende der Gate-Elektrode 113 so gebildet, dass er zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 verschieden ist, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Bei beliebigen der Source/Drain-Gebiete 122 und 132 kann der Abstand von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122 und 132 bis zu dem Ende der Gate-Elektrode 113 so gebildet werden, dass er zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 verschieden ist. Das heißt, der Abstand von der Grenzfläche zwischen einem von dem Source-Gebiet und dem Drain-Gebiet der Source/Drain-Gebiete 122 und 132 und dem Isolierfilm 116 bis zu dem Ende der Gate-Elektrode 113 kann zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 verschieden sein.
  • Wie bei der zweiten Ausführungsform kann der Isolierfilm 116 unter der Gate-Elektrode 113 ferner bezüglich des Kanalbildungsgebiets 121/131 hervorstehen, oder das Kanalbildungsgebiet 123/131 kann bezüglich des Isolierfilms 116 unter der Gate-Elektrode 113 in der x-Richtung (Gate-Breitenrichtung) hervorstehen.
  • 3.4 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem zweiten Beispiel für die dritte Ausführungsform
  • Beispiele für die Halbleitervorrichtung mit einer dreidimensionalen Struktur beinhalten eine Nanodrahtstruktur (Nanodraht). Die Nanodrahtstruktur ist auf eine solche Art und Weise gebildet, dass ein aus einem extrem dünnen Nanodraht gebildetes Kanalbildungsgebiet von einem Gate-Isolierfilm umgeben ist. Dadurch wird ermöglicht, sowohl Scharfein/-ausschalteigenschaften als auch Miniaturisierung zu erreichen.
  • 15A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem zweiten Beispiel für die dritte Ausführungsform darstellt und eine Nanodrahtstruktur darstellt. 15B ist eine Querschnittsansicht, die eine Querschnittsform entlang der in 15A dargestellten X-X'-Ebene darstellt. Mehrere extrem dünne Nanodrähte sind in jedem von dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 gestapelt. In den 15A und 15B beträgt die Anzahl von zu stapelnden Nanodrähten 3, die aber die Anzahl ist nicht darauf beschränkt.
  • Wie in den 15A und 15B dargestellt ist, weist jeder Nanodraht des n-Transistor-Bildungsgebiets Tr3 eine Struktur auf, in der der Umfang des unter der Gate-Elektrode 113 gebildeten Kanalbildungsgebiets 121 mit dem Gate-Isolierfilm 114 bedeckt ist. Darüber hinaus ist ein Paar Source/Drain-Gebiete 122 so gebildet, dass dazwischen das Kanalbildungsgebiet 121 angeordnet ist. Das zwischen dem Paar Source/Drain-Gebiete 122 angeordnete Gebiet fungiert als Kanalbildungsgebiet 121, in dem ein Kanal während des Ansteuerns gebildet wird. Der n-Transistor ist über eine Kontaktelektrode 123, die mit den Source/Drain-Gebieten 122 in Kontakt steht, mit Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Wie in den 15A und 15B dargestellt ist, weist analog dazu jeder Nanodraht des p-Transistor-Bildungsgebiets Tr4 eine Struktur auf, in der der Umfang des unter der Gate-Elektrode 113 gebildeten Kanalbildungsgebiets 131 mit dem Gate-Isolierfilm 114 bedeckt ist. Darüber hinaus ist ein Paar Source/Drain-Gebiete 132 so gebildet, dass dazwischen das Kanalbildungsgebiet 121 angeordnet ist. Das zwischen dem Paar Source/Drain-Gebiete 132 angeordnete Gebiet fungiert als Kanalbildungsgebiet 131, in dem ein Kanal während des Ansteuerns gebildet wird. Der p-Transistor ist über eine Kontaktelektrode 133, die mit den Source/Drain-Gebieten 132 in Kontakt steht, mit Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Obgleich 15A einen Fall darstellt, in dem die die Gate-Elektrode 113 und den Seitenwandisolierfilm 115 enthaltende Gate-Struktur von dem n-Transistor und dem p-Transistor geteilt wird, ist die vorliegende Offenbarung nicht auf solch eine Struktur beschränkt, und es können verschiedene Gate-Strukturen im n-Transistor und p-Transistor bereitgestellt werden.
  • Die planare Form der in 15A in der xy-Ebene dargestellten Ausführungsform wird in den 16A und 16B dargestellt. Bei der vorliegenden Ausführungsform wird ähnlich wie bei der Halbleitervorrichtung gemäß dem ersten Beispiel für die dritte Ausführungsform durch Bereitstellen einer Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 eine Differenz bei der Druckspannung oder der Zugspannung, die auf die Kanalbildungsgebiete 121 und 131 wirkt, bereitgestellt.
  • In der Beschreibung der vorliegenden Ausführungsform werden die gleiche Konfiguration und die gleiche Funktionsweise wie jene der Halbleitervorrichtung des ersten Beispiels für die dritte Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • 3.5 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem dritten Beispiel für die dritte Ausführungsform
  • Beispiele für die Halbleitervorrichtung mit einer dreidimensionalen Struktur beinhalten eine Nanosheet-Struktur. Im Gegensatz zu dem Nanodraht, aus dem das Kanalbildungsgebiet in einer Nanodraht-Form gebildet ist, ist das Kanalbildungsgebiet in der Nanosheet-Struktur in einer Nanosheet-Form so gebildet, dass es durch den Gate-Isolierfilm umgeben ist. Infolgedessen kann die Kontaktfläche des Kanalbildungsgebiets vergrößert werden, und der Strom kann vergrößert werden.
  • 17A ist eine Ansicht, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einem dritten Beispiel für die dritte Ausführungsform darstellt, und stellt eine Nanosheet-Struktur dar. 17B ist eine Querschnittsansicht, die eine Querschnittsform entlang der in 17A dargestellten X-X'-Ebene darstellt. Mehrere Nanosheets sind in jedem von dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 gestapelt. In den 17A und 17B beträgt die Anzahl von zu stapelnden Nanosheets 3, aber die Anzahl ist nicht darauf beschränkt.
  • Jedes Nanosheet des n-Transistor-Bildungsgebiets Tr3 weist eine Struktur auf, bei der der Umfang des unter der Gate-Elektrode 113 gebildeten Nanosheet-förmigen Kanalbildungsgebiets 121 mit dem Gate-Isolierfilm 114 bedeckt ist. Darüber hinaus ist ein Paar Source/Drain-Gebiete 122 so gebildet, dass dazwischen das Kanalbildungsgebiet 121 angeordnet ist. Das zwischen dem Paar Source/Drain-Gebiete 122 angeordnete Gebiet fungiert als Kanalbildungsgebiet 121, in dem während des Ansteuerns ein Kanal gebildet wird. Der n-Transistor ist über eine Kontaktelektrode 23, die mit den Source/Drain-Gebieten 22 in Kontakt steht, mit Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Ebenso weist jedes Nanosheet des p-Transistor-Bildungsgebiets Tr4 eine Struktur auf, bei der der Umfang des unter der Gate-Elektrode 113 gebildeten Nanosheet-förmigen Kanalbildungsgebiets 131 mit dem Gate-Isolierfilm 114 bedeckt ist. Darüber hinaus ist ein Paar Source/Drain-Gebiete 132 so gebildet, dass dazwischen das Kanalbildungsgebiet 121 angeordnet ist. Das zwischen dem Paar Source/Drain-Gebiete 132 angeordnete Gebiet fungiert als Kanalbildungsgebiet 131, in dem während des Ansteuerns ein Kanal gebildet wird. Der p-Transistor ist über die Kontaktelektrode 123, die mit den Source/Drain-Gebieten 122 in Kontakt steht, mit Verdrahtung oder einem Schaltungselement (nicht dargestellt) elektrisch verbunden.
  • Obgleich 17A einen Fall darstellt, in dem die die Gate-Elektrode 113 und den Seitenwandisolierfilm 115 enthaltende Gate-Struktur von dem n-Transistor und dem p-Transistor geteilt wird, ist die vorliegende Offenbarung nicht auf solch eine Struktur beschränkt, und es können verschiedene Gate-Strukturen im n-Transistor und p-Transistor bereitgestellt werden.
  • Die planare Form der in 17A in der xy-Ebene dargestellten Ausführungsform ähnelt der planaren Form der Halbleitervorrichtung gemäß dem zweiten Beispiel für die dritte Ausführungsform in der xy-Ebene und wird in den 16A und 16B dargestellt. Bei der vorliegenden Ausführungsform wird ähnlich wie bei den Halbleitervorrichtungen gemäß dem ersten Beispiel und dem zweiten Beispiel für die dritte Ausführungsform durch Bereitstellen einer Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 eine Differenz bei der Druckspannung oder der Zugspannung, die auf die Kanalbildungsgebiete 121 und 131 wirkt, bereitgestellt.
  • In der Beschreibung der vorliegenden Ausführungsform werden die gleichen Konfigurationen und die gleichen Funktionsweisen wie jene der Halbleitervorrichtung gemäß dem ersten Beispiel und dem zweiten Beispiel für die dritte Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • 3.6 Ablauf und Wirkung
  • Wie oben beschrieben wurde, wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz bei mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem n-Transistor-Bildungsgebiet Tr3 und dem p-Transistor-Bildungsgebiet Tr4 eine Differenz bei der auf die Kanalbildungsgebiete 121 und 131 wirkenden Druckspannung oder Zugspannung bereitgestellt. Infolgedessen ist es möglich, die Trägerbeweglichkeit eines auf dem gleichen Halbleitersubstrat 111 gebildeten Transistors (p-Transistors oder n-Transistors) von dem p-Transistor und dem n-Transistor zu erhöhen und die Reduzierung der Trägerbeweglichkeit des anderen Transistors (n-Transistors oder p-Transistors) zu unterdrücken.
  • Es sei darauf hingewiesen, dass die Spannungserzeugungsrichtung des um p-Transistor-Bildungsgebiet Tr4 angeordneten Spannungsauskleidungsfilms und die Spannungserzeugungsrichtung des um das n-Transistor-Bildungsgebiet Tr3 herum angeordneten Spannungsauskleidungsfilms entgegengesetzt sein können. In diesem Fall kann die Trägerbeweglichkeit sowohl des p-Transistors als Ort des n-Transistors erhöht sein.
  • Ferner können die Source/Drain-Gebiete 122 und 132 zum Anlegen einer Druckspannung oder einer Zugspannung an die Kanalbildungsgebiete 121 und 131 konfiguriert sein. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration kombiniert werden, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Ferner kann der Isolierfilm 116 unter der Gate-Elektrode 113 in der x-Richtung (Gate-Breitenrichtung) bezüglich des Kanalbildungsgebiets 121/131 hervorstehen, oder das Kanalbildungsgebiet 121/131 kann bezüglich des Isolierfilms 116 unter der Gate-Elektrode 113 hervorstehen. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm 116 und den Source/Drain-Gebieten 122/132 bis zu dem Ende der Gate-Elektrode 113 zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist, und/oder einer Konfiguration, bei der die Source/Drain-Gebiete 122 und 132 eine Druckspannung oder eine Zugspannung an die Kanalbildungsgebiete 121 und 131 anlegen, kombiniert werden. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Es sei darauf hingewiesen, dass die bei der vorliegenden Ausführungsform beschriebenen Wirkungen lediglich Beispiele sind und nicht eingeschränkt sind, und andere Wirkungen bereitgestellt werden können. Darüber hinaus ist bei der vorliegenden Ausführungsform eine Einzel-Gate-Struktur, die eine einzige für einen Inverter und dergleichen verwendete Gate-Elektrode aufweist, beschrieben worden, aber die vorliegende Offenbarung ist nicht darauf beschränkt, und es kann auch eine Multi-Gate-Struktur, die mehrere Gate-Elektroden aufweist, verwendet werden. Des Weiteren sind bei der vorliegenden Ausführungsform eine Struktur mit einem einzigen Finnenteil, eine Struktur, bei der ein einziger gestapelte Nanodraht gebildet ist, und eine Struktur, bei der ein einziges gestapeltes Nanosheet gebildet ist, beschrieben worden, aber die vorliegende Offenbarung ist nicht auf diese beschränkt, und es können auch eine Struktur, bei der mehrere Finnenteile nebeneinander gebildet sind, eine Struktur, bei der mehrere gestapelte Nanodrähte nebeneinander gebildet sind, und eine Struktur, bei der mehrere gestapelte Nanosheets nebeneinander gebildet sind, verwendet werden.
  • (4. Vierte Ausführungsform)
  • 4.1 Querschnittsform einer Halbleitervorrichtung gemäß einer vierten Ausführungsform
  • Bei der ersten Ausführungsform bis dritten Ausführungsform wird durch Bereitstellen einer Differenz bei mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet in der planaren Form in der xy-Ebene in den 1, 13A, 15A und 17A eine Differenz bei der Druckspannung oder der Zugspannung, die auf die Kanalbildungsgebiete wirkt, bereitgestellt.
  • Jedoch ist das Bereitstellen einer Differenz in mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und dem Source-/Drain-Gebiet bis zu dem Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet nicht auf die planare Form in der xy-Ebene beschränkt und kann eine Querschnittsformen einer xz-Ebene sein. Bei der vorliegenden Ausführungsform wird dies beschrieben.
  • 18A ist eine Querschnittsansicht, die ein Beispiel für eine Querschnittsform einer Halbleitervorrichtung gemäß einer vierten Ausführungsform darstellt und stellt eine Querschnittsansicht dar, die eine Querschnittsform entlang einer in 1 dargestellten A-A'-Ebene ist. 18B ist eine Querschnittsansicht, die ein Beispiel für eine andere Querschnittsform einer Halbleitervorrichtung gemäß einer vierten Ausführungsform darstellt und stellt eine Querschnittsansicht dar, die eine Querschnittsform entlang einer in 1 dargestellten B-B'-Ebene ist. Es sei darauf hingewiesen, dass 18A und 18B einen Fall darstellen, in dem der Isolierfilm 12 Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt. In der Beschreibung der vorliegenden Ausführungsform werden die gleiche Konfiguration, die gleiche Funktionsweise und das gleiche Herstellungsverfahren, wie jene bei der ersten Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • Wie in 18A dargestellt ist, steht ein Teil der Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 bezüglich des Isolierfilms 12 hervor. Andererseits steht, wie in 18B dargestellt ist, ein Teil des Isolierfilms 12 bezüglich der Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 hervor. Daher ist der Isolierfilm 12 so gebildet, dass mindestens ein Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 verschieden ist. In den 18A und 18B ist in mindestens einem Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 das p-Transistor-Bildungsgebiet Tr2 kürzer als das n-Transistor-Bildungsgebiet Tr1 (L1 > L2).
  • Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Druckspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 21 des n-Transistor-Bildungsgebiets Tr1 wirkende Druckspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 kann unterdrückt werden.
  • In einem Fall, in dem der Isolierfilm 12 Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt, kann andererseits ein Teil des Isolierfilms 12 bezüglich der Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 hervorstehen, und ein Teil der Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 kann bezüglich des Isolierfilms 12 hervorstehen.
  • Dadurch wird ermöglicht, die auf das Kanalbildungsgebiet 31 des n-Transistor-Bildungsgebiets Tr1 wirkende Zugspannung von dem Isolierfilm 12 zu vergrößern und/oder die auf das Kanalbildungsgebiet 31 des p-Transistor-Bildungsgebiets Tr2 wirkende Zugspannung von dem Isolierfilm 12 in der y-Richtung (Gate-Längenrichtung) zu verringern. Infolgedessen kann die Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 kann unterdrückt werden.
  • Es sei darauf hingewiesen, dass die Form der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 lediglich ein Beispiel ist und nicht darauf beschränkt ist.
  • Darüber hinaus ist bei der vorliegenden Ausführungsform der Fall beschrieben worden, in dem die Technologie gemäß der vorliegenden Offenbarung auf die so genannte planare Halbleitervorrichtung mit einer zweidimensionalen Struktur angewandt wird, aber dies ist nur ein Beispiel, und die Technologie gemäß der vorliegenden Offenbarung ist auch auf eine bei der dritten Ausführungsform beschriebene Halbleitervorrichtung mit einer dreidimensionalen Struktur anwendbar. In einem Fall, in dem der Isolierfilm 116 Druckspannung in der y-Richtung (Gate-Längenrichtung) auf die Kanalbildungsgebiete 121 und 131 anlegt, kann zum Beispiel ein Teil der Source/Drain-Gebiete 122 des n-Transistor-Bildungsgebiets Tr3 bezüglich des Isolierfilms 116 hervorstehen, und ein Teil des Isolierfilms 116 kann bezüglich der Source/Drain-Gebiete 132 des p-Transistor-Bildungsgebiets Tr4 hervorstehen. Andererseits kann in einem Fall, in dem der Isolierfilm 116 Zugspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 121 und 131 anlegt, ein Teil des Isolierfilms 116 bezüglich der Source-/Drain-Gebiete 122 des n-Transistor-Bildungsgebiets Tr3 hervorstehen, und ein Teil der Source/Drain-Gebiete 132 des p-Transistor-Bildungsgebiets Tr4 kann bezüglich des Isolierfilms 116 hervorstehen.
  • 4.2 Ablauf und Wirkung
  • Wie oben beschrieben wurde, wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz bei mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet bei der Querschnittsform in der xz-Ebene eine Differenz bei der auf die Kanalbildungsgebiete wirkenden Druckspannung oder Zugspannung bereitgestellt. Infolgedessen ist es möglich, die Trägerbeweglichkeit eines auf dem gleichen Halbleitersubstrat gebildeten Transistors (p-Transistors oder n-Transistors) von dem p-Transistor und dem n-Transistor zu erhöhen und die Reduzierung der Trägerbeweglichkeit des anderen Transistors (n-Transistors oder p-Transistors) zu unterdrücken.
  • Es sei darauf hingewiesen, dass ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms um das p-Transistor-Bildungsgebiet herum verwendet werden kann und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms um das n-Transistor-Bildungsgebiet herum verwendet werden kann. In diesem Fall kann sowohl im p-Transistor-Bildungsgebiet als auch im n-Transistor-Bildungsgebiet die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors erhöht werden, indem mindestens ein Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode in der Querschnittsform in der xz-Ebene gering gemacht wird.
  • Ferner kann in der x-Richtung (Gate-Breitenrichtung) der Isolierfilm unter der Gate-Elektrode bezüglich des Kanalbildungsgebiets hervorstehen, oder das Kanalbildungsgebiet kann bezüglich des Isolierfilms unter der Gate-Elektrode hervorstehen. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist, und/oder einer Konfiguration, bei der die Source/Drain-Gebiete eine Druckspannung oder eine Zugspannung an die Kanalbildungsgebiete anlegen, in der Querschnittsebene in der xz-Ebene kombiniert werden. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Es sei darauf hingewiesen, dass die bei der vorliegenden Ausführungsform beschriebenen Wirkungen lediglich Beispiele sind und nicht eingeschränkt sind, und andere Wirkungen bereitgestellt werden können.
  • (5. Fünfte Ausführungsform)
  • 5.1 Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer fünften Ausführungsform
  • Bei den Halbleitervorrichtungen gemäß der ersten Ausführungsform der vierten Ausführungsform kann ferner ein Spannungsfilmanlegungsfilm zum Anlegen von Druck- und Zugspannungen in der y-Richtung (Gate-Längenrichtung) auf dem Kanalbildungsgebiet gebildet werden.
  • 19A ist eine Querschnittsansicht, die ein Beispiel für eine Querschnittsform einer Halbleitervorrichtung gemäß einer fünften Ausführungsform darstellt, und eine Querschnittsansicht entlang der in 1 dargestellten A-A'-Ebene darstellt. 19B ist eine Querschnittsansicht, die ein Beispiel für eine andere Querschnittsform der Halbleitervorrichtung gemäß einer fünften Ausführungsform darstellt, und eine Querschnittsansicht entlang der in 1 dargestellten B-B'-Ebene darstellt. Es sei darauf hingewiesen, dass die 19A und 19B einen Fall darstellen, in dem der Isolierfilm 12 Druckspannung in der y-Richtung (Gate-Längenrichtung) an die Kanalbildungsgebiete 21 und 31 anlegt. In der Beschreibung der vorliegenden Ausführungsform werden die gleiche Konfiguration, die gleiche Funktionsweise und das gleiche Herstellungsverfahren, wie jene bei der ersten Ausführungsform angeführt, und eine redundante Beschreibung wird weggelassen.
  • In 19A und 19B ist in mindestens einem Teil der Abstände L1 und L2 von der Grenzfläche zwischen dem Isolierfilm 12 und den Source/Drain-Gebieten 22 und 32 bis zu dem Ende der Gate-Elektrode 13 das p-Transistor-Bildungsgebiet Tr2 kürzer als das n-Transistor-Bildungsgebiet Tr1 (L1 > L2). Daher kann die Trägerbeweglichkeit des Kanalbildungsgebiets 31 des p-Transistor-Bildungsgebiets Tr2 verbessert werden, und/oder eine Abnahme der Trägerbeweglichkeit des Kanalbildungsgebiets 21 des n-Transistor-Bildungsgebiets Tr1 kann unterdrückt werden.
  • Wie in 19A dargestellt ist, ist bei der vorliegenden Ausführungsform ferner ein Spannungsanlegungsfilm 24 auf den Source/Drain-Gebieten 22 des n-Transistor-Bildungsgebiets Tr1 und auf beiden Seiten der Gate-Elektrode 13 gebildet. Der Spannungsanlegungsfilm 24 ist zum Beispiel aus einem Siliciumnitridfilm (SiN) gebildet und legt eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 21 an. Somit kann die Trägerbeweglichkeit des n-Transistors verbessert werden.
  • Andererseits ist bei der vorliegenden Ausführungsform, wie in 19B dargestellt ist, ferner ein Spannungsanlegungsfilm 34 auf den Source/Drain-Gebieten 32 des p-Transistor-Bildungsgebiets Tr2 und auf beiden Seiten der Gate-Elektrode 13 gebildet. Der Spannungsanlegungsfilm 34 ist zum Beispiel aus einem Siliciumnitridfilm (SiN) gebildet und legt eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 31 an. Somit kann die Trägerbeweglichkeit des p-Transistors verbessert werden.
  • Darüber hinaus ist bei der vorliegenden Ausführungsform der Fall beschrieben worden, in dem die Technologie gemäß der vorliegenden Offenbarung auf die so genannte planare Halbleitervorrichtung mit einer zweidimensionalen Struktur angewandt wird, aber dies ist nur ein Beispiel, und die Technologie gemäß der vorliegenden Offenbarung ist auch auf eine bei der dritten Ausführungsform beschriebene Halbleitervorrichtung mit einer dreidimensionalen Struktur anwendbar. Zum Beispiel kann in dem n-Transistor-Bildungsgebiet Tr3 ein Spannungsanlegungsfilm, der eine Zugspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 121 anlegen kann, gebildet werden. Andererseits kann in dem p-Transistor-Bildungsgebiet Tr4 ein Spannungsanlegungsfilm, der eine Druckspannung in der y-Richtung (Gate-Längenrichtung) an das Kanalbildungsgebiet 131 anlegen kann, gebildet werden.
  • 5.2 Ablauf und Wirkung
  • Wie oben beschrieben wurde, wird bei der vorliegenden Ausführungsform durch Bereitstellen einer Differenz bei mindestens einem Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet ein Spannungsanlegungsfilm zum Anlegen einer Druckspannung oder Zugspannung an das Kanalbildungsgebiet des n-Transistor-Bildungsgebiets und das Kanalbildungsgebiet des p-Transistor-Bildungsgebiets gebildet. Ein Spannungsanlegungsfilm, der eine Zugspannung in der y-Richtung (Gate-Längenrichtung) anlegen kann, wird in dem n-Transistor-Bildungsgebiet gebildet, und ein Spannungsanlegungsfilm, der eine Druckspannung in der y-Richtung (Gate-Längenrichtung) anlegen kann, wird in dem p-Transistor-Bildungsgebiet gebildet. Dadurch wird möglich, die Trägerbeweglichkeit sowohl des n-Transistors als auch des p-Transistors effektiver zu erhöhen.
  • Es sei darauf hingewiesen, dass ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms um das p-Transistor-Bildungsgebiet herum verwendet werden kann und ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms um das n-Transistor-Bildungsgebiet herum verwendet werden kann. In diesem Fall kann sowohl im p-Transistor-Bildungsgebiet als auch im n-Transistor-Bildungsgebiet die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors erhöht werden, indem mindestens ein Teil des Abstands a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode gering gemacht wird.
  • Ferner kann in der x-Richtung (Gate-Breitenrichtung) der Isolierfilm unter der Gate-Elektrode bezüglich des Kanalbildungsgebiets hervorstehen, oder das Kanalbildungsgebiet kann bezüglich des Isolierfilms unter der Gate-Elektrode hervorstehen. Des Weiteren kann solch eine Konfiguration mit einer Konfiguration, bei der eine Differenz bei dem Abstand a von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu dem Ende der Gate-Elektrode zwischen dem p-Transistor und dem n-Transistor bereitgestellt ist, einer Konfiguration, bei der der Spannungsanlegungsfilm eine Druckspannung oder Zugspannung an das Kanalbildungsgebiet des n-Transistor-Bildungsgebiets und das Kanalbildungsgebiet des PK n-Transistor-Bildungsgebiets anlegt, oder einer Konfiguration, bei der die Source/Drain-Gebiete eine Druckspannung oder eine Zugspannung an das Kanalbildungsgebiet anlegen, kombiniert werden. Dadurch wird ermöglicht, die Trägerbeweglichkeit sowohl des p-Transistors als auch des n-Transistors effektiver zu erhöhen.
  • Es sei darauf hingewiesen, dass die bei der vorliegenden Ausführungsform beschriebenen Wirkungen lediglich Beispiele sind und nicht eingeschränkt sind, und andere Wirkungen bereitgestellt werden können.
  • (6. Sonstiges)
  • Bei der vorliegenden Offenbarung ist zum Verbessern der Trägermobilität in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms verwendet wird, zum Beispiel eine Konfiguration beschrieben worden, bei der der Abstand a in dem p-Transistor-Bildungsgebiet verringert ist und der Abstand a in dem n-Transistor-Bildungsgebiet vergrößert ist. Ebenso ist in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms verwendet wird, eine Konfiguration beschrieben worden, bei der der Abstand a in dem n-Transistor-Bildungsgebiet verringert ist und der Abstand a in dem p-Transistor-Bildungsgebiet vergrößert ist. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Zum Beispiel kann in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der kleiner als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms verwendet wird, eine Konfiguration verwendet werden, bei der der Abstand a in dem p-Transistor-Bildungsgebiet vergrößert ist und der Abstand a in dem n-Transistor-Bildungsgebiet verringert ist. Ebenso kann in einem Fall, in dem ein Material mit einem Wärmeausdehnungskoeffizienten, der größer als der Wärmeausdehnungskoeffizient des Halbleitersubstrats ist, für das Material des Isolierfilms verwendet wird, eine Konfiguration verwendet werden, bei der der Abstand a in dem n-Transistor-Bildungsgebiet vergrößert ist und der Abstand a in dem p-Transistor-Bildungsgebiet verringert ist. Infolgedessen können zum Beispiel Schwankungen bei den Eigenschaften des Transistors unterdrückt werden, und die Leistung des Transistors kann verbessert werden.
  • Die Funktionsweise und das Herstellungsverfahren entsprechen der bzw. dem bei der ersten Ausführungsform bis fünften Ausführungsform beschriebenen. Ferner sind die in der vorliegenden Beschreibung beschriebenen Wirkungen lediglich Beispiele und sind nicht eingeschränkt, und es können andere Wirkungen bereitgestellt werden.
  • Darüber hinaus können bei der vorstehend beschriebenen Ausführungsform durch epitaktisches Wachstum gewachsenes Siliciumcarbid (SiC) Siliciumphosphid (SiP) und dergleichen für die Source/Drain-Gebiete 22 des n-Transistor-Bildungsgebiets Tr1 verwendet werden. Dadurch wird ermöglicht, zusätzlich zu einer durch eine Differenz bei dem Wärmeausdehnungskoeffizienten zwischen dem Isolierfilm 12 und dem Halbleitersubstrat 11 erzeugten Zugspannung eine Zugspannung durch den epitaktisch gewachsenen Film an das Kanalbildungsgebiet 21 anzulegen, und somit kann die Trägerbeweglichkeit des Kanalbildungsgebiets 21 effektiver verbessert werden.
  • Ebenso können für die Source/Drain-Gebiete 32 des p-Transistor-Bildungsgebiets Tr2 durch epitaktisches Wachstum gewachsenes Siliciumgermanium (SiGe) und dergleichen verwendet werden. Dadurch wird ermöglicht, zusätzlich zu einer durch eine Differenz bei dem Wärmeausdehnungskoeffizienten zwischen dem Isolierfilm 12 und dem Halbleitersubstrat 11 erzeugten Druckspannung eine Druckspannung durch den epitaktisch gewachsenen Film an das Kanalbildungsgebiet 31 anzulegen, und somit kann die Trägerbeweglichkeit des Kanalbildungsgebiets 31 effektiver verbessert werden.
  • Es sei darauf hingewiesen, dass die vorliegende Technologie auch die nachfolgende Konfiguration haben kann.
    • (1) Eine Halbleitervorrichtung, umfassend:
      • einen Isolierfilm, der ein n-Transistor-Bildungsgebiet und ein p-Transistor-Bildungsgebiet voneinander trennt, wobei
      • das n-Transistor-Bildungsgebiet und das p-Transistor-Bildungsgebiet jeweils
      • eine Gate-Elektrode, die in einer ersten Richtung auf einem Halbleitersubstrat gebildet ist, und
      • Source-/Drain-Gebiete, die auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, gebildet sind, aufweisen und
      • ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source-/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet verschieden ist.
    • (2) Die Halbleitervorrichtung nach (1), wobei der Isolierfilm eine Druckspannung oder Zugspannung an ein unter der Gate-Elektrode gebildetes Kanalbildungsgebiet in der zweiten Richtung anlegt.
    • (3) Die Halbleitervorrichtung nach (1) oder (2), wobei, wenn der Isolierfilm die Druckspannung an das Kanalbildungsgebiet anlegt, der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode in dem p-Transistor-Bildungsgebiet kürzer als in dem n-Transistor-Bildungsgebiet ist.
    • (4) Die Halbleitervorrichtung nach einem von (1) bis (3), wobei, wenn der Isolierfilm die Zugspannung an das Kanalbildungsgebiet anlegt, der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode in dem n-Transistor-Bildungsgebiet kürzer als in dem p-Transistor-Bildungsgebiet ist.
    • (5) Die Halbleitervorrichtung nach einem von (1) bis (4), wobei der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet zumindest teilweise verschieden ist.
    • (6) Die Halbleitervorrichtung nach einem von (1) bis (5), wobei ein Teil des Isolierfilms bezüglich der Source/Drain-Gebiete hervorsteht.
    • (7) Die Halbleitervorrichtung nach einem von (1) bis (6), wobei ein Teil des Isolierfilms bezüglich einem der Source/Drain-Gebiete hervorsteht.
    • (8) Die Halbleitervorrichtung nach einem von (1) bis (7), wobei ein Teil der Source/Drain-Gebiete bezüglich des Isolierfilms hervorsteht.
    • (9) Die Halbleitervorrichtung nach einem von (1) bis (8), wobei ein Teil eines der Source/Drain-Gebiete bezüglich des Isolierfilms hervorsteht.
    • (10) Die Halbleitervorrichtung nach einem von (2) bis (4), wobei der Isolierfilm unter der Gate-Elektrode bezüglich des Kanalbildungsgebiets in der ersten Richtung hervorsteht.
    • (11) Die Halbleitervorrichtung nach einem von (2) bis (4), wobei das Kanalbildungsgebiet bezüglich des Isolierfilms unter der Gate-Elektrode in der ersten Richtung hervorsteht.
    • (12) Die Halbleitervorrichtung nach einem von (3) bis (11), wobei die Source/Drain-Gebiete des p-Transistor-Bildungsgebiets die Druckspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegen.
    • (13) Die Halbleitervorrichtung nach einem von (1) bis (12), wobei die Source/Drain-Gebiete des n-Transistor-Bildungsgebiets die Zugspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegen.
    • (14) Die Halbleitervorrichtung nach einem von (1) bis (13), umfassend: auf beiden Seiten der Gate-Elektrode des p-Transistor-Bildungsgebiets einen Spannungsanlegungsfilm, der die Druckspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegt.
    • (15) Die Halbleitervorrichtung nach einem von (1) bis (13), aufweisend: auf beiden Seiten der Gate-Elektrode des n-Transistor-Bildungsgebiets einen Spannungsanlegungsfilm, der die Zugspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegt.
    • (16) Die Halbleitervorrichtung nach einem von (1) bis (15), wobei der Isolierfilm ein Elementisolationsgebiet ist.
    • (17) Ein Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend:
      • Bilden einer Resiststruktur auf einem Halbleitersubstrat;
      • Bilden einer Nut in dem Halbleitersubstrat unter Verwendung der Resiststruktur als eine Maske;
      • Bilden eines Isolierfilms in der Nut;
      • Bilden einer Gate-Elektrode auf dem Halbleitersubstrat in einer ersten Richtung; und
      • Bilden von Source/Drain-Gebieten auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, wobei
      • die Resiststruktur auf eine Weise gebildet wird, dass ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung zwischen einem n-Transistor-Bildungsgebiet und einem p-Transistor-Bildungsgebiet verschieden ist.
  • Bezugszeichenliste
    • 1, 2
    HALBLEITERVORRICHTUNG
    11, 111
    HALBLEITERSUBSTRAT
    12, 116
    ISOLIERFILM
    13, 113
    GATE-ELEKTRODE
    14, 114
    GATE-ISOLIERFILM
    15, 115
    SEITENWANDISOLIERFILM
    21, 31, 121, 131
    KANALBILDUNGSGEBIET
    22, 32, 122, 132
    SOURCE-/DRAIN-GEBIET
    23, 33, 123, 133
    KONTAKTELEKTRODE
    24, 34
    SPANNUNGSANLEGUNGSFILM
    41
    SILICIUMOXIDFILM
    42
    SILICIUMNITRIDFILM
    43, 44
    RESISTSTRUKTUR
    61, 92
    NUT
    81
    DUMMY-GATE-STRUKTUR
    91
    ISOLIERFILM
    112
    ELEMENTISOLIERFILM
    TR1, TR3
    n-TRANSISTOR-BILDUNGSGEBIET
    TR2, TR4
    p-TRANSISTOR-BILDUNGSGEBIET
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2010141102 A [0002]
    • JP 2010192588 A [0002]

Claims (17)

  1. Halbleitervorrichtung, umfassend: einen Isolierfilm, der ein n-Transistor-Bildungsgebiet und ein p-Transistor-Bildungsgebiet voneinander trennt, wobei das n-Transistor-Bildungsgebiet und das p-Transistor-Bildungsgebiet jeweils eine Gate-Elektrode, die in einer ersten Richtung auf einem Halbleitersubstrat gebildet ist, und Source-/Drain-Gebiete, die auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, gebildet sind, aufweisen und ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source-/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet verschieden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Isolierfilm eine Druckspannung oder Zugspannung an ein unter der Gate-Elektrode gebildetes Kanalbildungsgebiet in der zweiten Richtung anlegt.
  3. Halbleitervorrichtung nach Anspruch 2, wobei, wenn der Isolierfilm die Druckspannung an das Kanalbildungsgebiet anlegt, der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode in dem p-Transistor-Bildungsgebiet kürzer als in dem n-Transistor-Bildungsgebiet ist.
  4. Halbleitervorrichtung nach Anspruch 2, wobei, wenn der Isolierfilm die Zugspannung an das Kanalbildungsgebiet anlegt, der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode in dem n-Transistor-Bildungsgebiet kürzer als in dem p-Transistor-Bildungsgebiet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der Abstand von der Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zum Ende der Gate-Elektrode zwischen dem n-Transistor-Bildungsgebiet und dem p-Transistor-Bildungsgebiet zumindest teilweise verschieden ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei ein Teil des Isolierfilms bezüglich der Source/Drain-Gebiete hervorsteht.
  7. Halbleitervorrichtung nach Anspruch 6, wobei ein Teil des Isolierfilms bezüglich einem der Source/Drain-Gebiete hervorsteht.
  8. Halbleitervorrichtung nach Anspruch 1, wobei ein Teil der Source/Drain-Gebiete bezüglich des Isolierfilms hervorsteht.
  9. Halbleitervorrichtung nach Anspruch 8, wobei ein Teil eines der Source/Drain-Gebiete bezüglich des Isolierfilms hervorsteht.
  10. Halbleitervorrichtung nach Anspruch 2, wobei der Isolierfilm unter der Gate-Elektrode bezüglich des Kanalbildungsgebiets in der ersten Richtung hervorsteht.
  11. Halbleitervorrichtung nach Anspruch 2, wobei das Kanalbildungsgebiet bezüglich des Isolierfilms unter der Gate-Elektrode in der ersten Richtung hervorsteht.
  12. Halbleitervorrichtung nach Anspruch 3, wobei die Source/Drain-Gebiete des p-Transistor-Bildungsgebiets die Druckspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegen.
  13. Halbleitervorrichtung nach Anspruch 4, wobei die Source/Drain-Gebiete des n-Transistor-Bildungsgebiets die Zugspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegen.
  14. Halbleitervorrichtung nach Anspruch 3, umfassend: auf beiden Seiten der Gate-Elektrode des p-Transistor-Bildungsgebiets einen Spannungsanlegungsfilm, der die Druckspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegt.
  15. Halbleitervorrichtung nach Anspruch 4, umfassend: auf beiden Seiten der Gate-Elektrode des n-Transistor-Bildungsgebiets einen Spannungsanlegungsfilm, der die Zugspannung in der zweiten Richtung an das Kanalbildungsgebiet anlegt.
  16. Halbleitervorrichtung nach Anspruch 1, wobei der Isolierfilm ein Elementisolationsgebiet ist.
  17. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Resiststruktur auf dem Halbleitersubstrat; Bilden einer Nut in dem Halbleitersubstrat unter Verwendung der Resiststruktur als eine Maske; Bilden eines Isolierfilms in der Nut; Bilden einer Gate-Elektrode auf dem Halbleitersubstrat in einer ersten Richtung; und Bilden von Source/Drain-Gebieten auf beiden Seiten der Gate-Elektrode in einer zweiten Richtung, die von der ersten Richtung verschieden ist, wobei die Resiststruktur auf eine Weise gebildet wird, dass ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und den Source/Drain-Gebieten bis zu einem Ende der Gate-Elektrode in der zweiten Richtung zwischen einem n-Transistor-Bildungsgebiet und einem p-Transistor-Bildungsgebiet verschieden ist.
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